JPH0315382B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明はデジタル論理アレイに関するもので、
特に集積回路として実行され得る記憶論理アレイ
に関するものである。

プログラムに作ることができる論理アレイは、
半導体チツプ上に複雑な電子回路を備えることが
できる１つの方法である。プログラムに作ること
ができる論理アレイは、“半導体集積回路”とし
て知られている広い分類のデバイスの１つのもの
である。半注文（semicustom）の集積回路とは、
所望の機能を容易に“個人化（personalize）”さ
れ得るデバイスである。基本片、アンコミツテツ
ド論理アレイ、ゲートアレイ、及びマクロセルア
レイは、異なつたタイプの半注文の集積回路であ
る。

ゲートアレイが、典型的に特定の機能を実行す
る異なる電子回路を形成するために相互に接続さ
れ得る多数のセルから成る。

マクロセルアレイは、単純なゲートアレイに使
用されるものよりもより高度に複雑化されたセル
から形成される。これら“マクロセル”は完全な
所期の機能を実行することができる電子回路機能
を含んでいる。

アンコミツデツド論理アレイ（“ULA”）がシ
リコンチツプ上に繰り返しパターンで配置された
トランジスターを含む。これらトランジスター間
の実際の相互接続は、最初はおこなわれない。か
わりに、標準的なULA内の未接続のトランジス
ターは、そのULAが実行する実際の回路機能を
決定する最後の処理工程の間に接続される。

ULAトランジスターは、随意にいろいろな論
理機能を形成するために接続され得る。これら論
理機能は、より複雑な回路機能を形成するために
更に接続され得る。

対照的に、プログラムに作ることができる論理
アレイ（“PLA”）は２つのアレイの形で通常構
成される。ANDアレイとして知られる１つのア
レイが、すべての入力データが適切なレベルであ
るときにあらかじめ定められた出力を形成する。
他のアレイはORアレイとして知られ、出力を形
成するために、選択されたANDアレイからの情
報を結びつける。PLAは、所期の入力ラインを
ANDアレイに接続することによつて、及び適当
なAND及びORアレイを相互接続することによつ
てプログラムが作られる。

PLAの１つの欠点は、それらPLA内の有用な
回路機能の量が、標準的な集積回路のパツケージ
の中に配置され得る多数の入力及び出力ピンによ
つて限定されることである。ANDアレイへの入
力が集積回路チツプの外側で生じるので、ピンは
チツプの外の信号をチツプの内側の回路機能に接
続するために集積回路パツケージ上に備えられな
ければならない。同様に、ピンは出力を集積回路
機能からチツプの外の他回路機能に接続するため
に集積回路パツケージ上に備えられなければなら
ない。集積回路パツケージの物理的な大きさの限
度によつて、備えられるこのような入力及び出力
ピンの数は決定される。

このピンの制限に対応して、記憶論異アレイ
（“SLA”）として知られる特定の形のPLAが開発
されてきた。SLAにおいて、メモリー能力を有
する“記憶セル″が中間の計算を一時的に記憶す
るために備えられている。このようにして、
SLAの連続した動作に使用するための、SLA内
で生成されたデータがこの中に保有され得る。入
力及び出力ピンは、チツプのこのようなデータ出
力を送る際に、そして再利用のためにそれを元に
戻す際にむだに使用されない。そのデータは、も
はや必要としなくなるまで、チツプ内に単純に保
持される。

記憶論理アレイで、フリツプフロツプとして知
られる特定のタイプのメモリー要素が一般的に使
用される。フリツプフロツプとは、それらの出力
状態、例えば所定の入力信号に応答して高レベル
から低レベルに変える電子回路である。あるレベ
ルで一度セツトされたフリツプフロツプの出力
は、他の入力信号によつてリセツトされるまで、
そのレベルに保たれるだろう。従つて、フリツプ
フロツプが、その出力が一度あるレベルにセツト
されることからメモリー要素として機能し、それ
は、後の適当な時点でリセツトされるまで、その
状態を記憶し保持する。

記憶論理アレイの一般的な設計及び動作は、シ
ユハス・エス・ペイテイル（Suhas S. Patil）に
よる1978年１月10日に発行された米国特許第
4068214号に開示されている。SLAのすぐれた説
明もまた、エス・エス・ペイテイル及びテイ・エ
イ・ウエルチによる“プログラムに作ることがで
きるVLSI用の論理アプローチ″の論文（IEEE
Transactions on Computers、1979年９月 Ｃ
−28巻 No.９、594から601ページまで）に示され
ている。

記憶論理アレイは、基本的に、そこで接続され
る“セル″を有する多数の直交して配置されるカ
ラム及びロー導体から構成される。２組のセル
が、SLAと共に使用される。記憶セルは、上述
したようなフリツプフロツプのようなメモリー要
素を含むもので、SLAカラム内に物理的に配置
されている。論理セルは、SLAのロー及びカラ
ム導体を相互に接続するために使用される、ブロ
ツクに形成された比較的単純な電子回路である。

１又はそれ以上の所定の論理機能に従つてカラ
ムとロー導体を相互に接続するために論理セルを
配置することによつて、SLAは所定の入力信号
又は信号のセツトに応答して所定の出力信号を生
成することができる。SLAの１つの利点は、ア
レイの選択されたカラム及びローが、それぞれが
異なる役割を遂行する多数の独立したセクシヨン
に再分割され得ることである。例えば、アレイの
１つのセクシヨンはレジスターとして知られる機
能回路を形成するために使用され得る。他のセク
シヨンは制御回路機能として機能させるために形
成され得る。第３の独立セクシヨンは、数を互い
に加える電子加算器を形成するために使用され得
る。これら独立した機能セクシヨンの各々の中に
ある特定のフリツプフロツプは、そのセクシヨン
内に生成されたデータを記憶するために使用され
る。

SLAが、カラム、ロー、選択されたカラム及
びローを相互接続する論理セル、及びカラム内の
記憶セルから構成されることがわかるだろう。

以前のSLA設計は、データをフリツプフロツ
プに出し入れするために４本の分離した導体を必
要とするメモリー要素を有する記憶セルを組み入
れていた。これら従来技術の配置では、分離した
導体が、２つのフリツプフロツプの入力（リセツ
ト（“Ｒ”）及びセツト（“Ｓ”）入力として知られ
る入力）のそれぞれに対し、及び、２つのフリツ
プフロツプの出力（“Ｑ”及び“”出力として
知られる出力）のそれぞれに対して使用される。
データは、Ｓ及びＲ入力導体によつてフリツプフ
ロツプの中に移される。データは、Ｑ及び出力
導体によつてフリツプフロツプから移される。

本発明の開示 本発明は、特別の記憶セルを有するSLAに関
し、そのSLAのカラムが２本のデータ導体のみ
を使用して作動できるものに関する。このような
設計は、記憶セル内のフリツプフロツプがデータ
を送り、受信するために１つのカラム内に２本の
データ導体を使用できるので、可能である。

本発明は、データを移送するために１つのカラ
ムに必要な導体の数を減少させることにより、
SLA回路機能をある大きさの集積回路チツプに
より圧縮することができる。回路機能を集積回路
チツプの中により配置することは、当業者では集
積回路の密度を増加することであると知られてい
る。

本発明を利用したSLAの密度は、必要なカラ
ムデータ導体の数を減少するので、改良される。
各カラムに４本の導体を使用した以前の設計は、
集積回路チツプにこれらのデータ導体用の空間を
与えなければならない。アレイの各カラムのデー
タ導体の数を４本から２本に減少させることによ
つて、本発明に従つて製造されたSLAの各カラ
ムはスペースがより減少する。従つて、カラムを
SLA内により配置することが可能で、あるチツ
プの領域の中により多くの回路機能が与えられ
る。

本発明に従うと、２本のデータカラム導体を有
する少なくとも１つのデータカラムを有する集積
回路記憶論理アレイが与えられる。多数のロー
は、典型的にデータカラムに実質的に垂直に配置
されている。各ローは１本のロー導体を有する。
記憶セルはデータカラムと連合して作動し、メモ
リー要素及び入力／出力手段を有する。多数の論
理セルが選択されたカラムとローを相互接続す
る。クロツク手段は、多数位相置換クロツク信号
を発生するために備えられている。

クロツク手段は記憶セル入力／出力手段と連合
して作動し、データカラムへのメモリー要素とデ
ータカラムからのメモリー要素との間の信号移送
をおこなうために、２本のデータカラム導体の
各々を時分割することができる。データは多数の
位相置換クロツク信号の１つに応答してメモリー
要素からデータカラムに移され、データは多数の
位相置換クロツク信号の他のものに応答してデー
タカラムからメモリー要素に移される。

好適実施例 本発明は、メモリー要素と結びつけられる各カ
ラム（colum）内に２本のデータ導体のみを有す
る記憶論理アレイを備えている。２本の導体のデ
ータカラムを使用できるということは、幾分は新
規なセル設計から生じるものである。記憶論理ア
レイの従来の設計は、入力データ及びそこからの
出力データ用に４本もの導体を必要とした記憶セ
ルを利用していた。このような従来の設計におい
て、各々の導体は、セル内のフリツプフロツプ
（flip−flop）と結びつく２つの入力信号のそれぞ
れと、２つの出力信号のそれぞれのために必要と
されていた。

一組のカラムデータ導体で作動するSLAの３
つの異なる実施例が以下に記載されている。各実
施例は、位相置換クロツク信号と共に、２本のデ
ータ導体の各々を時分割する回路を利用し、その
結果各々の導体は、フリツプフロツプから出力し
たデータを選択された論理セルに伝えることに
も、または選択された論理セルからのデータをそ
のフリツプフロツプの中に伝えることにも使用で
きる。従つて、データは２本のデータ導体を通つ
て２方向に移送され得る。

ここで開示される１つの実施例であるSLAの、
２本導体の記憶セルは、６位相クロツクが使用さ
れている。４位相クロツクを使用する異なる２本
導体の記憶セルが他の実施例で使用される。しか
し、３つの実施例の各々に共通することは、２本
のデータ導体のみを有するSLAデータカラムの
概念である。

記憶論理アレイが、第１図にブロツク図形とし
て一般的に示されている。そのアレイは多くのカ
ラム２５，３５，４５及び５５を有している。完
全なアレイでは、アレイによつて成し遂げられる
機能に依存するより多くの、またはより少ないカ
ラムを使用できる。２本の導体は各カラム内にあ
る。例えば、カラム２５は、導体２０及び２２を
含んでいる。同様に、カラム３５は導体３０，３
２を、カラム４５は導体４０，４２を、カラム５
５は導体５０，５２を含んでいる。

カラム２５は、記憶セル２８及び多数の論理セ
ル２１，２３及び２４から成る。記憶セル２８は
フリツプフロツプのようなメモリー要素を含んで
いる。以下で詳細に記述するように、記憶セルの
メモリー要素がフリツプフロツプであるとき、カ
ラム２５の導体２０はＳ（セツト）入力及び出
力に接続されてもよい。カラム２５の導体２２
は、フリツプフロツプのＲ（リセツト）入力及び
Ｑ出力に接続されてもよい。カラム２５のカラム
導体２０及び２２における信号は、論理セル２
１，２３及び／又は２４によつて、ロー（row）
導体（例えば、第１図の２６，２７，２９）のど
の組合せへも移され得る。

好適な論理機能のステツプを達成するために記
憶論理アレイを設計する際に、多くの異なつた論
理セルが使用される。これら利用できるセルは、
“１”セル、“Ｓ”セル、“Ｒ”セル、“OR”
（“＋”）セル、“１＋”セル、及び“IO＋”セル
として知られている。

これらのタイプのセルの各々の動作を、第１図
を参照して説明する。すでに示されているよう
に、記憶セル２８はフリツプフロツプの形で、特
に、Ｓ／Ｒフリツプフロツプの形でメモリー要素
を含んでいる。この設計の目的のために、論理セ
ル２１が“１”セルと仮定する。“１”セルの目
的は、メモリー要素、例えば、記憶セル２８内の
フリツプフロツプの状態を検知すること、及び
“１”セルをフリツプフロツプの検知された状態
に依存する２進（binary）レベルに接続するロー
導体を働かすことである。従つて、ブロツク２１
の“１”セルがカラム導体２０の記憶セル２８内
のフリツプフロツプの出力を検知するために形成
されるならば、“１”セルが接続されるロー導体
２６は適宜に働かされることになる。１つの実施
例において、カラム導体２０における検知された
フリツプフロツプの出力が高いならば、“１”セ
ルはロー導体２６を低く働かすことになる。一
方、“１”セルがカラム導体２０にフリツプフロ
ツプの出力を検知するならば、“１”セルがロー
導体２６のレベルを変えることを阻止される。

“Ｒ”及び“Ｓ”セルの機能は、ロー導体の状
態を検知すること、及び記憶セル２８内のフリツ
プフロツプを適宜にリセツト又はセツトすること
である。論理セル２３は“Ｓ”セルを含んでもよ
い。この例では、“Ｓ”セルはロー導体２７の２
進状態を検知するだろう。１つの実施例におい
て、ロー導体の２進状態が高いならば、“Ｓ”セ
ルはカラム導体２０を低くし、従つて記憶セル２
８内のフリツプフロツプをセツトする。ロー導体
２７の２進状態が低いならば、フリツプフロツプ
は“Ｓ”セルによつてセツトされない。

結局、論理セル２４は“Ｒ”セルを含み、この
セルはロー導体２９の２進状態を検知するため、
及び記憶セル２８内のフリツプフロツプを適宜に
リセツトすることである。例えば、ロー導体２９
の２進状態が高いならば、“Ｒ”セルはカラム導
体２２が低くなるようにし、従つて、記憶セル２
８内のフリツプフロツプをリセツトする。“OR”
（又は“＋”）セル、“１＋”セル、及び“IO＋”
セルの動作は、第１図のカラム３５と共に記述さ
れるだろう。例えば、論理セルは“＋”セルから
なる。“＋”セルの目的は、対応するロー導体
（論理セル３１に対して、対応するロー導体は２
６である）の２進レベルを検知すること、及び対
応するカラム導体を適宜に働かすことである。第
１図のブロツク３１の“＋”セルがカラム導体３
０とロー導体２６との間を相互に接続するなら
ば、ロー導体２６における高信号を検知する際
に、そのセルはカラム導体３０が低論理レベルと
なるようにする。他方、ロー導体２６の２進状態
が低いということを、そのセルが検知するなら
ば、カラム導体３０において何の効果も生じな
い。

第１図の論理セル３３“IO＋”セルを含んで
もよい。このタイプのセルは、カラム導体の状況
を検知するため、及びロー導体を適宜に働かすた
めに使用される。従つて、第１図のブロツク３３
の“IO＋”セルがカラム導体３０に高い２進レ
ベルを検知するならば、ロー導体２７に何の効果
も生じないだろう。しかし、そのセルがカラム導
体３０において低い２進状態を検知するならば、
セルはロー導体２７の２進状態を低いレベルにす
る。

“１＋”セルは第１図のブロツク３４の中に含
まれてもよい。これは、カラム導体、例えばカラ
ム導体３０の状態を検知し、ロー導体を適宜に働
かす。カラム導体３０が高いならば、ロー導体２
９は低くされる。カラム導体３０が低いならば、
“１＋”セルはロー導体２９に何の効果も生じさ
せない。

記憶論理アレイ全体を通して異なつたタイプの
セルに置き換えることも、どの所望の論理機能又
は機能の組合せも得ることができることは、当業
者であれば思いつくだろう。従つて、本発明の記
憶論理アレイは、論理セルの正しい置き換えによ
り、どの所望の論理組合せもできるように設計さ
れ得る。

いろいろなタイプの論理セルの上述した機能の
記載で、第１図の異なつたブロツクは異なつたセ
ルを表わすために使用された。記載されたこれら
セルのレイアウトは第２図に示されている。第２
図は、当業者によつて使用される標準的な記憶ア
レイプログラム表示法で表している。第２図から
わかるように、カラム２５及び３５が設けられて
いる。フリツプフロツプを有する記憶セル２８が
カラム２５内にある。論理セル２１は“１”セル
のタイプのセルを含んでいる。論理セル２３は
“Ｓ”セルのタイプのセルを含んでいる。論理セ
ル２４は“Ｒ”セルのタイプのセルを含んでい
る。カラム３５内には、“＋”、“IO＋”及び“１
＋”セルをそれぞれ含む３個の論理セル３１，３
３及び３４がある。この残りの記載を通して、カ
ラム２５は“データカラム”として引用され、カ
ラム３５は“OR”（又は“＋”）カラムとして引
用される。第２図に示されている記憶論理アレイ
を実行するために使用され得る電子回路の好適実
施例が、第３−第６図に関連して記載される。

第３図は、第２図のプログラムを成し遂げる６
位相２ワイヤ動的記憶論理アレイの略示的電子回
路である。その回路は、集積回路に使用されるタ
イプのシリコンゲートＮチヤネルの酸化金属半導
体電界効果トランジスターから構成することがで
きる。第３図の回路に使用された様々な記憶論理
アレイセルは破線内に示されている。

記憶セル２８は、トランジスター３３１，３３
３，３２７及び３２９から構成される一対のクロ
スカツプル静的インバータを使用するフリツプフ
ロツプを含んでいる。トランジスター３３１及び
３３３はデイプリーシヨンタイプのデイバイスで
ある。トランジスター３０９及び３３５は、フリ
ツプフロツプが読み取られるときに、静的フリツ
プフロツプの出力をデータカラム導体２０及び２
２にそれぞれ切りかえるために使用される。トラ
ンジスター３１１及び３３７は、データがフリツ
プフロツプの中へと書き込まれたときに、データ
カラム導体２０及び２２のそれぞれをフリツプフ
ロツプに接続するために使用されている。トラン
ジスター３０５は、データがトランジスター３０
９によつてノードＡでフリツプフロツプから読み
出される時間前にデータカラム導体２０を前もつ
て帯電させるために使用される。同様に、トラン
ジスター３４１は、データがトランジスター３３
５によりノードＢでフリツプフロツプから読み出
される時間前にデータカラム導体２２を前もつて
帯電させるために使用される。

トランジスター３０７及び３３９は、データが
トランジスター３１１を通してノードＡ及びトラ
ンジスター３３７を通してノードＢでフリツプフ
ロツプ内で書き込みする前にデータカラム導体２
０及び２２をそれぞれ前もつて帯電させるために
使用される。データカラム導体２０及び２２は、
トランジスター３０５，３０７，３３９及び３４
１に印加される電圧レベルVDDまで前もつて帯
電される。

ロー導体２６，２７及び２９は、トランジスタ
ー３１３，３１５及び３１７を通してしきい値を
引いた電圧レベルVDDまで前もつて帯電される。
ロー導体を前もつて帯電することは、カラム導体
がフリツプフロツプからのデータ読取りよりも前
に前もつて帯電されると同時に生じる。

第３図の“＋”セル３１は“＋”セル
（“OR”）カラムを前もつて帯電するために使用
されるトランジスター３４３を含んでいる。ま
た、“＋”セルの中には、トランジスター３４５
及び３４７があり、それらトランジスターは、そ
れらが接続されているロー導体（ロー導体２６）
の状態を検知すること、及び“＋”カラムを放電
させるか又はロー導体２６の２進状態に依存して
それを帯電させておくかのいずれかをおこなうた
めに使用されている。第３図に示されている回路
の形状に対しては、ロー導体２６における高信号
が“＋”カラム３０を低下させるだろう。この回
路の特定の動作は以下でより詳細に記載される。

“１”セルのトランジスター３２３及び３２５
はデータカラム導体２０を介してメモリセル２８
のフリツプフロツプの状態を検知し、データカラ
ム導体２０の２進状態に依存しながら、ロー導体
２６を放電し、またはそれを帯電させたままにし
ておく。

“Ｓ”セル及び“Ｒ”セルはそれぞれ対をなす
トランジスター３１９と３２１、及び３６１と３
６３から構成されている。これらトランジスター
は、これらの対応するロー導体（“Ｓ”セルに対
してはロー導体２７、“Ｒ”セルに対してはロー
導体２９）の状態を検知し、記憶セル２８内のフ
リツプフロツプを各データカラム２０又は２２を
低く働かすことによつてセツトするか、またはリ
セツトする。

“１＋”セルは“＋”カラム３０の状況を検知
するため、及び“＋”カラム３０の状態に依存し
てロー２９を放電するか、またはそれを帯電させ
たままにしておくために、トランジスター３５７
及び３５９を使用する。第３図に示されているよ
うな“I0＋”セルはトランジスター３４９及び３
５３から構成されている静的インバータを含んで
いる。その静的インバータは“＋”カラム３０に
おけるデータを逆変換し、トランジスター３５１
を働かす。トランジスター３５１，３５５はノー
ドで逆変換された“＋”カラムの状況を検知
し、ロー２７を適宜に働かす。従つて、“＋”カ
ラム３０が高いと、ノードは低くなり、ロー２
７は帯電したままである。一方、“＋”カラム３
０が低いと、ノードは高くなり、ロー２７は放
電される。

上述した論理セル、並びにロー及びカラムを前
もつて帯電するトランジスターのすべてが６位相
クロツクによつて動的モードで作動される。クロ
ツク信号に接続されるゲートを有する第３図のト
ランジスターは、それらを起動する特殊なクロツ
クの周期に従う表示φ１，φ２，φ３，φ４，φ
５又はφ６によつて示されている。

本発明に従うと、２本の導体２０及び２２のみ
がデータカラム２５に備えられている。これら２
本のカラム導体は、記憶セル２８のフリツプフロ
ツプから導体２０及び２２を経てローへの経路、
及びデータカラム導体２０，２２をバツクアツプ
するローからフリツプフロツプへの経路を与える
ために時分割される。すでに示したように、デー
タはフリツプフロツプから、ノードＡ及びＢで示
された相補入力／出力点（port）で出入りする。
第３図の“OR”カラムは一本の導体３０、すな
わち“IO＋”セル内でノードＨからノードに
逆変換されたデータを保有している。

第４図は、第３図の回路を作動させるために必
要な６クロツク位相を示している。第４図におい
て、６クロツク位相の各々は同じ時間間隔である
が位相が重なり合つてはいない。

各クロツク周期に関連して回路の動的動作を以
下で詳細に説明する。φ１の間で、ロー２６，２
７及び２９の各々はトランジスター３１３，３１
５及び３１７を通つて所定の電圧まで前もつて帯
電される。前もつて帯電される電圧は、対応する
トランジスター３１３，３１５又は３１７のしき
い値電圧を引いた電源の電圧VDDに等しくなる
だろう。φ１の間に、カラム導体の各々は前もつ
て帯電される。データカラム導体２０はトランジ
スター３０５を通つて前もつて帯電される。デー
タカラム導体２２はトランジスター３４１により
周期φ１に前もつて帯電される。“＋”カラム導
体３０はトランジスター３４３を通つて周期φ１
で前もつて帯電される。

φ２クロツク周期の間で、データはトランジス
タ３３１，３３３，３２７及び３２９によつて形
成されるフリツプフロツプからトランジスター３
０９及び３３５を経て各データカラム導体２０及
び２２へと移される。従つて、フリツプフロツプ
のノードＡからのデータは、トランジスター３０
９を経て、ノードＣのデータカラム導体２０に移
され、一方フリツプフロツプのノードＢからのデ
ータは、トランジスター３３５を経てノードＤの
データカラム導体２２へと移されるだろう。デー
タがフリツプフロツプからデータカラム導体へと
移されるので、データ移転動作は“読み取りサイ
クル”として当業者に知られている。

データはまた、クロツク周期φ６の間に、ノー
ドＣのデータカラム導体２０からトランジスター
３１１を経て接続点Ａのフリツプフロツプに“書
き取られ”得る。同様に、データーはクロツク周
期φ６の間にデータカラム導体２２のノードＤか
らトランジスター３３７を経てノードＢのフリツ
プフロツプの中に書き取られ得る。フリツプフロ
ツプに関して読み取りと書き取りの両動作をおこ
なわしめるために、対になつた平行なトランジス
ター３０９と３１１及び３３５と３３７を使用す
ることによつて、必要なデータカラム導体は、２
本のデータカラム導体２０，２２だけとなること
がわかるだろう。このことは、より多くのデータ
カラム導体、典型的には４本を必要とする従来の
実施例を越えた重要な改良を示すものである。

クロツク周期φ３の間に、データカラム導体２
０のデータはトランジスター３２３及び３２５の
動作のためにロー２６において“AND−ed”さ
れる。“AND−ed”という言葉は、回路の出力
がすべての入力が高いときにのみ高くなることを
意味するために、デジタル論理回路設計で使用さ
れるブール代数表示である。第３図からわかるよ
うに、クロツク周期φ３の間で、トランジスター
３２３は作動する。従つて、データカラム導体２
０が高く、トランジスター３２５が作動するなら
ば、ロー２６はアースさせられ、従つて低い２進
状態へと放電される。クロツク周期φ３のような
特定のクロツク周期に応答する他の論理回路が特
定のブール関数に従つて記憶論理アレイ全体を通
しておきかえられることは、当業者であれば思い
つくであろう。そのアレイは、ブール関数に従つ
て設計され実行するものである。

第３図の回路で、データカラム導体２０及び２
２はクロツク周期φ４の間に２度目の帯電が前も
つておこなわれる。２度目の前もつておこなわれ
る帯電によつて、フリツプフロツプが続くφ６の
時間の間に不適当な状態に確実にセツトされな
い。フリツプフロツプがセツトされるか又はリセ
ツトされ得る唯一の方法がノードＡか又はノード
Ｂのいずれかをアースに引つぱることなので、ク
ロツク周期φ４の間中にデータカラム導体２０及
び２２を前もつて帯電させる工程は、これらカラ
ム導体において過度に生じる正常な放電のため
に、フリツプフロツプが不適当に状態を変えるこ
とを防ぐことになる。またφ４周期の間に、トラ
ンジスタ３４５及び３４７はロー２６から“＋”
カラム３０にデータを移すことをおこなう。

クロツク周期φ５の間に、データは“＋”カラ
ムからロー２７に“IO＋”セル３３のトランジ
スター３４９，３５３，３５１及び３５５によつ
て移される。ノードＩのデータはノードＨのデー
タの逆変換された状態を表わしている。従つて、
“IO＋”セルは、周期φ５の間で“＋”カラム導
体３０の逆変換された状態をロー２７に移す。
“１＋”セルのトランジスター３５７及び３５９
は、データを周期φ５の間で“＋”カラム導体３
０からロー２９に移す。

ロー導体が“１”セル２１のためにクロツク周
期φ３の間に、そして“１＋”セル３４及び／又
は“IO＋”セル３３のためにクロツク周期φ５
の間に放電されることになることがわかるだろ
う。“０”セル（図示されていない）もまた、セ
ル２１のような“１”セルを、図示されているよ
うなデータカラム導体２０のかわりにデータカラ
ム導体２２に相互接続することによつて組み立て
られる。従つて、クロツク周期φ５の後に、ロー
のデータは特定のローにおいて明示されたすべて
の“１”、“０”、“１＋”及び“IO＋”の状況の
論理“AND”である。更に、データカラム導体
２０及び２２におけるデータは、クロツク周期φ
６の終端で特定のカラムで明示されたすべての
“Ｓ”及び“Ｒ”の状況の論理“OR”を表わし
ている。

クロツク周期φ６の間に、メモリーセル２８の
フリツプフロツプは、トランジスター３１１又は
３３７を経てデータカラム導体２０か２２のいず
れかによつてリセツトされる。フリツプフロツプ
は、“Ｓ”セル（例えば、２３）がデータカラム
導体２０を働かしたならばセツトされるだろう。
フリツプフロツプは、“Ｒ”セル（例えば、２４）
がデータカラム導体２２を働かしたならば、リセ
ツトされるだろう。

前述した本発明の実施例は、一対の時分割され
たデータカラム導体を有し、６位相クロツクを実
施する動的記憶論理アレイに関するものであつ
た。本発明の他の実施例は、４位相クロツクを利
用し、一対の時分割データカラム導体をもまた利
用したものである。この実施例は、第６図に示さ
れた対応するクロツク波形とともに第５図に示さ
れている。

第５図に示されているように、メモリーセル２
８は、トランジスター５２７，５２９，５３１及
び５３３から成るフリツプフロツプを含んでい
る。トランジスター５３１及び５３３はデイプリ
ーシヨン型デイバイスである。フリツプフロツプ
のノードＡはデータカラム導体２０に接続されて
いる。ノードＢはデータカラム導体２２に接続さ
れている。フリツプフロツプの状態はクロツク周
期φ３の間で読み出される。ノードＡからデータ
カラム導体２０へとデータ読み取る際に、トラン
ジスター５０９及び５１１が使用される。ノード
Ｂからデータカラム導体２２へとデータを読み取
る際に、トランジスター５３５及び５３７が使用
される。データカラム導体２０及び２２からフリ
ツプフロツプへとデータを書き込むことは、どの
特定のクロツク周期に応答しておこることはな
い。むしろ、データーは、カラム２０又は２２の
いずれかが低く下げられるときに、フリツプフロ
ツプの中に書き込まれる。データカラム導体２０
が低く下げられるときに、例えば、トランジスタ
ー５０７が働く。従つて、トランジスター５２７
のドレインは、もはやトランジスター５０７によ
つて零電位に保たれない。このことによりノード
Ａは高くなり、フリツプフロツプはセツトされ
る。また、データカラム導体２２が低くなると、
トランジスター５３９は切られ、フリツプフロツ
プのノードＢは高くなり、フリツプフロツプがリ
セツトされる。第３図に示された実施例を超える
この実施例の利点は、データカラム導体２０及び
２２に対して１つだけ前もつて帯電させることで
ある。従つて、クロツクによつて必要な発生され
るべき位相の数は１つに減る。２番目のクロツク
位相が、φ１とφ２との間の空白の時間間隔内で
５番目のクロツク位相を局部的に作ることによつ
て省ける。その付加的なクロツク位相はφAとし
て第６図に示されている。

φAはトランジスター５６１′及び５６３′によ
つて独立“＋”カラムごとに対して生成される。
トランジスター５６１′のソース及びドレインは、
電源（VDD）とφAカラム７０との間に接続され
ている。クロツク周期φ１の間で、トランジスタ
ー５６１′は働き、φAカラム７０を高くする。ト
ランジスター５６３′はφAカラムとアースとの間
に接続されたソースとドレインを有している。ク
ロツク周期φ２の間で、トランジスター５６３′
は働き、φAカラム７０を低くする。従つて、ク
ロツクφAはクロツク周期φ１と共に始まり、ク
ロツク周期φ２の始まりで終る。

第５図の実施回路で、データカラム導体２０及
び２２は、クロツク周期φ１に応答してトランジ
スター５０５及び５４１のそれぞれによつて前も
つて帯電される。データカラム導体２０及び２２
が前もつて帯電されるときに、ノードＣ及びＤは
高くなりトランジスター５０７及び５３９のそれ
ぞれは働く。これらトランジスターは、働いたと
きに、フリツプフロツプを静的状態に保つ。

前のクロツク周期φ４の間にセツトされたロー
のデータは、トランジスター５４５及び５４７に
よつてφ１の間に“＋”カラム３０に移され得
る。第５図からわかるように、これらトランジス
ターは論理セルを形成する。その論理セルはロー
導体２６からデータを取り、“＋”カラム３０の
ノードＨにそれに従つて２進状態を仮定させる。
更に、“＋”カラム３０におけるデータがトラン
ジスター５４９及び５５３によつて逆変換される
ので、ノードＩは“＋”カラムのノードＨでのデ
ータの逆を記憶する。ノードＩが僅かに負荷され
るので、“＋”カラム３０からの逆変換されたデ
ータは、“＋”カラム３０のデータが“１＋”セ
ル３４に与えられると同じ周期φ１の間に“IO
＋”セル３３に与えられ得る。“＋”カラム３０
のデータ及びノードＩの逆変換されたデータは、
φAが高く、φ１が低いときにロー導体２９及び
２７のそれぞれに移される。この移動は、“IO
＋”セル３３に対してトランジスター５５１及び
５５５によつて、“１＋”セル３４に対してはト
ランジスター５５７及び５５９によつておこなわ
れる。それらロー導体はこの同じ時間間隔（φA
が高く、φ１が低いときの間）の間で真（true）
になる。というのは、データカラムの“１”又は
“０”セルのためにロー導体におけるあらゆる動
作も前のクロツク周期φ４の間ですでに生じ、
“OR”カラムの下での“１＋”及び“Ｏ＋”セ
ルの動作は現時点の時間間隔の間で生じるからで
ある。

クロツク周期φ２の間で、ロー導体からのデー
タは、“Ｓ”セル２３に対してトランジスター５
６１及び５６３、“Ｒ”セル２４に対してはトラ
ンジスター５６１及び５６３によつてデータカラ
ム導体２０，２２から取り出される。データカラ
ム導体２０及び２２の両方（ノードＣ及びＤ）は
φ１の間で高い状態に前もつて帯電される。従つ
て、データカラムのどの“Ｓ”又は“Ｒ”セルに
よつて何んの動作も生じないならば、データカラ
ム導体は高く保たれ、フリツプフロツプは状態を
変えない。ある動作が“Ｓ”又は“Ｒ”セルによ
つて生じるならば、適当なカラムが低くされ、ト
ランジスター５０７又は５３９はフリツプフロツ
プが状態を変えるようにスイツチを切ることにな
る。

クロツク周期φ２に続いて、クロツク周期φ３
の間に、ロー導体はトランジスター５１３，５１
５及び５１７のそれぞれによつて前もつて帯電さ
れる。同様に、φ３の間で、データは、メモリー
セル２８のフリツプフロツプからデータカラム導
体２０及び２２に、データカラム導体２０に対し
てはトランジスター５０９，５１１によつて、デ
ータカラム導体２２に対してはトランジスター５
３５，５３７によつて移される。

クロツク周期φ４の間に、データはデータカラ
ム導体２０及び２２から“１”又は“０”論理セ
ルで相互に接続されたロー導体に移される。第５
図で示された“１”セル２１に対しては、トラン
ジスター５２３及び５２５は、データクロツク周
期φ４の間でカラム導体２０からロー導体２６へ
と移すのを助ける。

２導体データカラム記憶論理アレイの４位相の
他の手段が、第７−第９図に記載されている。第
７図は、第８図の回路で実行される記憶論理アレ
イのプログラムを示している。このプログラム
は、“OR”カラムのインバータセルが加えられ
た第２図に示されたものと同じものである。第８
図のトランジスター８６３によつて示されたイン
バーターは、“＋”カラム３０の逆のものである
付加カラム導体３２を備えるために使用される。

第８図に示されている２本のデータカラム導体
を有する４位相動的−静的記憶論理アレイは、第
５図の４位相動的記憶論理アレイで使用されてい
るものと同じ静的フリツプフロツプセルを使用し
ている。第８図の回路もまた、第５図に示された
回路手段に使用されているものと同一の“１”セ
ル２１、“Ｓ”セル２３及び“Ｒ”セル２４を使
用している。ここで、各セルの要素は第５図の各
セルの要素と同じであるが、便宜区別をするため
に各要素を示す符号を200ずつ数を増やして示す。
さらに、プリツプフロツプセルがクロツク周期φ
１，φ３の時間間隔で動作することも、また
“１”、“Ｓ”、“Ｒ”のセルがクロツク周期φ４，
φ２の時間間隔で動作することも第５図の場合と
同じである。したがつて、データカラム２５とロ
ー導体２６，２７，２９との関係も、第５図の場
合と同じである。第８図の“IO＋”および“１”
は第５図の“＋”と同様のものであり、“IO＋”
のトランジスター８５１および８５５によりクロ
ツク周期φ１の間にロー導体のデータがカラム導
体３２に移され、“１”のトランジスター８５７
および８５９によりクロツク周期φ１の間にロー
導体のデータがカラム導体３０に移される。第８
図の“＋”セル３１は、１つのトランジスター８
４５から成り、そのトランジスター８４５は、ロ
ー導体、この場合ロー導体２６からデータを取り
出し、逆変換し、“＋”カラム３０にそれを与え
る。

従つて、“＋”カラムデータは、トランジスタ
ー８４３，８６１′及び８６３′から成る“Ｉ”セ
ル３６で逆変換される。逆変換された“＋”カラ
ムデータは、ノードＩの逆変換された“＋”カラ
ム導体３２上に現れる。この“＋”カラムの動作
が静的であるので、“＋”カラム導体３０及び逆
変換された“＋”カラム導体３２からのデータ
は、第５図の４位相動的記憶論理アレイ回路でお
こなつたように、クロツク周期φ１とφ２の間の
時間間隔のかわりに、クロツク周期φ１の間で、
相互に接続されたロー導体に移され得る。

第９図は、第８図の回路に使用された４位相ク
ロツク波形の各々を示している。第８図の回路の
実施例は、第５図に示されている実施例と同様に
作動する。これら２つの回路の間の違いは、第５
図の回路で必要とされた、局部的に発生されたク
ロツク位相、φAが第８図の回路では必要とされ
ない点である。しかし、第８図の回路は、“＋”
カラム導体３０及び逆変換された“＋”カラム導
体３２が静的プルアツプ（pull−up）トランジス
ター８４３及び８６１′によつて働かされること
を必要としていない。第５図の実施例で、動的プ
ルアツプトランジスター５４３及び５６１′は
“OR”カラム導体を前もつて帯電するために使
用された。第８図の静的な実施例で、ノードＨ及
びＩはしつかりと負荷される。従つて、重要な量
の電力が、第５図の動的回路図にある対応するノ
ードと比較してこれらノードを働かすために必要
となるだろう。

第５図に示された回路よりも第８図に示された
回路のすぐれた点は、クロツク機構がより単純で
あるとこである。第８図のクロツク機構は、在来
の４位相機構であるのに対し、第５図の４位相動
的回路は、５番目の位相が局部的に発生される事
実上５位相機構であつた。更に、第８図の静的−
動的記憶論理アレイの利点は、単純な構成の
“IO＋”セル３３にある。第８図に示されている
ように、論理セル３３は２つのトランジスター８
５１及び８５５のみから構成される。しかし、第
５図に示された“IO＋”セル３３は４つのトラ
ンジスター５４９，５５１，５５３及び５５５を
必要とする。

本発明のいくつかの実施例が、ここで記載され
たけれども、いろいろな変形例を作れることはわ
かるだろう。これらの変形例のすべては、特許請
求の範囲によつて示された本発明の範囲でカバー
されるだろう。

【図面の簡単な説明】

第１図は、記憶論理アレイを一般的に示すブロ
ツク図である。第２図は、標準的な記憶論理アレ
イプログラムである。第３図は、６位相２ワイヤ
動的記憶論理アレイの略示電子回路図である。第
４図は、第３図の回路を作動するのに必要な６位
相を示す図である。第５図は、４位相クロツクを
使用した本発明の他の実施例を示す電子回路図で
ある。第６図はクロツク波形図である。第７図は
記憶論理アレイプログラムである。第８図は、静
的−動的記憶論理アレイ回路図である。第９図
は、第８図の回路に使用した４位相クロツク波形
図である。 〔主要符号の説明〕、２０，２２，３０，３２，
４０，４２，５０，５２……カラム導体、２６，
２７，２９……ロー導体、２５，３５，４５，５
５……カラム、２１，２３，２４，３１，３３，
３４，４１，４３，４４，５１，５３，５４……
論理セル、２８，４８……記憶セル、Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ……ノード。

Claims (1)

1. 【特許請求の範囲】 １ (a) 第１および第２データカラム導体を有す
   る少なくとも１つのデータカラムと、 (b) 前記カラムに実質的に垂直に配置された多数
   のローであつて、それぞれがロー導体から成る
   ローと、 (c) 前記第１および第２データカラム導体の各々
   を時分割するために、多数の位相置換クロツク
   を発生するクロツク手段と、 (d)() 一対の相補入力／出力接続口を有するメ
   モリー要素であつて、その接続口の各々が前
   記データカラム導体のそれぞれに結合すると
   ころのメモリー要素、 () 前記クロツク手段に応答して、データを
   前記接続口から前記第１および第２データカ
   ラム導体に移すための、前記入力／出力接続
   口と連結した出力手段、並びに () 前記クロツク手段に応答して、データを
   前記第１および第２データカラム導体から前
   記接続口に移すための、前記入力／出力接続
   口と連結した入力手段、 から成る記憶セルと、 (e) 前記カラム導体と前記ロー導体との間に連結
   され、前記選択されたカラム導体とロー導体の
   間でデータを操作するために、前記クロツク手
   段により起動される多数の機能的に別個の論理
   セルと、 から成る集積回路論理アレイ。 ２ 特許請求の範囲第１項記載のアレイであつ
   て、 前記記憶メモリーがフリツプフロツプである、
   ところのアレイ。 ３ (a) 第１および第２データカラム導体を有す
   る少なくとも１つのデータカラムと、 (b) ORカラム導体を有する少なくとも１つの
   ORカラムと、 (c) 前記カラムに実質的に垂直に配置された多数
   のローであつて、それぞれがロー導体から成る
   ローと、 (d) 前記第１および第２データカラム導体の各々
   を時分割するために、６位相置換クロツク信号
   を発生するクロツク手段と、 (e) 前記クロツク信号の第１番目に応答して前記
   カラムおよびロー導体を所定のレベルに前もつ
   て帯電する手段と、 (f)() 一対の相補入力／出力接続口を有するメ
   モリー要素であつて、その接続口の各々が前
   記データカラム導体のそれぞれに結合すると
   ころのメモリー要素、 () 前記クロツク信号の第２番目に応答し
   て、前記接続口から前記データカラム導体の
   それぞれにデータの切り替えを行うための、
   前記入力／出力接続口と連結した出力手段、
   並びに () 前記クロツク信号の第６番目に応答し
   て、前記第１および第２データカラム導体か
   ら対応する接続口にデータの切り替えを行う
   ための、前記入力／出力接続口と連結した入
   力手段、 から成る記憶セルと、 (g) 前記データカラム導体と前記ロー導体との間
   に連結され、前記クロツク信号の第３番目に応
   答して、データカラム導体の２進状態によつて
   決定される２進状態を前記ロー導体に設定する
   第１論理セルと、 (h) 前記ロー導体と前記ORカラム導体との間に
   連結され、前記クロツク信号の第４番目に応答
   して、ロー導体の２進状態によつて決定される
   ２進状態を前記ORカラム導体に設定する第２
   論理セルと、 (i) 前記クロツク信号の第４番目に応答して前記
   データカラム導体を２度目の所定のレベルに前
   もつて帯電する手段と、 (j) 前記ORカラム導体と他の前記ロー導体との
   間に連結され、前記クロツク信号の第５番目に
   応答して、ORカラム導体の２進状態によつて
   決定される２進状態を前記ロー導体に設定する
   第３論理セルと、 (k) 他の前記ロー導体と前記データカラム導体と
   の間に連結され、前記クロツク信号の第６番目
   に応答して、ロー導体の２進状態によつて決定
   される２進状態を前記データカラム導体に設定
   する第４論理セルと、 とから成る集積回路記憶論理アレイ。 ４ (a) 第１および第２データカラム導体を有す
   る少なくとも１つのデータカラムと、 (b) 前記カラムに実質的に垂直に配置された多数
   のローであつて、それぞれがロー導体から成る
   ローと、 (c) 前記第１および第２データカラム導体の各々
   を時分割するために、４位相置換クロツク周期
   を発生し、かつその第１クロツク周期間が始ま
   るときに開始し、その第２クロツク周期が始ま
   るときに終了する付加クロツク周期を発生する
   クロツク手段と、 (d)() 一対の相補入力／出力接続口を有するフ
   リツプフロツプメモリー要素であつて、その
   接続口の各々が前記データカラム導体のそれ
   ぞれに結合するところのフリツプフロツプメ
   モリー要素、 () 前記クロツク信号に応答して、前記接続
   口から前記データカラム導体のそれぞれにデ
   ータの切り替えを行うための、前記入力／出
   力接続口と連結した出力手段、および () 前記クロツク信号に応答して、前記第１
   および第２データカラム導体から対応する接
   続口にデータの切り替えを行うための、前記
   入力／出力接続口と連結した入力手段、 から成る記憶セルと、 (g) 選択されたロー導体とデータカラム導体との
   間に連結され、前記選択されたデータカラム導
   体およびロー導体の間でデータを操作するため
   の、前記クロツク手段により起動される多数の
   論理セルと、 (h) ORカラム導体から成る少なくとも１つの
   ORカラムと、 (i) 選択されたORカラム導体とロー導体との間
   に連結され、前記選択されたORカラム導体お
   よびロー導体の間でデータを操作するための、
   前記クロツク手段により起動される多数の論理
   セルと、 から成る集積回路記憶論理アレイ。 ５ 特許請求の範囲第４項に記載のアレイであつ
   て、 前記データカラムが前記クロツクの第１周期の
   間、所定のレベルに帯電され、 前記選択されたORカラム導体とロー導体との
   間に連結された論理セルの１つが、前記第１クロ
   ツク周期の間、そのORカラム導体をロー導体の
   ２進状態により決定された２進状態に設定する、
   ところのアレイ。 ６ 特許請求の範囲第５項に記載のアレイであつ
   て、 前記選択されたORカラムとロー導体との間に
   連結された論理セルの他の１つが、前記第１クロ
   ツク周期の後で、前記付加クロツク周期の間、そ
   のロー導体をOR導体の２進状態により決定され
   た２進状態に設定する、ところのアレイ。 ７ 特許請求の範囲第６項に記載のアレイであつ
   て、 前記選択されたデータカラム導体とロー導体と
   の間に連結された論理セルの１つが、前記クロツ
   クの第２周期の間、特定のデータカラム導体の１
   つをロー導体の２進状態により決定された２進状
   態に設定する、ところのアレイ。 ８ 特許請求の範囲第７項に記載のアレイであつ
   て、 前記記憶セルの前記入力手段が、前記特定のデ
   ータカラム導体により設定された所定の２進状態
   に応答して前記フリツプフロツプメモリー要素の
   状態を変化させる、ところのアレイ。 ９ 特許請求の範囲第８項に記載のアレイであつ
   て、 前記ロー導体が前記クロツクの第３周期の間、
   所定のレベルに前もつて帯電され、 前記記憶セルの前記出力手段が、前記第３クロ
   ツク周期の間、前記フリツプフロツプメモリー要
   素から前記データカラム導体へデータの切り替え
   を行う、ところのアレイ。 １０ 特許請求の範囲第９項に記載のアレイであ
   つて、 前記選択されたデータカラム導体とロー導体と
   の間に連結された論理セルの他の１つが、前記ク
   ロツクの第４周期の間、そのロー導体をデータカ
   ラム導体の２進状態により決定された２進状態に
   設定する、ところのアレイ。 １１ 特許請求の範囲第１０項に記載のアレイで
   あつて、 前記ORカラム導体が前記第４クロツク周期の
   間、所定のレベルに前もつて帯電される、ところ
   のアレイ。 １２ 特許請求の範囲第１０項に記載のアレイで
   あつて、 前記論理セルのそれぞれが複数のトランジスタ
   ーから成る、ところのアレイ。 １３ (a) 第１および第２データカラム導体を有
   する少なくとも１つのデータカラムと、 (b) 前記カラムに実質的に垂直に配置された多数
   のローであつて、それぞれがロー導体から成る
   ローと、 (c) 前記第１および第２データカラム導体の各々
   を時分割するために、４位相置換クロツク周期
   を発生するクロツク手段と、 (d)() 一対の相補入力／出力接続口を有するフ
   リツプフロツプメモリー要素であつて、その
   接続口の各々が前記データカラム導体のそれ
   ぞれに結合するところのフリツプフロツプメ
   モリー要素、 () 前記クロツク信号に応答して、前記接続
   口から前記データカラム導体のそれぞれにデ
   ータの切り替えを行うための、前記入力／出
   力接続口と連結した出力手段、および () 前記クロツク信号に応答して、前記第１
   および第２データカラム導体から対応する接
   続口にデータの切り替えを行うための、前記
   入力／出力接続口と連結した入力手段、 から成る記憶セルと、 (g) 選択されたロー導体とデータカラム導体との
   間に連結され、前記選択されたデータカラム導
   体およびロー導体の間でデータを操作するため
   の、前記クロツク手段により起動される多数の
   論理セルと、 (h) 逆変換ORカラム導体から成る少なくとも１
   つのORカラムと、 (i) 選択された逆変換ORカラム導体とロー導体
   との間に連結され、前記ロー導体からのデータ
   を逆変換し、逆変換されたデータを前記ORカ
   ラム導体に移すための、前記クロツク手段によ
   り起動される多数の論理セルと、 から成る集積回路記憶論理アレイ。 １４ 特許請求の範囲第１３項に記載のアレイで
   あつて、 前記データカラムが前記クロツクの第１周期の
   間、所定のレベルに帯電され、 前記選択された逆変換ORカラム導体とロー導
   体との間に連結された論理セルの１つが、前記第
   １クロツク周期の間、そのロー導体をORカラム
   導体の２進状態により決定された２進状態に設定
   する、ところのアレイ。 １５ 特許請求の範囲第１４項に記載のアレイで
   あつて、 前記選択されたデータカラム導体とロー導体と
   の間に連結された論理セルの１つが、前記クロツ
   クの第２周期の間、特定のデータカラム導体の１
   つをロー導体の２進状態により決定された２進状
   態に設定する、ところのアレイ。 １６ 特許請求の範囲第１５項に記載のアレイで
   あつて、 前記記憶セルの前記入力手段が、前記特定のデ
   ータカラム導体により設定された所定の２進状態
   に応答して前記フリツプフロツプメモリー要素の
   状態を変化させる、ところのアレイ。 １７ 特許請求の範囲第１６項に記載のアレイで
   あつて、 前記ロー導体が前記クロツクの第３周期の間、
   所定のレベルに前もつて帯電され、 前記記憶セルの前記出力手段が、前記第３クロ
   ツク周期の間、前記フリツプフロツプメモリー要
   素から前記データカラム導体へデータの切り替え
   を行う、ところのアレイ。 １８ 特許請求の範囲第１７項に記載のアレイで
   あつて、 前記選択されたデータカラム導体とロー導体と
   の間に連結された論理セルの他の１つが、前記ク
   ロツクの第４周期の間、そのロー導体をデータカ
   ラム導体の２進状態により決定された２進状態に
   設定する、ところのアレイ。 １９ 特許請求の範囲第１３項に記載のアレイで
   あつて、 前記逆変換ORカラム導体のそれぞれがそれに
   接続される静的プルアツプトランジスターを有す
   る、ところのアレイ。 ２０ 特許請求の範囲第１３項に記載のアレイで
   あつて、 前記論理セルのそれぞれが複数のトランジスタ
   ーから成る、ところのアレイ。