DE3335566C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur schnellen Ermittlung der betragsmäßig größten Differenz zwischen drei binären Zahlenwerten und zur Betragsbildung der größten Diffe­ renz, insbesondere bei einer Anordnung zur zweidimensionalen DPCM-Codierung mit einem umschaltbaren Quantisierer und einer Quantisierersteuerung, der jeweils der zuletzt errechnete Zahlenwert und über Register einem zu verarbeitenden Bild­ punktsignal benachbarte Bildpunktsignalwerte zugeführt sind, wobei eine Vergleichseinrichtung und eine Extremwertsteue­ rung zur Ermittlung des größten und des kleinsten Zahlen­ wertes der Bildpunktsignalwerte vorgesehen ist, mit einer Subtraktionseinrichtung zur Bildung der Differenzen.

Bei der Verarbeitung von Daten, insbesondere bei der Codie­ rung von Fernsehsignalen tritt häufig das Problem auf, daß von mehreren Zahlenwerten die größte Differenz ermittelt werden soll. Dies ist beispielsweise bei der DPCM-Codie­ rung von Fernsehsignalen der Fall, bei dem abhängig vom Kontrast eines zu codierenden Bildpunktes zu den ihm um­ gebenden Bildpunkten ein Quantisierer gesteuert werden soll. Liegt nur ein geringer Kontrast vor, der bei der gesteuer­ ten DPCM-Codierung meist als "Aktivität" bezeichnet wird, so erfolgt die Codierung in kleinen Stufen, während bei großer Aktivität größere Quantisierungsschritte verwendet werden. Hierdurch wird eine Verbesserung der Bildqualität erzielt. Zeitkritisch ist je­ weils die Verarbeitung des letzten vor dem zu codierenden Bildpunkt liegenden Bildpunktsignals. Alle anderen Bild­ punktsignale liegen dem Codierer, bzw. empfangsseitig dem Decodierer, bereits länger vor. Hierdurch kann bereits eine Vorverarbeitung erfolgen, so daß nur noch die Rechen­ operationen rasch durchgeführt werden müssen, an denen der letzte Bildpunktsignalwert A beteiligt ist.

Zwischen zwei aus gespeicherten Bildpunktsignalwerten B, C, D, . . . ermittelten Extremwerten E und F und dem letzten Bildpunktsignalwert A werden Differenzen gebildet. Aus den Vorzeichen dieser Differenzen wird die maximale Differenz ermittelt und über Multiplexer durchgeschaltet. Obwohl eine Differenzauswahlschaltung zur Ermittlung der maximalen Differenz nur wenige Gatterschaltungen enthält, bedingen diese Laufzeiten, die bei höheren Verarbeitungs­ geschwindigkeiten bei jetzt üblichen Schaltkreistechniken nicht zur Verfügung stehen.

Ausgehend vom eingangs beschriebenen Stand der Technik, ist es die Aufgabe der Erfindung, eine Schaltungsanordnung zur schnellen Ermittlung der betragsmäßig größten Differenz von drei binär dargestellten Zahlenwerten anzugeben und die maximale Differenz zur Weiterverarbeitung durchzuschal­ ten.

Diese Aufgabe wird dadurch gelöst, daß bei einer Wortbreite von n Bits der Zahlenwerte n - 1 Multiplexer mit jeweils drei Steuereingängen und 2 × (n - 1) Dateneingängen vorge­ sehen sind, daß den Steuereingängen der Multiplexer diesel­ ben Vorzeichenbits der drei Differenzen zugeführt sind, daß jeweils die nach dem Vorzeichenbit höchstwertige Betrags­ bits der Differenzen den ersten Dateneingängen des ersten Multiplexers nichtinvertiert und weiteren Eingängen inver­ tiert zugeführt sind, daß die niederwertigeren Betragsbits in derselben Weise den Dateneingängen der weiteren Multi­ plexer zugeführt sind und daß die Durchschaltung der Be­ tragsbits der betragsmäßig größten Differenz an die Aus­ gänge der Multiplexer durch die Vorzeichenbits erfolgt.

Vorteilhaft ist die kurze Laufzeit der Schaltungsanordnung. Die Entscheidung welche Differenz durchzuschalten ist, wird nicht mehr von einer externen Auswahlsteuerung, sondern durch die Steuereingänge der Multiplexer getroffen. Die invertierten Zahlenwerte der Differenzen können entwe­ der von den invertierenden Ausgängen von Registern direkt abgenommen werden der durch Inverter erzeugt werden. Es ist natürlich möglich, das Zweierkomplement zu bilden.

Es ist vorteilhaft, daß nur jeweils die drei betragsmäßig höchstwertigen Bits der Differenzen an die ersten Daten­ eingänge und dieselben Betragsbits invertiert an die wei­ teren Dateneingänge der drei Multiplexer angeschlossen sind.

Für viele Anwendungszwecke wie zum Beispiel Steuerzwecke, ist es ausreichend, die höchstwertigen Bits zu berücksich­ tigen. Dadurch wird der Schaltungsaufwand beträchtlich reduziert.

Es ist zweckmäßig, daß ein Vorzeichenbitausgang für das Vorzeichen der maximalen Differenz vorgesehen ist.

Wird statt einer Zweierkomplementbildung nur die Invertie­ rung der Differenzen durchgeführt, so weist der Betrag bei einem negativen Vorzeichen der maximalen Differenz einen Fehler in der niederwertigsten ausgegebenen Binärstelle auf. Bei einer Weiterverarbeitung kann dieser Fehler durch Be­ rücksichtigung des Vorzeichenbits, das an dem Vorzeichen­ ausgang abgegeben wird, bei Bedarf wieder eliminiert wer­ den.

Für einige Anwendungsfälle ist es zweckmäßig, daß anstelle der invertierten Betragsbits deren Zweierkomplement an den weiteren Dateneingängen der Multiplexer anliegen.

Wird dem Multiplexer ebenfalls das Zweierkomplement zuge­ führt, so tritt bei der Betragsbildung kein Fehler auf. Das Zweierkomplement kann gleichzeitig wie die übliche Differenz gebildet werden, so daß keinerlei zusätzliche Laufzeiten entstehen.

Es ist vorteilhaft, daß an die Ausgänge der Multiplexer eine Schwellwertlogik angeschlossen ist, die an ihren Aus­ gängen ein Steuersignal zur Angabe des Zahlenbereiches des Betrags der größten Differenz abgibt.

Für Steuerzwecke ist es zweckmäßig, daß als Schwellwerte für die Zahlenbereiche der maximalen Differenz Potenzen von 2 ⁿ oder der Summe dieser Potenzen vorgesehen sind.

Durch eine Schwellwertlogik erfolgt auf einfache Weise eine Bereichsunterteilung. Innerhalb der einzelnen Bereiche können zum Beispiel unterschiedliche Kennlinien eines Quan­ tisierers verwendet werden. Werden ganzzahlige Zweierpo­ tenzen verwendet, so wird die Schwellwertlogik besonders einfach.

Weitere vorteilhafte Ausbildungen der Erfindung sind in den übrigen Unteransprüchen angegeben.

Die erfindungsgemäße Schaltungsanordnung wird anhand eines Ausführungsbeispiels näher erläutert. Es zeigt

Fig. 1 ein Prinzipschaltbild,

Fig. 2 eine Vorzeichentabelle,

Fig. 3 ein Ausführungsbeispiel der Erfindung,

Fig. 4 die Wahrheitstabelle der Schwellwertschaltung.

Das Prinzipschaltbild Fig. 1 enthält eine Subtraktionsein­ richtung SUB und eine Entscheidungsschaltung DC. In der Subtraktionseinrichtung werden die Differenzen zwischen drei digital dargestellten Zahlenwerten gebildet; in der Entscheidungsschaltung wird die maximale Differenz ausge­ wählt und durchgeschaltet.

Die Subtraktionseinrichtung SUB enthält drei Addierer 40, 41 und 42. Ein Eingang 9 ₂ der Subtraktionseinrichtung ist mit dem zweiten Eingang 2 des Addierers 40 und dem zwei­ ten Eingang 2 des Addierers 41 verbunden. An diesen Ein­ gängen liegt der aktuelle Zahlenwert A an. Über einen zweiten Eingang 40₁ der Subtraktionseinrichtung wird dem ersten Eingang 1 des ersten Addierers 40 der invertierte Zahlenwert -E zugeführt, der auch dem zweiten Eingang 2 des dritten Addierers 42 zugeführt wird. Über einen Ein­ gang 41 ₁ der Subtraktionseinrichtung wird im ersten Ein­ gang 1 des zweiten Addierers 41 der invertierte Zahlen­ wert -F zugeführt. Über einen weiteren Eingang 42 ₁ der Sub­ traktionseinrichtung wird im ersten Eingang des dritten Addierers 42 der Zahlenwert F nichtinvertiert zugeführt. An den Ausgängen der drei Addierer liegen somit die Diffe­ renzen Z 1 = A - E, Z 2 = A -F und Z 3 = F - E an.

In der Entscheidungsschaltung DC wird die größte Differenz MD ermittelt und deren Betrag | MD | gebildet, der an die Ausgänge 0 ₁ bis 0 ₃ durchgeschaltet wird.

Es ist selbstverständlich, daß auch andere Differenzen, also statt A - E, A - F und F - E auch zum Beispiel E - A, A -F und E - F gebildet werden können.

Anhand der Vorzeichentabelle Fig. 2 soll gezeigt werden, wie anhand der Vorzeichen V der Differenzen die maximale Differenz MD ermittelt werden kann. Von den acht darge­ stellten Vorzeichenkombinationen sind nur sechs wirklich möglich. Ein positives Vorzeichen wird binär im allge­ meinen als logische Null und ein negatives Vorzeichen als logische Eins dargestellt. Bei einer Differenz von 0 ist das Vorzeichen positiv. Die Auswertung soll anhand der letzten beiden Spalten der Tabelle näher erläutert werden. Den Vorzeichen der zweitletzten Spalte ist zu entnehmen:

A < E, A < F, F E.

Folglich ist die größte Differenz MD = | A-F |.

Der letzten Spalte ist zu entnehmen E < A, F < A, E < F. Deshalb ist die betragsmäßig größte Differenz MD = | A - E |.

Die Auswertung dieser Tabelle erfolgt durch die in Fig. 3 dargestellte Schaltungsanordnung. Die Entscheidungsschaltung enthält n - 1 = 3 Multiplexer MUX 1 bis MUX 3. Es werden Zahlen verarbeitet, die inclusice des Vorzeichenbits n = 4 Bits umfassen, bzw. es werden außer dem Vorzeichenbit die drei höchstwertigen Bits K ₈ bis K ₆ ausgewertet und durchgeschal­ tet. Das Vorzeichenbit V 1 der ersten Differenz Z 1 ist den höchstwertigen Steuereingängen S 1 ₂, S 2 ₂ und S 3 ₂ der drei Multiplexer zugeführt. In der gleichen Weise ist das Vor­ zeichen V 2 der zweiten Differenz Z 2 an die Steuereingänge S 1 ₁, S 2 ₁ und S 3 ₁ der Multiplexer angeschaltet. Ebenso ist das Vorzeichenbit V 3 der dritten Differenz Z 3 an die nieder­ wertigsten Steuereingänge S 1 ₀, S 2 ₀ und S 3 ₀ zugeführt. Alle nach dem Vorzeichenbit höchstwertigen Bits K ₈ ¹, K ₈ ², K ₈ ³ sind an die Eingänge I 1 ₀ bis I 1 ₃ des ersten Multiplexers MUX 1 geführt; über die Inverter IN 13, IN 12, IN 11 liegen die entsprechenden invertierten Bits ₈¹, ₈², ₈³ an den Dateneingängen I 1 ₇, I 1 ₆ und I 1 ₅ des ersten Multiplexers an. Entsprechend sind die nächsthöchstwertigen Bits K ₇ 1, K ₇ 2 und K ₇ 3 an die Dateneingänge I 2 ₀ bis I 2 ₂ und über die Inverter IN 23 und IN 22, IN 21 an die Dateneingänge I 2 ₇ bis I 2 ₅ des zweiten Multiplexers angeschaltet. In der gleichen Weise werden die niederwertigsten Bits K ₆ ¹, K ₆ ² und K ₆ ³ dem dritten Multiplexer MUX 3 zugeführt. Die Inverter sind hier entsprechend mit IN 33, IN 32 und IN 31 bezeichnet. Je nach Vorzeichen wird nun entsprechend der Tabelle nach Fig. 2 die maximale Differenz MD oder die bereits inver­ tierte maximale Differenz - nur bestimmt durch die Vorzeichenbits V 1 bis V 3 - direkt an die Ausgänge 0 ₁ bis 0 ₃ der Multiplexer - durchgeschaltet. Das Vorzeichenbit V ₁ gibt an, ob die Differenz positiv oder negativ war. Dies Vorzeichenbit wird jedoch häufig nicht mehr benötigt.

Bei dieser Schaltungsanordnung werden jeweils alle am glei­ chen Eingang (z. B. I 1 ₀, I 2 ₀ , I 3 ₀) anliegenden Bits von allen Multiplexern durchgeschaltet. Diese Zuordnung ist jedoch - wie auch die Wahl der Steuereingänge - rein will­ kürlich. Es muß stets nur dafür gesorgt werden, daß bei den durch den Vorzeichenbits ausgewählten Dateneingängen der Multiplexer jeweils auch die maximale Differenz MD anliegt.

An die Ausgänge 0 ₁ bis 0 ₃ der Multiplexer ist eine aus zwei NOR-Gattern bestehende Schwellwertlogik eingeschal­ tet. Die ersten Eingänge der beiden NOR-Gatter G 1 und G 2 sind an den Ausgang 0 ₁ angeschaltet, der zweite Eingang des ersten NOR-Gatters ist an den Ausgang 0 ₂ des zweiten Multiplexers und der zweite Ausgang des zweiten NOR-Gatters G 2 ist an den Ausgang 0 ₃ des dritten Multiplexers ange­ schaltet. An den Ausgängen der NOR-Gatter werden vier Bereiche durch zwei Bits gekennzeichnet.

Unter der Voraussetzung, daß es sich bei den verarbeiteten Differenzen Z 1, Z 2 und Z 3 um - inklusive Vorzeichenbit - Daten von neun Bits Breite handelt, sind die Schwellwerte auf 32, 64 und 96 festgelegt. Unter der Voraussetzung, daß die invertierenden Ausgänge der Multiplexer verwendet wer­ den, wurde die Schwellwertlogik entsprechend der Tabelle Fig. 4 mit NOR-Gattern realisiert. Mit a, b und c sind die höchstwertigen Bits bezeichnet. Ebenso ist natürlich eine andere Codierung der Steuerbits MSB und LSB durch die Schwellwertlogik realisierbar. Als Multiplexer eignen sich besonders die Bausteine 54 F/74 F 151 8/Input der Firma Fairchild 464 Ellis Street, Mountain View, California.

Claims (9)

1. Schaltungsanordnung zur schnellen Ermittlung der betrags­ mäßig größten Differenz (MD) zwischen drei binären Zahlenwer­ ten (A, E, F) und zur Betragsbildung der größten Differenz (MD), insbesondere bei einer Anordnung zur zweidimensiona­ len DPCM-Codierung mit einem umschaltbaren Quantisierer und einer Quantisierersteuerung, der jeweils der zuletzt errechnete Zahlenwert (A) und über Register einem zu ver­ arbeitenden Bildpunktsignal benachbarte Bildpunktsignal­ werte (B, C, D, . . .) zugeführt sind, wobei eine Vergleichs­ einrichtung und eine Extremwertsteuerung zur Ermittlung des größten und des kleinsten Zahlenwertes (E, F) der Bildpunktsignalwerte (B, C, D, . . .) vorgesehen ist, mit einer Subtraktionseinrichtung (SUB) zur Bildung der Diffe­ renz (Z 1 = A - E, Z 2 = A - F, Z 3 = F - E), dadurch gekennzeich­ net, daß bei einer Wortbreite von n (= 4) Bits der Zahlenwerte (A, E, F) n - 1 (= 3) Multiplexer (MUX 1, MUX 2, MUX 3) mit jeweils drei Steuereingängen (S 1 ₀, S 1 ₁, S 1 ₂; S 2 ₀, S 2 ₁, S 2 ₂; . . .) und 2 × (n - 1) Dateneingängen (I 1 ₀, I 1 ₁, . . .) vor­ gesehen sind, daß den Steuereingängen (S 1 ₀, S 1 ₁, S 1 ₂ ; S 2 ₀, S 2 ₁, S 2 ₂; . . .) der Multiplexer dieselben Vorzeichen­ bits (V 1, V 2, V 3) der drei Differenzen (Z 1, Z 2, Z 3) zuge­ führt sind, daß jeweils die nach dem Vorzeichenbit (V) höchstwertigen Betragsbits (K ₈ ¹, K ₈ ², K ₈ ³) der Diffe­ renzen (Z 1, Z 2, Z 3) den ersten Dateneingängen (I 1 ₀, I 1 ₁, I 1 ₂) des ersten Multiplexers (MUX 1) nichtinvertiert und weiteren Eingängen (I 1 ₇, I 1 ₆, I 1 ₅) invertiert zuge­ führt sind, daß die niederwertigen Betragsbits (K ₇, K ₆, . . .) in derselben Weise den Dateneingängen (I 2 ₀, I 2 ₁, I 2 ₂; I 3 ₀, I 3 ₁, . . .) der weiteren Multiplexer (MUX 2, MUX 3) zugeführt sind und daß die Durchschaltung der Betragsbits (K ₈, K ₇, K ₆) der betragsmäßig größten Differenz (MD) an die Ausgänge (0 ₁, 0 ₂, 0 ₃) der Multiplexer (MUX 1, MUX 2, MUX 3) durch die Vorzeichenbits (V 1, V 2, V 3) erfolgt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß nur jeweils die drei betragsmäßig höchstwertigen Bits (K ₈, K ₇, K ₆) der Diffe­ renzen (Z 1, Z 2, Z 3) an die Dateneingänge (K ₈ : I 1 ₀, I 1 ₁, I 1 ₂; K ₇ : I 2 ₀, I 2 ₁, I 2 ₂; K ₆ : I 3 ₀, I 3 ₁, I 3 ₂) und dieselben Be­ tragsbits invertiert an die weiteren Dateneingänge (₈ : I 1 ₇, I 1 ₆, I 1 ₅; ₇ : I 2 ₇, I 2 ₆, I 2 ₅ : ₆ : I 3₇, I 3₆, I 3₅) der drei Multiplexer (MUX 1, MUX 2, MUX 3) angeschlossen sind.

3. Schaltungsanordnung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß ein Vorzeichenbitausgang (VB) für das Vorzeichen (V 1) der maximalen Differenz (MD) vorgesehen ist.

4. Schaltungsanordnung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß anstelle der invertierten Betragsbits (₈, ₇, ₆) deren Zweierkomplemente an den weiteren Dateneingängen (I 1 ₇, I 1 ₆, I 1 ₅; I 2 ₇, . . .) der Multiplexer (MUX 1, MUX 2, MUX 3) anliegen.

5. Schaltungsanordnung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß an die Ausgänge (0 ₁ bis 0 ₃) der Multiplexer (MUX 1, MUX 2, MUX 3) eine Schwellwertlogik (G 1, G 2) angeschlossen ist, die an ihren Ausgängen ein Steuersignal zur Angabe des Zahlenbereiches des Betrags der größten Differenz (MD) abgibt.

6. Schaltungsanordnung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß als Schwellwerte für die Zahlenbereiche der maxima­ len Differenz (MD) Potenzen von 2 ⁿ (n = 1, 2, 3 . . .) oder Summen dieser Potenzen vorgesehen sind.

7. Schaltungsanordnung nach Anspruch 5 und Anspruch 2, dadurch gekennzeichnet, daß bei invertierenden Multiplexern (MUX 1, MUX 2, MUX 3) die zu­ sammengeschalteten ersten Eingänge zweier ODER/NOR- Gatter (G 1, G 2 ) an den Ausgang (0 ₁) des ersten Multi­ plexers (MUX 1) angeschlossen sind, daß der zweite Ein­ gang des ersten ODER/NOR-Gatters (G 1) mit dem Ausgang (0 ₂) des zweiten Multiplexers (MUX 2) verbunden ist, und daß der zweite Eingang des zweiten ODER/NOR-Gatters (G 2) mit dem Ausgang (0 ₃) des dritten Multiplexers (MUX 3) verbun­ den ist.

8. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß bei nichtinvertieren­ den Multiplexern (MUX 1, MUX 2, MUX 3) anstelle der ODER/NOR- Gatter (G 1, G 2) NAND/UND-Gatter vorgesehen sind.

9. Schaltungsanordnung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß sie als monolithischer Schaltkreis aufgebaut ist.