DE69428667T2

DE69428667T2 - Parallel-zur-seriell-Datenumsetzungsschaltung

Info

Publication number: DE69428667T2
Application number: DE69428667T
Authority: DE
Inventors: Yoshimi Matsumoto
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 1993-12-28
Filing date: 1994-12-28
Publication date: 2002-08-01
Anticipated expiration: 2014-12-29
Also published as: EP0661820B1; EP0661820A2; JPH07202714A; US5654707A; DE69428667D1; EP0661820A3

Description

Hintergrund der Erfindung

Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Parallel-zu-Seriell-Umwandlungsschaltung, und genauer gesagt eine Schaltung zum Umwandeln eines PCM-Codes in einen 2- er-Komplement-Code gemäß einer sogenannten "A-Gesetzregelung".

Beschreibung des zugehörigen Standes der Technik

Eine herkömmliche Parallel-zu-Seriell-Datenumwandlungsschaltung zum Umwandeln von parallelen 8-Bit-Daten eines PCM-Codes in serielle 14-Bit-Daten eines 2- er-Komplements gemäß der "A-Gesetzregelung" ist aus Schieberegistern zusammengesetzt (siehe beispielsweise das Dokument: "Digital Electric Circuit", (Japanische Sprache) / SHOKODO (Inc.) in Japan, S. 132-135), und zwar gemäß einer "13-segmentigen A-Gesetzregelungs-Decodiertabelle" (siehe beispielsweise das Dokument: "Transmission Engineering" (Japanische Sprache)/Ohm Company in Japan, S. 132-141).
Ein Beispiel eines spezifischen Aufbaus der Umwandlungsschaltung des Standes der Technik ist im Blockdiagramm der Fig. 1 gezeigt. Wie es in Fig. 1 gezeigt ist, ist der Parallel-zu-Seriell-Datenwandler zusammengesetzt aus einem 8-Bit-Eingangs/14-Bit-Ausgangs-Decodierer DCB10, der parallele 8-Bit-PCM- Eingangsdaten I(7), I(6), ..., I(1), I(0) empfängt, und einem Schieberegister SRB10, das ein Taktsignal (TAKT), ein Speichersignal (SPEICHERN) und ein Ladesignal (LADEN) und 14-Bit-Ausgangsdaten d(13), d(12), ..., d(1), d(0) des DCB10 empfängt und serielle 14-Bit-Daten eines 2-er-Komplement-Codes zu einem Ausgangsanschluß AUS ausgibt.
Nun wird ein Betrieb dieser Schaltung unter Bezugnahme auf die Fig. 2 bis 4 erklärt, von welchen eine Kombination als Ganzes ein detailliertes Schaltungsdiagramm der in Fig. 1 gezeigten Schaltung darstellt. Verdrahtungsleiter, die in Fig. 2 gezeigt sind und mit den Bezugszeichen 1 bis 30 bezeichnet sind, sind mit Verdrahtungsleitern verbunden, die in Fig. 3 gezeigt sind und mit denselben Bezugszeichen bezeichnet sind, und Verdrahtungsleiter, die in Fig. 3 gezeigt sind und mit den Bezugszeichen 31 bis 39 bezeichnet sind, sind mit Verdrahtungsleitern verbunden, die in Fig. 4 gezeigt sind und mit denselben Bezugszeichen bezeichnet sind.
Wie es in den Fig. 2 bis 4 gezeigt ist, enthält die Umwandlungsschaltung Selektoren SE50 bis SE54 und SE58 bis SE62, die die parallelen 8-Bit-PCM- Eingangsdaten I(7), I(6), ..., I(1), I(0) empfangen, einen Inverter 130, ein UND- Gatter A30, ein ODER-Gatter 030, Selektoren SE30 bis SE32 und SE39 bis SE42, die durch das Speichersignal gesteuert werden, und D-Typ-Latches D43 bis D40 und D32 bis D30, die angeschlossen sind, wie es in den Fig. 2 bis 4 gezeigt ist. Weiterhin enthält die Umwandlungsschaltung den Ausgangsanschluß AUS, der mit einem Q-Ausgang des D-Typ-Latches D30 verbunden ist, um die seriellen 14-Bit- Daten eines 2-er-Komplement-Codes auszugeben (LSB-Zuerst).
Die Fig. 5 und 6 zeigen Zeitdiagramme, die einen Betrieb der in den Fig. 2 bis 4 gezeigten Schaltungen darstellen. Genauer gesagt zeigt Fig. 5 eine Wellenform des Taktsignals TAKT, des Speichersignals SPEICHERN, des Ladesignals LADEN, der parallelen 8-Bit-PCM-Eingangsdaten I(7) bis I(0) und der Ausgangsdaten d(13), d(12), d(11) des Decodierers DCB10 unter Verwendung des TAKT- Signals als Referenz. Die nachfolgenden Ausgangsdaten d(10), d(9), ..., d(0) des DCB10 und das Signal am Ausgangsanschluß AUS (serielle Datenausgabe des 2- er-Komplement-Codes) sind in Fig. 6 gezeigt. Ein Zeitdiagramm ist durch eine Kombination der Fig. 5 und der Fig. 6 gezeigt. Nun sind nur die Daten d(11) in sowohl der Fig. 5 als auch der Fig. 6 doppelt gezeigt. In Fig. 5 und in Fig. 6 zeigen "1" und "0" einen logischen Wert an.
Eine Tabelle zum Umwandeln des 8-Bit-PCM-Codes in den 2-er-Komplement- Code ist in den Fig. 7 bis 14 gezeigt. In den Fig. 7 bis 14 sind in einer Reihenfolge "A-Gesetzregelung", PCM-Code, 2-er-Komplement (14 Bits) gezeigt.
Die Daten eines 8-Bit-PCM-Codes werden gemäß der in den Fig. 7 bis 14 gezeigten "A-Gesetzregelung" durch die parallelen Datenbits I(4), I(5), I(6) und I(7) des 8- Bit-PCM-Codes und auch durch die Selektoren SE50 bis SE62, die einen "L"- (niedrigen)-Pegel (GND), einen "H"-(hohen)-Pegel (VDD) und die parallelen Datenbits I(3), I(2), I(1), I(0) des 8-Bit-PCM-Codes auswählen, mit Ausnahme des MSB-Bits und des LSB-Bits in parallele Daten eines 2-er-Komplement-Codes umgewandelt. Das LSB-Bit ist fortwährend auf dem "L"-Pegel, und das MSB-Bit ist eine Ausgabe des Inverters 30, der das parallele Datenbit I(7) des 8-Bit-PCM- Codes invertiert. Die Ausgaben d(0) bis d(12) der Selektoren SE50 bis SE62 werden in den A-Anschluß der Selektoren SE30 bis SE42 eingegeben. Der Anschluß B der Selektoren SE50 bis SE62 empfängt die Ausgaben der Latches D30 bis D43, die wiederum als Taktsignal ein UND-Signal eines vorbestimmten Taktsignals TAKT und eines vorbestimmten Ladesignals LADEN empfangen. Ein vorbestimmtes Speichersignal SPEICHERN wird in einen Auswahleingang S der Selektoren SE30 bis SE42 eingegeben.
Wenn das vorbestimmte SPEICHER-Signal angelegt ist, wählen die Selektoren SE30 bis SE42 ihren A-Eingang aus, und die A-Eingaben werden jeweils in die Latches D30 bis D42 zugeführt. Die Ausgabe D(13) des Inverters 130 (d. h. das eingegebene parallele 8-Bit-PCM-Code-Datenbit I(7)) wird in den Latch D43 zwischengespeichert. Die Selektoren SE30 bis SE42 wählen ihren B-Eingang aus, wenn das vorbestimmte LADE-Signal angelegt ist, und die seriellen 14-Bit- Ausgangsdaten eines 2-er-Komplement-Codes werden vom Latch D30 auf eine "LSB-Zuerst"-Art ausgegeben.
Wie es aus der obigen Beschreibung klar wird, weist die herkömmliche Parallel-zu- Seriell-Datenumwandlungsschaltung zum Umwandeln paralleler 8-Bit-PCM- Codedaten in serielle 14-Bit-Daten eines 2-er-Komplement-Codes den 8-Bit- Eingangs/14-Bit-Ausgangs-Decodierer mit einem komplizierten Schaltungsaufbau auf. Daher ist das Ausmaß der Schaltung groß. Zusätzlich sind deshalb, weil der PCM-Code in den 2-er-Komplement-Code umgewandelt wird, während die parallelen Daten beibehalten werden, die Latches in bezug auf die Anzahl entsprechend der Bitanzahl der Ausgangsdaten des 2-er-Komplement-Codes (14 Bits) zum Umwandeln der parallelen Daten in die seriellen Daten erforderlich. Demgemäß wird das Ausmaß der Schaltung noch größer.

Zusammenfassung der Erfindung

Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine Parallel-zu- Seriell-Datenumwandlungsschaltung zu schaffen, die den oben angegebenen Nachteil der herkömmlichen überwunden hat.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Parallel-zu-Seriell- Datenumwandlungsschaltung mit einem reduzierten Schaltungsausmaß zu schaffen.
Die obigen und andere Aufgaben der vorliegenden Erfindung werden gemäß der vorliegenden Erfindung durch eine Parallel-zu-Seriell-Datenumwandlungsschaltung erreicht, die eine Steuerschaltung enthält, die ein Ladesignal, ein Taktsignal und 4 Bits hoher Wertigkeit paralleler Daten eines 8-Bit-PCM-Codes ausschließlich des MSB-Bits zum Erzeugen eines ersten Steuersignals und eines zweiten Steuersignals empfängt, ein 6-Bit-Schieberegister, das das erste Steuersignal, das zweite Steuersignal, 4 Bits niedriger Wertigkeit der parallelen Daten, ein Speichersignal und das Taktsignal empfängt, und einen Selektor zum Auswählen der Ausgabe des Schieberegisters auf der Basis des MSB-Bits und des ersten Steuersignals.
Bei einem bevorzugten Ausführungsbeispiel ist die Parallel-zu-Seriell- Datenumwandlungsschaltung gemäß der vorliegenden Erfindung zum Umwandeln paralleler Eingangsdaten eines 8-Bit-PCM-Codes, der aus Bits I(7), I(6), I(5), I(4), I(3), I(2), I(1) und I(0) in der Reihenfolge von einem MSB-Bit bis zu einem LSB-Bit zusammengesetzt ist, in serielle 14-Bit-Daten eines 2-er-Komplement-Codes gemäß einer "A-Gesetzregelung" konfiguriert und enthält folgendes:
eine Steuerschaltung, die die Bits I(6), I(5) und I(4), ein Taktsignal, ein Speichersignal zum Holen von Eingangsdaten und ein Ladesignal zum Ausgeben umgewandelter Daten empfängt, wobei die Steuerschaltung ein erstes Steuersignal zum Zuteilen eines ersten gesteuerten logischen Pegels und auch für ein Umschalten einer Steuerung ein zweites Steuersignal zum Zuteilen eines zweiten gesteuerten logischen Pegels und einen Schiebetakt erzeugt;
ein 6-Bit-Schieberegister, das die Bits I(3), I(2), I(1) und I(0), das erste Steuersignal und das zweite Steuersignal empfängt und durch das erste Steuersignal und den Schiebetakt gesteuert wird, um die Bits I(3), I(2), I(1) und I(0), das erste Steuersignal und das zweite Steuersignal selektiv zu verschieben; und
einen Selektor, der eine Ausgabe des Schieberegisters empfängt und durch das Bit I(7) und das erste Steuersignal gesteuert wird, um die Ausgabe des Schieberegisters selektiv auszugeben.
Die obigen und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen klar werden.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm einer herkömmlichen Parallel-zu-Seriell- Umwandlungsschaltung;
Fig. 2 ist ein detailliertes Schaltungsdiagramm eines ersten Teils der in Fig. 1 gezeigten herkömmlichen Parallel-zu-Seriell- Umwandlungsschaltung;
Fig. 3 ist ein detailliertes Schaltungsdiagramm eines zweiten Teils der in Fig. 1 gezeigten herkömmlichen Parallel-zu-Seriell- Umwandlungsschaltung;
Fig. 4 ist ein detailliertes Schaltungsdiagramm eines dritten Teils der in Fig. 1 gezeigten herkömmlichen Parallel-zu-Seriell- Umwandlungsschaltung;
Fig. 5 und 6 sind Zeitdiagramme der in Fig. 1 gezeigten herkömmlichen Parallel-zu- Seriell-Umwandlungsschaltung;
Fig. 7 bis 14 sind eine Tabelle zum Umwandeln des 8-Bit-PCM-Codes in den 2-er- Komplement-Code;
Fig. 15A bis 15F zeigen Schaltungsdiagramme von Funktionseinheiten, die in der in Fig. 1 gezeigten herkömmlichen Parallel-zu-Seriell- Umwandlungsschaltung enthalten sind;
Fig. 16 ist ein Blockdiagramm eines ersten Ausführungsbeispiels der Parallel- zu-Seriell-Umwandlungsschaltung gemäß der vorliegenden Erfindung;
Fig. 17 ist ein detailliertes Schaltungsdiagramm eines ersten Teils des ersten Ausführungsbeispiels der in Fig. 16 gezeigten Parallel-zu-Seriell- Umwandlungsschaltung;
Fig. 18 ist ein detailliertes Schaltungsdiagramm eines zweiten Teils des ersten Ausführungsbeispiels der in Fig. 16 gezeigten Parallel-zu-Seriell- Umwandlungsschaltung;
Fig. 19 und 20 zeigen ein Zeitdiagramm, das einen Betrieb des ersten Ausführungsbeispiels der in Fig. 16 gezeigten Parallel-zu-Seriell- Umwandlungsschaltung darstellt;
Fig. 21 ist ein detailliertes Schaltungsdiagramm eines ersten Teils eines zweiten Ausführungsbeispiels der Parallel-zu-Seriell- Umwandlungsschaltung gemäß der vorliegenden Erfindung;
Fig. 22 ist ein detailliertes Schaltungsdiagramm eines zweiten Teils eines zweiten Ausführungsbeispiels der Parallel-zu-Seriell- Umwandlungsschaltung gemäß der vorliegenden Erfindung; und
Fig. 23 und 24 zeigen ein Zeitdiagramm, das einen Betrieb des zweiten Ausführungsbeispiels der in den Fig. 21 und 22 gezeigten Parallel-zu-Seriell- Umwandlungsschaltung darstellt.

Beschreibung der bevorzugten Ausführungsbeispiele

Nimmt man Bezug auf Fig. 16, ist dort ein Blockdiagramm des ersten Ausführungsbeispiels der vorliegenden Erfindung gezeigt.
Wie es in Fig. 16 gezeigt ist, weist die Umwandlungsschaltung eine Steuerschaltung COB0 auf, die ein Ladesignal LADEN, ein Taktsignal TAKT und parallele Datenbits I(6), I(5) und I(4) von 8-Bit-PCM-Codedaten zum Erzeugen eines ersten Steuersignals CON1 und eines zweiten Steuersignals CON2 empfängt, ein 6-Bit- Schieberegister SRB0, das parallele Datenbits I(7), I(3), I(2), I(1) und I(0) der 8-Bit- PCM-Codedaten und das Ladesignal LADEN und ein Taktsignal TAKT empfängt und durch das erste Steuersignal CON1 und das zweite Steuersignal CON2 gesteuert wird, und einen Selektor SB0 zum Auswählen der Ausgabe des Schieberegisters auf der Basis des parallelen Datenbits I(7) (MSB-Bit) und des ersten Steuersignals CON1.
Hier sind die Eingangsdaten die eingegebenen Datenbits I(7) bis I(1), I(0) des parallelen 8-Bit-PCM-Codes, und die seriellen 14-Bit-Daten des 2-er-Komplement- Codes werden von einem Ausgangsanschluß AUS ausgegeben.
Dieses Ausführungsbeispiel ist nämlich eine Parallel-zu-Seriell- Datenumwandlungsschaltung zum Umwandeln der parallelen Datenbits I(7), I(6) bis I(0) des 8-Bit-PCM-Codes (MSB ist ein Bit I(7) und LSB ist ein Bit I(0)) in serielle Daten eines 2-er-Komplement-Codes gemäß der "A-Gesetzregelung". Das SPEICHER-Signal wird zum Holen der Eingangsdaten verwendet und das LADE- Signal wird zum Ausgeben eines durch eine Umwandlung erhaltenen Signals verwendet.
Nachdem das LADE-Signal angelegt ist, gibt die Steuerschaltung COB0 zuerst das zweite Steuersignal CON2 aus, wenn alle Datenbits I(6), I(5) und I(4) des 8-Bit- PCM-Codes "1 " sind. Dann gibt die Steuerschaltung COB0, nachdem 7 Takte gezählt sind, das erste Steuersignal CON1 zum 6-Bit-Schieberegister SRB0 und zum Selektor SB0 aus. In Fällen, die andere als der Fall ist, in welchem alle Datenbits I(6), I(5) und I(4) des 8-Bit-PCM-Codes "1" sind, gibt die Steuerschaltung, nachdem Takte von 1 + {eine Dezimalzahl, die durch die 8-Bit-PCM-Code-Datenbits I(6), 1(5), I(4) angezeigt sind} gezählt sind, das erste Steuersignal CON1 zum 6-Bit- Schieberegister SRB0 und zum Selektor SB0 aus.
In einem Fall, daß das erste Steuersignal nicht von der Steuerschaltung ausgegeben wird, behält das 6-Bit-Schieberegister SRB0 die 8-Bit-PCM-Code-Datenbits I(7), I(3), I(2), I(1), I(0) und das zweite Steuersignal CON2 in Antwort auf ein vorbestimmtes SPEICHER-Signal. In dem Fall, daß das 8-Bit-PCM-Code-Datenbit I(7) auf dem "H"-Pegel ist, gibt der Selektor SB0 "0" aus, bis das erste Steuersignal CON1 ausgegeben wird. Wenn das erste Steuersignal CON1 ausgegeben wird, gibt der Selektor SB0 in einer invertierten Form die im Register gehaltenen Daten synchron zu einem vorbestimmten TAKT-Signal in der genannten Reihenfolge der 8-Bit-PCM-Code-Datensignalbits I(7), I(3), I(2), I(1), I(0) und das zweite Steuersignal CON2 der Steuerschaltung seriell aus. Nachdem die im Register gehaltenen Daten vollständig ausgegeben sind, gibt der Selektor SB0 wieder "0" aus.
In dem Fall, daß die 8-Bit-PCM-Code-Daten I(7) auf dem "L"-Pegel sind, gibt der Selektor SB0 "1" aus, bis das erste Steuersignal CON1 ausgegeben wird. Wenn das erste Steuersignal CON1 ausgegeben wird, gibt der Selektor SB0 die im Register gehaltenen Daten synchron zu einem vorbestimmten TAKT-Signal in der genannten Reihenfolge der 8-Bit-PCM-Code-Datensignalbits I(7), I(3), I(2), I(1), I(0) und das zweite Steuersignal CON2 der Steuerschaltung seriell aus. Nachdem die im Register gehaltenen Daten vollständig ausgegeben sind, gibt der Selektor SB0 wieder "1 " aus.
Nun wird das erste Ausführungsbeispiel unter Bezugnahme auf ein detailliertes Schaltungsdiagramm und ein Zeitdiagramm erklärt.
Fig. 17 und Fig. 18 zeigen ein detailliertes Schaltungsdiagramm des in Fig. 16 gezeigten ersten Ausführungsbeispiels. Verdrahtungsleiter, die in Fig. 17 gezeigt sind und denen die Bezugszeichen 1 bis 9 zugeteilt sind, sind mit Verdrahtungsleitern verbunden, die in Fig. 18 gezeigt sind und denen dieselben Bezugszeichen zugeteilt sind. Eine Gesamtschaltung ist in einer Kombination der Fig. 17 und der Fig. 18 gezeigt.
Wie es in Fig. 17 und in Fig. 18 gezeigt ist, ist die Steuerschaltung COB0 des ersten Ausführungsbeispiels zusammengesetzt aus UND-Gattern A10, A12 bis A16 und Zählern C10, C11 und C12, einem Flip-Flop RS10, einem Inverter 110, einem NAND-Gatter NA10 und einem ODER-Gatter 010, die angeschlossen sind, wie es gezeigt ist. Der Selektor SB0 des ersten Ausführungsbeispiels ist zusammengesetzt aus Selektoren SE10 und SE11 und einem Inverter 112, die angeschlossen sind, wie es gezeigt ist, und das 6-Bit-Schieberegister SRB0 des ersten Ausführungsbeispiels ist zusammengesetzt aus D-Typ-Latches D15 bis D11, Selektoren SE17 bis SE12 und einem Inverter 112, die angeschlossen sind, wie es gezeigt ist. Als Eingangsdaten werden die parallelen 8-Bit-PCM-Datenbits I(7) bis I(0) angelegt, und der Ausgangsanschluß AUS gibt serielle 14-Bit-Daten eines 2-er- Komplement-Codes (MSB-Zuerst) aus.
Die Fig. 19 und 20 zeigen in Kombination ein Zeitdiagramm, das einen spezifischen Betrieb von verschiedenen Schaltungen darstellt, die in den Fig. 17 und 18 gezeigt sind. In den Fig. 19 und 20 sind verschiedene Wellenformen, die in Fig. 19 mit den Bezugszeichen 1 bis 14 bezeichnet sind, kontinuierlich zu Wellenformen, die in Fig. 20 mit denselben Bezugszeichen bezeichnet sind. Die in Fig. 19 gezeigten Wellen erreichen ihr Ziel nämlich bei den in Fig. 20 gezeigten Wellen. In den Fig. 19 und 20 bezeichnen dieselben Bezugszeichen jeweils dieselben Wellen. Beim ersten Ausführungsbeispiel, das in den Fig. 17 bis 20 gezeigt ist, ist die serielle Ausgabe MSB-Zuerst (das MSB-Bit wird zuerst ausgegeben und das LSB-Bit wird als letztes Bit ausgegeben).
Das NAND-Gatter NA10 negiert ein Produkt der parallelen Datenbits I(6) und I(5) des 8-Bit-PCM-Codes, und das UND-Gatter A12 gibt ein Produkt eines Ausgangssignals des NAND-Gatters NA10 und des parallelen Datenbits I(4) des 8-Bit-PCM- Codes aus. Das UND-Gatter A13 gibt ein Produkt einer Ausgabe des UND-Gatters 12 und des SPEICHER-Signals aus. Ein gesetzter Setz-Zähler (Zähler mit Setzanschluß) C12 wird durch ein Ausgangssignal des UND-Gatters A13 gesetzt. Ein Setz-Zähler 11 wird durch ein Ausgangssignal des UND-Gatters A14 gesetzt, das ein Produkt des SPEICHER-Signals und des parallelen Datenbits I(5) des 8-Bit- PCM-Codes erzeugt. Ein Setz-Zähler 10 wird durch ein Ausgangssignal des UND- Gatters A15 gesetzt, das ein Produkt des SPEICHER-Signals und des parallelen Datenbits I(6) des 8-Bit-PCM-Codes erzeugt.
Der Abwärtszähler C10 bis C12 mit dem Setzanschluß zählt eine Ausgabe des UND-Gatters A10, das ein Produkt des TAKT-Signals und eines Ausgangssignals des ODER-Gatters 010 erzeugt, das eine logische ODER-Verknüpfung des SPEICHER-Signals und des LADE-Signals erzeugt. Wenn alle Ausgaben aller Stufen des Abwärtszählers C10 bis C12 "1" sind, wird die Ausgabe des UND- Gatters A16 zum "H"-Pegel gebracht, was das RS-Latch RS10 setzt. Zu dieser Zeit wird das Steuersignal CON1 zum "H"-Pegel gebracht. Da das RS-Latch RS10 durch das Speichersignal rückgesetzt wird, wird so das Steuersignal CON1 zum "L"-Pegel gebracht.
Das parallele Datenbit I(4) des 8-Bit-PCM-Codes wird durch den Inverter 110 invertiert. Das NOR-Gatter NO10 negiert eine logische ODER-Verknüpfung einer Ausgabe des NAND-Gatters NA10 und einer Ausgabe des Inverters 110. Die Ausgabe dieses NOR-Gatters NO10 wird als das Steuersignal CON2 verwendet. Das Steuersignal CON2 wird in einem Fall, daß die parallelen 8-Bit-PCM-Eingangsdatenbits I(6), I(5) und I(4) "1, 1,1" sind, zum "H"-(hohen)-Pegel gebracht. In den anderen Fällen wird das Steuersignal CON2 zum "L"-(Pegel-)Signal gebracht.
Die parallelen Datenbits I(3), I(2), I(1), I(0) des 8-Bit-PCM-Codes wird zum A- Eingang der Selektoren SE13 bis SE16 zugeführt, und das Steuersignal CON1 wird an den Auswahlsignalanschluß S der Selektoren SE13 bis SE16 angelegt. In einem Fall, daß das Steuersignal CON1 "H" ist, wählen die Selektoren SE13 bis SE16 ihren A-Eingang und geben die parallelen Datenbits I(3), I(2), I(1), I(0) des 8- Bit-PCM-Codes aus. Die Ausgangsdaten dieser Selektoren werden in den Latches D11 bis D14 zwischengespeichert, wenn die Ausgabe des UND-Gatters A10 auf den "H"-Pegel gebracht wird. Zur selben Zeit wird das Steuersignal CON2 im Latch D10 zwischengespeichert.
Wenn das parallele Datenbit I(7) des 8-Bit-PCM-Codes auf einem "L"-Pegel ist, wird das durch den Inverter 112 invertierte Steuersignal CON1 durch den Selektor SE17 ausgewählt und im Latch D15 gehalten. Andererseits wählt der Selektor SE10 seinen A-Eingang aus, und während einer "L"-Pegelperiode des Steuersignals CON1 wählt der Selektor 11 seinen A-Eingang aus, um einen "H"-Pegel auszugeben.
Wenn das Steuersignal CON1 zum "H"-Pegel gebracht wird, wählen die Selektoren SE11 bis SE16 ihren B-Eingang aus, und der Selektor SE10 gibt die Ausgangssignale der Latches D10 bis D15 und die Ausgabe des Selektors 17 zu jeder Zeit aufeinanderfolgend aus, wenn die Ausgabe des UND-Gatters A10 auf den "H"- Pegel gebracht wird. Auf diese Weise werden dann, wenn das parallele Datenbit I(7) des 8-Bit-PCM-Codes auf dem "L"-Pegel ist, die seriellen 14-Bit-Daten des 2- er-Komplement-Codes in einem MSB-Zuerst-Mode ausgegeben.
Wenn das parallele Datenbit I(7) des 8-Bit-PCM-Codes auf dem "H"-Pegel ist, wählt der Selektor SE17 seinen B-Eingang aus, und das Steuersignal CON1 wird vom Selektor SE17 ausgegeben, und der Selektor SE10 wählt seinen B-Eingang aus, so daß die Ausgabe des Selektors SE11, die durch den Inverter 111 invertiert ist, vom Selektor SE10 ausgegeben wird. Auf diese Weise werden dann, wenn das parallele Datenbit I(7) des 8-Bit-PCM-Codes auf dem "H"-Pegel ist, die seriellen 14-Bit-Daten des 2-er-Komplement-Codes in einem MSB-Zuerst-Mode ausgegeben.
Durch die oben angegebene Weise können die parallelen Daten des 8-Bit-PCM- Codes in die seriellen 14-Bit-Daten mit MSB-Zuerst eines 2-er-Komplement-Codes umgewandelt werden.
Die Fig. 21 und 22 zeigen das zweite Ausführungsbeispiel der vorliegenden Erfindung zum Ausgeben serieller Daten in einem LSB-Zuerst-Mode. In den Fig. 21 und 22 sind Verdrahtungsleiter, die in Fig. 21 mit den Bezugszeichen 1 bis 9 bezeichnet sind, mit Verdrahtungsleitern verbunden, die in Fig. 22 mit denselben Bezugszeichen bezeichnet sind. Daher zeigt eine Kombination der Fig. 21 und 22 ein Schaltungsdiagramm des zweiten Ausführungsbeispiels als Ganzes. Dieses zweite Ausführungsbeispiel ist konfiguriert, um die seriellen 14-Bit-Daten eines 2-er- Komplement-Codes in einem MSB-Zuerst-Mode auszugeben. Da ein allgemeines funktionelles Blockdiagramm des zweiten Ausführungsbeispiels dasselbe wie dasjenige des in Fig. 16 gezeigten ersten Ausführungsbeispiels ist, wird ein Aufbau und einen Betrieb der allgemeinen Funktion weggelassen.
Die Fig. 23 und 24 zeigen in Kombination ein Zeitdiagramm, das einen spezifischen Betrieb des in den Fig. 21 und 22 gezeigten zweiten Ausführungsbeispiels darstellen. In den Fig. 23 und 24 sind verschiedene Wellenformen, die in Fig. 23 mit den Bezugszeichen 1 bis 14 bezeichnet sind, kontinuierlich zu Wellenformen, die in Fig. 24 mit denselben Bezugszeichen bezeichnet sind. Die in Fig. 23 gezeigten Wellen erreichen ihr Ziel nämlich bei den in Fig. 24 gezeigten Wellen.
Bei dem in den Fig. 21 bis 24 gezeigten zweiten Ausführungsbeispiel werden parallele Datenbits I(6), I(5), I(4) des 8-Bit-PCM-Codes in einem Aufwärtszähler von 3 Bits C22, C21, C20 gesetzt, wenn das SPEICHER-Signal zugeführt wird. Jedoch werden in einem Fall, in welchem alle parallelen Datenbits I(6), I(5), I(4) des 8-Bit- PCM-Codes "1" sind, nur die Bits C22 und C21 des 3-Bit-Aufwärtszählers gesetzt. Weiterhin wird das Steuersignal CON1 zum "L"-Pegel gebracht, weil das RS-Latch RS20 rückgesetzt wird.
Zu dieser Zeit wählen die Selektoren SE22 bis SE27 ihren A-Eingang aus. Und deshalb, weil das Steuersignal CON2 in dem Fall auf einem "L"-Pegel ist, in welchem die parallelen Datenbits I(6), I(5), I(4) des 8-Bit-PCM-Codes nicht alle "1" sind, speichert der Latch D25 den "L"-Pegel in Antwort auf ein vorbestimmtes Taktsignal TAKT zwischen. Wenn die parallelen Datenbits I(6), I(5), I(4) des 8-Bit- PCM-Codes alle "1 " sind, wird das Steuersignal CON2 auf den "H"-Pegel gebracht, und daher wird in Antwort auf ein vorbestimmtes Taktsignal TAKT der "H"-Pegel im Latch D25 zwischengespeichert. Die Latches D24-D21 halten die parallelen Datenbits I(3) bis I(0) des 8-Bit-PCM-Codes in Antwort auf ein vorbestimmtes Taktsignal TAKT.
Der Latch D20 hält das parallele Datenbit I(7) des 8-Bit-PCM-Codes. Weiterhin wählt deshalb, weil der Selektor SE21 seinen A-Eingang auswählt, wenn das parallele Datenbit I(7) des 8-Bit-PCM-Codes auf dem "L"-Pegel ist, der Selektor SE20 seinen A-Eingang aus, so daß das "L"-Pegelsignal vom Ausgangsanschluß AUS ausgegeben wird. Wenn das parallele Datenbit I(7) des 8-Bit-PCM-Codes auf dem "H"-Pegel ist, wählt der Selektor SE20 seinen B-Eingang aus, um ein Ausgangssignal des Inverters 122 auszugeben. Daher wird das "L"-Pegelsignal vom Ausgangsanschluß AUS ausgegeben.
Als nächstes zählt dann, wenn ein vorbestimmtes LADE-Signal angelegt ist, der 3- Bit-Zähler C22 bis C20 ein vorbestimmtes TAKT-Signal nach oben. Wenn alle Bits C22 bis C20 des Aufwärtszählers "1" sind, gibt das UND-Gatter A21 den "H"-Pegel aus, so daß der RS-Latch RS20 gesetzt wird und das Steuersignal CON2 zum hohen Pegel gebracht wird.
Zu dieser Zeit wählen die Selektoren SE21 bis SE27 ihren B-Eingang aus, so daß die in den Latches D20 bis D25 gehaltenen Daten nach außen verschoben und durch den Selektor SE21 ausgegeben werden. Da der B-Eingang des Selektors SE27 VDD ("H"-Pegel) ist, wird, nachdem alle in den Latches D20 bis D25 gehaltenen Daten nach außen verschoben sind, der "H"-Pegel durch den Selektor SE21 ausgegeben. Wenn das Datenbit I(7) des parallelen 8-Bit-PCM-Codes auf dem "L"- Pegel ist, gibt der Selektor SE20 das Ausgangssignal des Selektors SE21 wie es ist aus. Jedoch dann, wenn das Datenbit I(7) des parallelen 8-Bit-PCM-Codes auf dem "H"-Pegel ist, gibt der Selektor SE20 die Ausgabe des Selektors SE21 durch den Inverter 122 invertiert aus.
Wie es oben gezeigt ist, können die parallelen Eingangsdaten eines 8-Bit-PCM- Codes in serielle 14-Bit-Daten mit LSB-Zuerst des 2-er-Komplement-Codes umgewandelt werden.
Kehrt man zurück zu den Fig. 15A bis 15F, sind Symbole und interne Schaltungsdiagramme verschiedene Funktionseinheiten gezeigt, die bei den Ausführungsbeispielen dieser Erfindung und dem Beispiel nach dem Stand der Technik verwendet werden können. Eine Selektorschaltung, die durch das in Fig. 15A gezeigte Symbol angezeigt ist, ist aus 9 Invertern, 4 NAND-Gattern, 6 Paaren von Umschalt-Gattern zusammengesetzt, wie es in Fig. 15B gezeigt ist. Die gezeigte Selektorschaltung kann aus 56 Transistoren aufgebaut sein. Ein in Fig. 15D gezeigtes NAND-Gatter mit 3 Eingängen ist aus 3 P-Kanal-Transistoren und 3-N-Kanal-Transistoren zusammengesetzt, wie es in Fig. 15C gezeigt ist. Ein in Fig. 15F gezeigter Inverter ist aus einem P-Kanal-Transistor und einem N-Kanal-Transistor zusammengesetzt, wie es in Fig. 15E gezeigt ist.
Wenn die Parallel-zu-Seriell-Umwandlungsschaltung gemäß der vorliegenden Erfindung aus MOS-Transistoren aufgebaut ist, so daß interne Schaltungen verschiedener Funktionseinheiten ausgebildet sind, wie es in den Fig. 24B, 24C und 24E gezeigt ist, kann deshalb, weil ein Teil CO des in Fig. 24B gezeigten Selektors gemeinsam verwendet werden kann (beispielsweise in bezug auf die Selektoren SE11 bis SE16), die Umwandlungsschaltung gemäß der vorliegenden Erfindung aus 218 Transistoren gebildet werden, was kleiner als die Hälfte von etwa 470 Transistoren ist, die zum Bilden der herkömmlichen Umwandlungsschaltung erforderlich sind.
Wie es oben angegeben ist, macht es die vorliegende Erfindung möglich, einen 8- Eingangs-/14-Ausgangs-Decodierer mit einem großen Schaltungsausmaß durch eine Steuerschaltung kleinen Ausmaßes und Selektoren zu ersetzen, und auch die 14 Schieberegister durch 6 Schieberegister zu ersetzen. Daher kann eine Parallel- zu-Seriell-Datenumwandlungsschaltung mit einem kleinen Ausmaß einer Schaltung realisiert werden.

Claims

1. Parallel-zu-Seriell-Datenumwandlungsschaltung mit einer Steuerschaltung (COB0), die ein Ladesignal (LADEN), ein Taktsignal (TAKT) und 4 Bits hoher Wertigkeit (I(6), I(5) und I(4)) paralleler Daten eines 8-Bit-PCM-Codes ausschließlich des MSB-Bits (I(7)) zum Erzeugen eines ersten Steuersignals (CON1) und eines zweiten Steuersignals (CON2) empfängt, einem 6-Bit- Schieberegister (SRB0), das das erste Steuersignal, das zweite Steuersignal, 4 Bits niedriger Wertigkeit (I(3), I(2), I(1) und I(0)) der parallelen Daten, ein Speichersignal (SPEICHERN) und das Taktsignal empfängt, und einem Selektor (SB0) zum Auswählen der Ausgabe des Schieberegisters auf der Basis des MSB-Bits und des ersten Steuersignals.

2. Parallel-zu-Seriell-Datenumwandlungsschaltung nach Anspruch 1 zum Umwandeln paralleler Eingangsdaten eines 8-Bit-PCM-Codes, der aus Bits I(7), I(6), I(5), I(4), I(3), I(2), I(1) und I(0) in der Reihenfolge von einem MSB-Bit zu einem LSB-Bit zusammengesetzt ist, in serielle 14-Bit-Daten eines 2-er- Komplement-Codes gemäß einer "A-Gesetz-Regelung", wobei die Umwandlungsschaltung folgendes enthält:

eine Steuerschaltung, die die Bits I(6), I(5) und I(4), ein Taktsignal, ein Speichersignal zum Holen von Eingangsdaten, ein Ladesignal zum Ausgeben umgewandelter Daten empfängt, wobei die Steuerschaltung ein erstes Steuersignal zum Zuteilen eines ersten gesteuerten logischen Pegels und auch für ein Umschalten einer Steuerung ein zweites Steuersignal zum Zuteilen eines zweiten gesteuerten logischen Pegels und einen Schiebetakt erzeugt;

ein 6-Bit-Schieberegister, das die Bits I(3), I(2), I(1) und I(0), das erste Steuersignal und das zweite Steuersignal empfängt und durch das erste Steuersignal und den Schiebetakt gesteuert wird, um die Bits I(3), I(2), I(1) und I(0), das erste Steuersignal und das zweite Steuersignal selektiv nach außen zu schieben; und

einen Selektor, der eine Ausgabe des Schieberegisters empfängt und durch das Bit I(7) und das erste Steuersignal gesteuert wird, um die Ausgabe des Schieberegisters selektiv auszugeben.

3. Schaltung nach Anspruch 1 oder 2, wobei die Steuerschaltung folgendes aufweist:

eine Vielzahl von UND-Schaltungen (A10-A16; A20-A26) zum Empfangen der Bits hoher Wertigkeit und des Speichersignals;

eine Vielzahl von Zählerschaltungen (C10-C12; C20-C22), die jeweils mit UND-Schaltungen der zu den Bits hoher Wertigkeit gehörenden UND- Schaltungen verbunden sind;

eine erste UND-Schaltung (A10; A20), die mit den Zählerschaltungen verbunden ist; und

eine Latchschaltung (RS10; RS20) zum Empfangen des Speichersignals, die mit der ersten UND-Schaltung gekoppelt ist, wobei die Latchschaltung das erste Steuersignal ausgibt.

4. Schaltung nach Anspruch 1 oder 2, wobei das Schieberegister folgendes aufweist:

eine Vielzahl erster Selektorschaltungen (SE13-SE16) zum Empfangen der 4 Bits niedriger Wertigkeit und des ersten Steuersignals;

eine zweite Selektorschaltung (SE12) zum Empfangen des ersten Steuersignals und das zweiten Steuersignals;

einen Inverter (112) zum Empfangen des ersten Steuersignals und zum Ausgeben eines invertierten ersten Steuersignals;

eine dritte Selektorschaltung (SE17) zum Empfangen des invertierten ersten Steuersignals und des Speichersignals; und

eine Vielzahl von Latchschaltungen (D10-D15) zum Empfangen des Taktsignals, die mit benachbarten Selektorschaltungen der ersten Selektorschaltungen verbunden sind.

5. Schaltung nach Anspruch 1 oder 2, wobei der Selektor folgendes aufweist:

eine erste Selektorschaltung (SE11; SE21) zum Empfangen einer Ausgabe des Schieberegisters und des ersten Steuersignals;

einen Inverter (111; 122) zum Empfangen einer Ausgabe der ersten Selektorschaltung; und

eine zweite Selektorschaltung (SE10; SE20) zum Empfangen von Ausgaben der ersten Selektorschaltung, des Inverters und des MSB-Bits und zum Ausgeben einer seriellen Ausgabe (AUS).