DE69222054T2 - Einzelbitaddierer - Google Patents

Einzelbitaddierer

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Description

  • Die vorliegende Erfindung bezieht sich auf einen Einzelbitaddierer. Dieser Addierer kann in einer Multiplizierschaltung verwendet werden.
    • Hintergrund
  • Für Videoanwendungen werden beispielsweise schnelle digitale Nultiplizierschaltungen mit hoher Auflösung benötigt. Eine höhere Auflösung führt jedoch zu mehr Teilprodukten, die intern berechnet werden müssen. Der Booth-McSorley- Algorithmus kann verwendet werden, um die erforderliche Anzahl von solchen Teilprodukten zu vermindern. Dieser Algorithmus ist offenbart in O.L. MAC SORLEY, "High-Speed Arithmetic in Binary Computers", Proceedings of the IRE, Januar 1961, Bd. 49, Seiten 67 - 91. Dieser Algorithmus kann mit einer diagonalen Fortpflanzung des Übertrags von einem Teilprodukt zu dem anderen kombiniert werden, wodurch es ermöglicht wird, alle Summen in einer Zeile gleichzeitig zu berechnen. Aber die erreichbare Nultiplikationszeit ist nicht kurz genug.
    • Erfindung
  • Ausgedehnte elektrische Simulationen haben gezeigt, daß mit der 1.2 u CMOS Technologie (HF3CMOS) eine Multiplikationszeit von 9 ns nicht in einem Schritt erreicht werden kann. Eine so kurze Nultiplikationszeit würde normalerweise eine Submikron NOS Technologie oder die Verwendung von ECL- Techniken erfordern. Man kann eine digitale Multiplizierschaltung mit verbesserter Geschwindigkeit konstruieren, die einen Addierer mit verbesserter Geschwindigkeit verwendet.
  • Es ist eine Aufgabe der Erfindung, einen Einzelbitaddierer mit verbesserter Geschwindigkeit zu offenbaren. Diese Aufgabe wird durch den erfindungsgemäßen, im Anspruch 1 offenbarten Addierer gelöst.
  • Zusätzliche vorteilhafte Ausführungsformen des erfindungsgemäßen Addierers ergeben sich aus dem entsprechenden abhängigen Anspruch.
  • Es sind verschiedene Pipeline-Pegel innerhalb einer solchen Multiplizierschaltung erforderlich. Wenn man die Verzögerung der Eingangs- und Ausgangs-Latchvorrichtungen berücksichtigt, hat die Multiplizierschaltung eine Gesamt-Latenz von 5 (d.h. 45 ns für einen 108 NHZ-Takt) . Zur Verminderung der Multiplikationszeit innerhalb von Unterblöcken der Multiplizierschaltung wird eine Übertrags-Auswahl-Technik (carry select technique) verwendet, um eine minimale Verarbeitungsverzögerung zu haben. Aus diesem Grund ist auch der erfindungsgemäße Einzelbit-Volladdierer entwickelt worden, der eine komplementäre Schalt-Transistor-Logik verwendet. Der Addierer hat den Vorteil, daß er volle Stromversorgungsschwingungen an den Ausgängen ergibt, daß er aber trotzdem die Geschwindigkeitseigenschaften der Schalt-Transistor-Logik beibehält.
  • Im Prinzip umfaßt der erfindungsgemäße Addierer eine Übertragsstufe und einer Addierstufe, wobei die Addierstufe des Addierers als schnelle komplementäre CMOS-Schalt- Transistor-Logik mit komplementären analogen CMOS-Schaltern ausgebildet ist, die aus einem PMOS- und einem NMOS- Transistor bestehen, wobei die Source des PMOS-Transistors mit dem Drain des NMOS-Transistors und der Drain des PMOS- Transistors mit der Source des NMOS-Transistors verbunden ist und das Gate des PMOS-Transistors invertierte Signale in bezug auf das Gate des NMOS-Transistors empfängt, und wobei zwei Teil-Ausgangs-Summensignale von zwei der Schalter erzeugt werden, die mit dem Eingang bzw. dem Ausgang eines Inverters verbunden sind, und wobei das Ausgangs-Summensignal der Addierstufe am Ausgang des Inverters verfügbar ist.
    • Zeichnungen
  • Bevorzugte Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen stellen dar:
  • Fig. 1 eine bekannte n* n-Bit-Parallel-Multiplizierschaltung;
  • Fig. 2 ein Element in dem Teilprodukt-Generator der bekannten Nultiplizierschaltung;
  • Fig. 3 ein Gesamt-Blockschaltbild einer weiteren Multiplizierschaltung;
  • Fig. 4 schematisch die Nultiplizierschaltung;
  • Fig. 5 in Einzelheiten die ersten zwei Addierer in einer Zwischenreihe der Multiplizierschaltung;
  • Fig. 6 eine 14-Bit-Übertrags-Auswahl-Addierschaltung;
  • Fig. 7 einen 4-Bit-Volladdierer;
  • Fig. 8 einen 3-Bit-Volladdierer mit normalem oder komplementärem Übertragseingang;
  • Fig. 9 einen Basis-Baustein der Multiplizierschaltung zur Berechnung gemäß dem Booth-McSorley-Algorithmus;
  • Fig. 10 in Einzelheiten den Funktionsblock von Fig. 9;
  • Fig. 11 eine erste und eine zweite Ausführungsform des erfindungsgemäßen Einzelbit-Volladdierers;
  • Fig. 12 eine dritte Ausführungsform des erfindungsgemäßen Einzelbit-Volladdierers;
  • Fig. 13 einen BICMOS-Puffer;
  • Fig. 14 eine Booth-Kodierschaltung.
    • Bevorzugte Ausführungsformen
  • Von einem Multiplikationsprozeß kann angenommen werden, daß er aus zwei grundsätzlichen Schritten besteht;
  • - Ermittlung von Teilprodukten;
  • - Ansammlung der verschobenen Teilprodukte.
  • Beispielsweise wird ein 4-Bit-Multiplikand (a3, a2, a1, a0) mit einem 4-Bit-Multiplikator (b3, b2, b1, b0) gemäß dem folgenden Schema multipliziert, wobei das Ergebnis (P7, P6, P0) acht Bits hat:
  • Eine Anzahl von Verfahren kann zur Durchführung der Multiplikation verwendet werden, nämlich:
  • serielle Multiplikation
  • serielle/parallele Multiplikation;
  • parallele Multiplikation
  • Für eine Hochgeschwindigkeits-Multiplikation wird das Parallelschema gewählt. Die Parallel-Multiplizierschaltung beruht auf der Tatsache, daß Teilprodukte in dem Multiplikationsprozeß unabhängig voneinander parallel berechnet werden können. Fig. 1 zeigt zusammen mit Fig. 2 die klassische Ausführung einer n*n-Bit-Parallel-Multiplizierschaltung Es ist zu sehen, daß n Teilprodukte aus dem Multiplikanden (X(n-1), X(n-2), ..., X1, X 0) und dem Multiplikator (Y(n-1), Y (n- 2), ..., Y1, Y0) erzeugt werden, die zu dem Ergebnis (P(2n- 1), P(2n-2), . .., P1, P0) akkumuliert werden.
  • Ein Element (durch gestrichelte Linien in Fig. 1 markiert) ist in Fig. 2 in größeren Einzelheiten dargestellt. Die entsprechenden Bits Xi und Yi werden in einem UND-Tor 21 kombiniert und in einem Einzelbit-Volladdierer 22 zu dem entsprechenden Übertrags-Bit Ci und zu dem entsprechenden Teilprodukt Pi addiert, was zu einem Ausgangs-Übertrags-Bit C(i+1) und zu einem Ausgangs-Teilprodukt P(i+1) führt.
  • Die Multiplizierschaltung, die in nahezu voller CMOS- Entwicklung mit einer 1.2 µ BICMOS-Technologie konstruiert worden ist, hat eine Multiplikationszeit von 9 ns bei einer Versorgungsspannung von +5 Volt. Die Eingänge und Ausgänge sind in einer Zweier-Komplement-Darstellung. Es werden BICMOS-Puffer, wie in Fig. 13 dargestellt, immer dann verwendet, wenn die Last größer als 0,5 pF ist.
  • Eine minimale Multiplikationszeit wurde durch Kombination der folgenden Techniken erreicht:
  • - Verwendung des Booth-McSorley-Algorithmus, um die Zahl der Teilprodukte zu vermindern;
  • - diagonale Fortpflanzung des Übertrags von einem Teilprodukt zu dem anderen, wodurch alle Summen in einer Zeile gleichzeitig gebildet werden können;
  • - Verwendung der Übertrags-Auswahl-(carry select)- Vorgehensweise in dem letzten 14-Bit-Addierer und in den ersten zwei Addierern in den Zwischenreihen;
  • - Verwendung der erfindungsgemäßen schnellen Einzelbit- Volladdierer mit komplementärer Schalt-Transistor- (pass transistor) -Logik.
  • Der Nultiplikand 401 in Fig. 4a und in Fig. 3 wird Eingangs-Latchvorrichtungen 402 zugeführt. Die Multiplikationsschaltung N0, N1, ..., N10, N11 in Fig. 4a und in Fig. 3 wird Booth-Kodierern 403 bis 408 zugeführt. Eine solche Booth-Kodierschaltung ist in Fig. 14 beschrieben. Jede Booth-Kodierschaltung hat drei Eingänge 1401, 1402 und 1403. Eingänge 1401 und 1402 werden über ein XOR-Tor 1411 und einen Inverter 1417 einem Ausgang D zugeführt. Alle drei Eingänge werden über ein erstes NAND-Tor 1412 dem ersten Eingang eines dritten NAND-Tors 1418 und über drei entsprechende Inverter 1414, 1415 und 1416 und ein zweites NAND-Tor 1413 dem zweiten Eingang des dritten NAND-Tors 1418 zugeführt. Das Ausgangssignal des dritten NAND-Tors 1418 wird durch einen Inverter 1419 invertiert und führt zum Ausgangssignal ( wird als "N invertiert" bezeichnet) . Das Ausgangssignal des Inverters 1414, dessen Ausgang mit dem Eingang 1403 verbunden ist, stellt das Ausgangssignal ' dar.
  • Der Multiplikator N0, N1, ... N10, N11 wird in Drei-Bit- Wort-Teilketten mit benachbarten Gruppen unterteilt, die sich ein gemeinsames Bit teilen. Die Ausgangssignale der Booth-Kodierschaltung in Fig. 14 stellen drei Befehlssignale dar:
  • D - Verdoppelung oder Verschiebung nach links;
  • C'- Komplementierung
  • N - Null-Stellung
  • Vorteilhafterweise werden die invertierten Signale und ' verwendet. Der Booth-McSorley-Algorithmus besteht in leistungsfähiger Verarbeitung von Ketten von Nullen und Einsen in der binären Darstellung des Multiplikators, um die Zahl von Teilproduktsummen zu optimieren. Für einen n-Bit- Multiplikator in Zweierkomplement-Darstellung werden n/2 unabhängige Teilprodukte erzeugt. Somit erhält man für einen 12-Bit-Multiplikator sechs Teilprodukte. Jeder Multiplikationsschritt schließt die Summe eines früheren Teilprodukts und den modifizierten (nach links verschoben, Zweierkomplementierung oder Null-Stellung) Multiplikanden ein.
  • Die Ausgangssignale der Booth-Kodierer 403 bis 408 werden den statischen Latchvorrichtungen Δ zugeführt. Die Multiplizierschaltung enthält gemäß Fig. 3, Fig. 4a und Fig. 4b:
  • - eine erste Reihe 411 mit Funktionsblöcken F, die in Einzelheiten in Fig. 10 dargestellt sind;
  • - eine zweite Reihe 412 mit Basis-Baueinheiten FA gemäß Fig. 9, die einen erfindungsgemäßen Einzelbit-Volladdierer enthalten;
  • - eine erste Pipeline-Reihe 413;
  • - eine dritte Reihe 414 mit Basis-Baueinheiten FA;
  • - eine vierte Reihe 415 mit Basis-Baueinheiten FA;
  • - eine zweite Pipeline-Reihe 416;
  • - eine fünfte Reihe 417 mit Basis-Baueinheiten FA;
  • - eine sechste Reihe 418 mit Basis-Baueinheiten FA;
  • - eine dritte Pipeline-Reihe 419;
  • - eine siebte Reihe 410 mit einer 14-Bit-Übertrags--
  • Auswahl-Addierschaltung, die in Einzelheiten in Fig. 6 dargestellt ist.
  • Die Pipeline-Reihen sind aus Latchvorrichtungen aufgebaut. H und HB sind Taktsignale. Die mit '+' markierten Blöcke sind ebenfalls erfindungsgemäße Einzelbit-Volladdierer. Die Blökke MOX sind 2:1 Multiplexer. Die Ausgangssignale S0 ... S12 stellen die unteren 12 Bits des 24-Bit-Ergebnisses der Multiplikation dar. Die Addierer-Eingangssignale 421, 422 und 423 werden von entsprechenden Eingängen der Addierer oberhalb in der siebten Reihe 410 zugeführt. Die multiplizierten Eingangssignale sind als 24-Bit-Ergebnis am Ausgang von Latchvorrichtungen (nicht dargestellt) verfügbar.
  • Die unteren Bits in der dritten Reihe 414, der vierten Reihe 415, der fünften Reihe 417 und der sechsten Reihe 418 werden durch Addierschaltungen gehandhabt, die gleich der Addierschaltung 430 sind. Diese Addierschaltung ist in Einzelheiten in Fig. 5 dargestellt.
  • Die Eingänge A eines ersten Einzelbit-Volladdierers 52 und eines zweiten Einzelbit-Volladdierers 53 sind miteinander verbunden und empfangen entsprechende Summensignale S von Basis-Baueinheiten FA der entsprechenden oberen Reihe. Dies trifft auch für die Übertragseingänge CI zu, die den Übertragsausgang C von der oberen Basis-Baueinheit empfangen. Der Eingang B des ersten Addierers 52 ist mit der Versorgungsspannung 5V verbunden, und der Eingang B des zweiten Addierers 53 mit Masse. Die Ausgangs-Summensignale S beider Addierer sind mit entsprechenden Eingängen E0 und E1 eines ersten 2:1-Multiplexers 54 verbunden, und die Übertragsausgänge C beider Addierer sind mit entsprechenden Eingängen E0 und E1 eines zweiten 2:l-Multiplexers 51 verbunden. Die Schalt-Eingänge von beiden Multiplexern sind mit dem Übertragsausgang C eines dritten Einzelbit-Volladdierers 55 ver bunden. Der Eingang A des dritten Addierers 55 empfängt ein entsprechendes Summensignal S von einer Basis-Baueinheit FA oberhalb der entsprechenden oberen Reihe, und der Übertragseingang CI ist mit dem Ausgang 0 eines Multiplexers in der entsprechenden oberen Reihe verbunden, der eine entsprechende Funktion wie der zweite Nultiplexer 51 hat. Der Eingang B des dritten Addierers 55 ist mit dem Ausgang eines Inverters 56 verbunden. Das Eingangssignal dieses Inverters ist ein verriegeltes Komplementierungs-Befehlssignal ', das von einer statischen Latchvorrichtung 57 herrührt, die die Taktsignale H und HB an ihren Eingängen empfängt. Das Ausgangs- Summensignal S des dritten Addierers und das Ausgangssignal O des ersten Multiplexers 54 bilden zusammen mit entsprechenden Ausgangssignalen der anderen drei Addierschaltungen von Fig. 4b die resultierenden Multiplikations-Bits S0, ..., S9.
  • In Fig. 6 enthält die 14-Bit-Übertrags-Auswahl- Addierschaltung der siebten Reihe 410 von Fig. 4a und Fig. 4b 4-Bit-Volladdierer 611, 621, 616 und 626, 3-Bit--
  • Volladdierer 631 und 636 mit normalem Übertragseingang, einen 3-Bit-Volladdierer 635 mit komplementärem Übertragseingang und 2:1-Multiplexer 612 bis 615, 622 bis 625, 632 bis 634, 617, 627 und 637. Die Eingangssignale a0, b0, a1, b1, a2 und b3 des Addierers 635 stammen von den Summen- und Übertragsausgängen der Basis-Baueinheiten FA in der sechsten Reihe 418, die unmittelbar auf die entsprechende Addierschaltung folgen. Die Eingangssignale der Addierer 611, 616, 621, 626, 631 und 636 stammen von den Summen- und Übertragsausgängen der entsprechenden folgenden Basis-Baueinheiten der sechsten Reihe 418. Die entsprechenden Eingänge a3, ..., b13, z.B. a3 des Addierers 631 und a3 des Addierers 636 sind miteinander verbunden. Die Übertragseingänge CI der Addierer 616, 626 und 631 sind mit Masse verbunden, d.h. logische '0', die Übertragseingänge CI der Addierer 611, 621 und 636 sind mit der Versorgungsspannung 5V verbunden, d.h. logische '1'. Die hinter dieser Parallelkonfiguration der Addierer bestehende Idee ist die Verwendung fester Übertragseingänge und die Auswahl des einen Addierers im Falle von CI = '0' und des anderen parallelen Addierers im Fall von CI '1'. Der entsprechende (parallele) Addiererausgang wird durch 2:1-Multiplexer 612 bis 615, 622 bis 625 und 632 bis 634 ausgewählt. Die Ausgangssignale dieser Multiplexer stellen jeweils Ausgangssignale S20 bis S32, S16 bis S19 und S13 bis S15 der oberen Bits des 24-Bit-Ergebnisses der Multiplikation dar. Der Übergangseingang des Addierers 635 ist mit dem um einen Takt verzögerten Komplementierungs-Befehlssignal ' verriegelt, das in der Booth-Kodierschaltung 408 erzeugt wird, die in der statischen Latchvorrichtung 624 verriegelt worden ist. Diese Latchvorrichtung wird durch Taktsignale H und HB gesteuert. Der Übertragsausgang des Addierers 635 ist mit einem Inverter 641 und mit dem Schalteingang des Multiplexers 637 verbunden. Der Ausgang des Inverters 641 ist mit den Schalteingängen der Multiplexer 632 bis 634 verbunden. Die Übertragsausgänge C der Addierer 631 und 636 sind mit den Eingängen eines 2:1-Multiplexers 637 verbunden. Der Ausgang dieses Multiplexers ist mit den Schalteingängen von Multiplexern 622 bis 625 und mit dem Schalteingang des Multiplexers 627 verbunden. Die Übertragsausgänge C der Addierer 621 und 626 sind mit den Eingängen eines 2:1- Multiplexers 627 verbunden. Der Ausgang dieser Multiplexer ist mit den Schalteingängen der Multiplexer 612 bis 615 und mit dem Schalteingang des Nultiplexers 617 verbunden. Die Übertragsausgänge C der Addierer 611 und 616 sind mit den Eingängen eines 2:1-Multiplexers 617 verbunden. Der Ausgang dieses Multiplexers stellt ein Überlaufsignal dar.
  • Die Operationen der Addierer erfolgen quasi-simultan. Dies führt zu einer maximalen Verarbeitungsverzögerung tm für die 14-Bit-Übertrags-Auswahl-Addierschaltung gemäß
  • τm = τ3 +*τmx ;
  • hierin ist τ3 = die Verarbeitungsverzögerung für den Übertragsausgang der Addierer 631 oder 636
  • τmx = Verarbeitungsverzögerung eines Multiplexers.
  • Die Addierer 611, 621, 616, 626, 631, 636 und 635 machen intern auch Gebrauch von der Übertrags-Auswahltechnik, um eine minimale Verarbeitungsverzögerung zu haben.
  • Die 4-Bit-Volladdierer 611, 621, 616 und 626 sind in Fig. 7 in größeren Einzelheiten dargestellt und enthalten eine zweite Version von Einzelbit-Volladdierern 71, 721, 722, 731 und 732, eine dritte Version von Einzelbit-Volladdierern 741 und 742 und 2:1-Multiplexer 723, 724, 733, 743 und 75. Beispielsweise werden die Eingangssignale a6 bis a9 und b6 bis b9 für den Addierer 621 entsprechenden parallel geschalteten Einzelbit-Addierern zugeführt. Eingangssignale a6 und b6 und der Übertragseingang CI werden dem Addierer 71 zugeführt, an dessen Ausgang das Summensignal S erscheint, das das Bit 56 des Multiplikationsergebnisses darstellt. Der Übertragsausgang C ist mit dem Schalteingang von Multiplexern 723 und 724 verbunden. Der Übertragseingang der Addierer 721 und 731 ist mit der logischen '1' verbunden, und der Übertragseingang der Addierer 722 und 732 ist mit der logischen '0' verbunden. Eingangssignale a7 und b7 werden Addierem 721 und 722 zugeführt, Eingangssignale a8 und b8 werden Addierern 731 und 732 zugeführt, und Eingangssignale a9 und b9 werden Addierern 741 und 742 zugeführt. Die Summenausgänge 5 der Addierer 721 und 722 sind mit Eingängen des Multiplexers 724 verbunden, und die Übertragsausgänge C sind mit den Eingängen des Multiplexers 723 verbunden. Am Ausgang des Multiplexers 724 ist das Summensignal S7 verfügbar. Der Ausgang des Multiplexers 723 ist mit dem Schalteingang der Multiplexer 733, 743 und 75 verbunden. Die Summenausgänge S der Addierer 731 und 732 sind mit Eingängen des Multiplexers 733 verbunden. Am Ausgang des Multiplexers 733 ist das Summensignal S8 verfügbar. Der Übertragsausgang C des Addierers 731 ist mit dem Übertragseingang des Addierers 741 verbunden, und der Übertragsausgang C des Addierers 732 ist mit dem Übertragseingang des Addierers 742 verbunden. Die Summenausgänge S der Addierer 741 und 742 sind mit den Eingängen des Multiplexers 743 verbunden, und die Übertragsausgänge C sind mit den Eingängen des Multiplexers 75 verbunden. Am Ausgang des Multiplexers 743 ist das Summensignal S9 verfügbar, und am Ausgang des Multiplexers 75 das Übertragssignal C.
  • Die 3-Bit-Volladdierer 631, 636 und 635 sind in Fig. 8 in größeren Einzelheiten dargestellt und enthalten eine zweite Version von Einzelbit-Volladdierern 821, 822, 831 und 832 und von 2:1-Multiplexern 023, 824, 832, und 85. Wenn der Addierer 81 eine zweite Version eines Einzelbit-Volladdierers gemäß Fig. 11 ist, hat der 3-Bit-Addierer einen normalen Übertragseingang, und wenn der Addierer 81 eine dritte Version eines Einzelbit-Volladdierers gemäß Fig. 12 ist, hat der 3-Bit-Addierer einen komplementären Übertragseingang CI.
  • Beispielsweise werden die Eingangssignale a0 bis a2 und b0 bis b2 für den Addierer 635 entsprechenden parallel geschalteten Einzelbit-Addierern zugeführt. Eingangssignale a0 und b0 und der Übertragseingang CI werden dem Addierer 81 zugeführt, an dessen Ausgang das Summensignal S, das das Bit S0 des Multiplikationsergebnisses darstellt, erscheint. Der Übertragsausgang C ist mit dem Schalteingang der Multiplexer 823 und 824 verbunden. Der Übertragseingang der Addierer 821 und 833 ist mit der logischen '1' verbunden, und der Übertragseingang der Addierer 822 und 832 ist mit der logischen '0' verbunden. Die Summenausgänge der Addierer 821 und 822 sind mit den Eingängen des Multiplexers 824 verbunden, und die Übertragsausgänge C sind mit den Eingängen des Multiplexers 823 verbunden. Am Ausgang des Multiplexers 824 ist das Summensignal S1 verfügbar. Der Ausgang des Multiplexers 823 ist mit dem Schalteingang der Multiplexer 833 und 85 verbunden. Die Summenausgänge 5 der Addierer 831 und 832 sind mit den Eingängen des Multiplexers 833 verbunden. Am Ausgang des Multiplexers 833 ist das Summensignal S2 verfügbar. Die Übertragsausgänge C der Addierer 831 und 832 sind mit Eingängen des Multiplexers 85 verbunden. Am Ausgang des Multiplexers 85 ist das Übertragssignal C verfügbar.
  • Die Basis-Baueinheiten FA in Fig. 4a und Fig. 4b enthalten einen Funktionsblock F, 91 gemäß Fig. 9 und eine erfindungsgemäße erste Version eines Einzelbit-Volladdierers 92. Der Funktionsblock 91 multipliziert die gemäß Booth kodierten Teilketten. Er empfängt Signale D (nach links verschoben), ' (Komplementierung) und (Null-Stellung), die in den jeweiligen Booth-Kodierschaltungen Mi (Multiplikand) entsprechend einem der zwölf Multiplikanden-Bits (X(n-1), X(n-2), ..., X1, X0) und Mq (entsprechend einem 'multipliziere mit 2' Ausgang Sq in dem vorherigen rechten Funktionsblock) erzeugt werden. Der Ausgang Sq steuert den Mq-Eingang des nächsten linken Funktionsblocks. Das Ausgangsprodukt P wird einem Eingang 'a' des Addierers 92 zugeführt. Der Eingang 'b' des Addierers 92 ist mit dem oberen rechten Basis- Bauwerk oder Funktionsblock der oberen Reihe, und der Übertragseingang CI mit dem oberen Basis-Bauwerk oder Funktionsblock oben in der oberen Reihe verbunden.
  • Das Summensignal S des Addierers 92 wird dem unteren Basis-Baueinheitsblock oder der Addierschaltung der Reihe unten, und der Übertragsausgang C dem linken unteren Basis- Baueinheitsblock oder der Addierschaltung der Reihe unten zugeführt.
  • Die ausführliche Schaltung des Funktionsblocks F, 91 ist in Fig. 10 dargestellt. Alle MOS-Transistoren sind in 1,2 µ-Technologie aufgebaut. Die Substratanschlüsse aller NMOS-Transistoren sind mit dem negativsten Potential (VSS, Masse) verbunden, und der Substratanschluß aller PMOS- Transistoren ist mit dem positivsten Potential (VDD, 4V) verbunden.
  • Die Source der PMOS-Transistoren 1021 und 1024 und der Drain der NMOS-Transistoren 1022 und 1023 ist mit dem Signal Mi verbunden. Das Eingangssignal D wird unmittelbar dem Gate der Transistoren 1023 und 1024 und über den Inverter 1011 dem Gate der Transistoren 1021 und 1022 zugeführt.
  • Das Signal Mq wird dem Drain des Transistors 1024, der Source das Transistors 1022, dem Gate des PMOS-Transistors 1025 und dem Gate des NMOS-Transistors 1027 zugeführt.
  • Das Signal Sq wird dem Drain des Transistors 1021 und der Source des Transistors 1023 zugeführt.
  • Die Source der PMOS-Transistoren 1025 und 1026 ist mit der Versorgungsspannung 5V verbunden. Der Drain dieser Transistoren ist miteinander und mit dem Drain des NMOS- Transistors 1027, mit dem Eingang des Inverters 1014, mit dem Drain der NMOS-Transistoren 1031 und 1034 und mit der Source des PMOS-Transistors 1032 verbunden. Die Source des Transistors 1027 ist mit dem Drain des NMOS-Transistors 1028 verbunden, dessen Source mit Masse verbunden ist. Das Eingangssignal N wird dem Gate der Transistoren 1026 und 1028 zugeführt.
  • Das Eingangssignal ' wird unmittelbar dem Gate des Transistors 1031 und des PMOS-Transistors 1030 und des NMOS- Transistors 1033 zugeführt und wird über Inverter 112 dem Gate der Transistoren 1032 und 1034 und des NMOS-Transistors 1029 zugeführt. Die Source der Transistoren 1031 und 1029 und der Drain der Transistoren 1032 und 1030 und der Eingang des Inverters 1013 sind miteinander zusammengeschaltet. Der Ausgang des Inverters 1014 ist mit dem Drain der Transistoren 1033 und 1029 und mit der Source des Transistors 1030 verbunden.
  • Der Ausgang P ist mit dem Ausgang des Inverters 1013 und der Source der Transistoren 1033 und 1034 verbunden. Die Transistoren 1033 und 1034 sind NMOS-Schalter. Die Transistor-Paare 1021/1023 und 1022/1024 und 1031/1032 und 1029/1030 stellen komplementäre analoge CMOS-Schalter dar. Sie erlauben die volle Versorgungsspannungs-Ausgangs- Schwingungsamplitude. Bei Verwendung solcher Schalter in Verbindung mit einem Inverter, z.B. dem Inverter 1013 und Transistoren 1029, 1030, 1033 und 1034 wird vorteilhafterweise der früheste Ausgangsverlauf dieser Transistoren für die Erzeugung des Ausgangssignals P genommen. Dieses Merkmal hilft ebenfalls dazu, den Vervielfacher zu beschleunigen.
  • Die erste und zweite Version des erfindungsgemäßen Einzelbit-Volladdierers in Fig. 11 und die dritte Version in Fig. 12 verwenden ebenfalls komplementäre analoge CMOS- Schalter. Diese Schaltungen bestehen aus einer Addierstufe in der unteren Hälfte und einer Übertragsstufe in der oberen Hälfte.
  • Der Substratanschluß aller NMOS-Transistoren ist mit dem negativsten Potential (VSS, Masse) verbunden, und der Substratanschluß aller PMOS-Transistoren ist mit dem positivsten Potential (VDD, 5V) verbunden. Die Transistoren 1111, 1112, 1113, 1114, 1115, 1122, 1224, 1126, 1128, 1129, 1131, 1133 und 1135 sind vom PMOS-Typ. Die Transistoren 1116, 1117, 1118, 1119, 1120, 1121, 1123, 1125, 1127, 1130, 1132, 1134 und 1136 sind vom NMOS-Typ. Die Transistor-Paare 1121/1122, 1123/1124, 1125/1126, 1127/1128, 1129/1130, 1131/1132, 1133/1134 und 1135/1136 stellen komplementäre analoge CMOS-Schalter dar, bei denen Source-PMOS/Drain-NMOS zusammengeschaltet sind, und bei denen Source-NMOS/Drain- PMOS zusammengeschaltet sind.
  • Der Eingang 'a' ist mit dem Eingang des Inverters 1102, mit dem Drain der Transistoren 1121 und 1131, mit dem Gate der Transistoren 1111, 1114, 1118 und 1120 verbunden. Der Eingang 'b' ist mit dem Eingang des Inverters 1103 und mit dem Gate der Transistoren 1112, 1115, 1117, 1119, 1121, 1134, 1126 und 1129 verbunden. Der Übertragseingang CI ist mit dem Eingang des Inverters 1104 und mit dem Gate der Transistoren 1113, 1116, 1127, 1124, 1135 und 1132 verbunden. Der Übertragsausgang C ist bei der ersten Version des Addierers mit dem Ausgang des Inverters 1101 verbunden. Bei der zweiten Version des Addierers ist der invertierte Übertragsausgang C mit dem Drain der Transistoren 1116, 1119, 1113 und 1115 verbunden. Der Summenausgang S ist mit dem Ausgang des Inverters 1105 und mit der Source der Transistoren 1127 und 1136 verbunden. In der Übertragsstufe ist die Source der Transistoren 1111, 1112 und 1114 mit der Versor gungsspannung 5V verbunden, und die Source der Transistoren 1117, 1118 und 1120 ist mit Masse verbunden. Der Drain der Transistoren 1112 und 1111 ist mit der Source des Transistors 1113 verbunden. Der Drain des Transistors 1114 ist mit der Source des Transistors 1115 verbunden. Der Drain der Transistoren 1117 und 1118 ist mit der Source des Transistors 1116 verbunden. Der Drain des Transistors 1120 ist mit der Source des Transistors 1119 verbunden. Bei der ersten Version des Addierers ist der Drain der Transistoren 1116, 1119, 1113 und 1115 mit dem Eingang des Inverters 1101 verbunden.
  • In der Addierstufe ist der Ausgang des Inverters 1102 mit dem Drain der Transistoren 1125 und 1134 verbunden, und der Eingang des Inverters 1105 ist mit der Source der Transistoren 1123 und 1132 verbunden. Der Ausgang des Inverters 1103 ist mit dem Gate der Transistoren 1122, 1125, 1130 und 1133 verbunden, und der Ausgang des Inverters 1104 ist mit dem Gate der Transistoren 1123, 1128, 1131 und 1136 verbunden. Die Source der Transistoren 1121, 1124, 1125 und 1128 ist zusammengeschaltet, und die Source der Transistoren 1134, 1135, 1130 und 1131 ist zusammengeschaltet. Durch Verwendung der mit den komplementären Transistor-Paaren 1123/1124 und 1135/1136 aufgebauten Schalter in Verbindung mit dem Inverter 1105 wird vorteilhafterweise der früheste Ausgangsverlauf dieser beiden Transistor-Paare zur Erzeugung des Ausgangs-Summensignals 5 genommen.
  • Bei der dritten Version des Addierers in Fig. 12 wird anstelle des Übertrags-Eingangssignals CI das invertierte Übertrags-Eingangssignal dem Eingang des Inverters 1104, dem Gate der Transistoren 1123, 1136, 1128 und 1131 zugeführt. Der Ausgang des Inverters 1104 ist mit dem Gate der Transistoren 1113, 1116, 1127, 1124, 1135 und 1132 verbunden. Der invertierte Übertragsausgang ist wie bei der zweiten Version des Addierers angeschlossen.
  • In dem BICMOS-Puffer in Fig. 13 wird das Eingangssignal 'in' dem Gate des PMOS-Transistors 1301 und der NMOS- Transistoren 1302 und 1303 zugeführt. Die Source und der Substratanschluß des Transistors 1301, das Gate des NMOS- Transistors 1305 und der Kollektor des NPN-Transistors 1306 sind mit der Versorgungsspannung 5V verbunden. Der Drain des Transistors 1301 ist mit dem Drain der Transistoren 1302 und 1305, mit dem Gate des NMOS-Transistors 1304 und mit der Basis des Transistors 1306 verbunden. Der Substratanschluß und die Source der Transistoren 1302 und 1304, der Substratanschluß des Transistors 1305 und der Emitter des NPN- Transistors 1307 sind mit Nasse verbunden. Die Source des Transistors 1303 ist mit dem Drain des Transistors 1304 und der Basis des Transistors 1307 verbunden. Das Ausgangssignal 'out' wird dem Drain des Transistors 1303, der Source des Transistors 1305, dem Emitter des Transistors 1306 und dem Kollektor des Transistors 1307 zugeführt.
  • Solche BICMOS-Puffer sind an den Ausgängen der statischen Latchvorrichtungen hinter den Booth-Kodierschaltungen 403 bis 408 und an den Ausgängen der Pipeline in Reihe 419 angeordnet. Solche Puffer können auch an den Vervielfacher- Ausgängen verwendet werden. Die Inverter in Fig. 10, Fig. 11 und Fig. 12 können auch solche BICMOS-Puffer sein oder Standard-CMOS-Puffer.

Claims (2)

1.) Einzelbitaddierer mit einer Übertragsstufe und mit einer Addierstufe, dadurch gekennzeichnet, daß die Addierstufe des Addierers als schnelle komplementäre CMOS- Schalttransistor-Logik mit komplementären analogen PMOS- Schaltern ausgebildet ist, die aus einem PMOS (z.B. 1122) und einem NMOS (z.B. 1121) bestehen, wobei die Source des PMOS-Transistors mit dem Drain des NMOS-Transistors und der Drain des PMOS-Transistors mit der Source des NMOS-Transistors verbunden ist, und das Gate des PMOS-Transistors invertierte Signale in bezug auf das Gate des NMOS-Transistors empfängt, und wobei zwei Teil-Ausgangs-Summensignale von zwei der Schalter erzeugt werden, die mit dem Eingang bzw. dem Ausgang eines Inverters (1105) verbunden sind, und wobei das Ausgangs-Summensignal (5) des Addierers am Ausgang des Inverters (1105) verfügbar ist.
2.) Addierer nach Anspruch 1, bei dem:
- der Substratanschluß aller NMOS-Transistoren mit den negativsten Potential (Masse) verbunden ist und der Substratanschluß aller PMOS-Transistoren mit dem positivsten Potential (5V) verbunden ist;
- die Transistoren T1111, T1112, T1113, T1114, T1115, T1122, T1124, T1126, T1128, T1129, T1131, T1133 und T1135 vom PMOS-Typ sind und die Transistoren T1116, T1117, T1118, T1119, T1120, T1121, T1123, T1125, T1127, T1130, T1132, T1134 und T1136 vom NMOS-Typ sind;
- die Transistor-Paare T1121/T1122, T1123/T1124, T1125/T1126, T1127/T1128, T1129/T1130, T1131/T1132, T1133/T1134 und T1135/T1136 die Schalter darstellen;
- ein ersten Summeneingang (a) mit dem Eingang eines Inverters I1102, mit dem Drain der Transistoren T1121 und T1130 und mit dem Gate der Transistoren Tull, T1114, T1118 und T1120 verbunden ist;
- ein zweiter Summeneingang (b) mit dem Eingang eines Inverters I1103 und mit dem Gate der Transistoren T1112, T1115, T1117, T1119, T1121, T1134, T1126 und T1129 verbunden ist;
- ein Übertrags-Eingang (CI) mit dem Eingang eines Inverters I1104 und mit dem Gate der Transistoren T1113, T1116, T1127, T1124, T1135 und T1132 verbunden ist;
- ein Übertrags-Ausgang (C) in einer ersten Ausführungsform des Addierers mit dem Ausgang eines Inverters I1101 verbunden ist, während in einer zweiten Ausführungsform des Addierers ein invertierter Übertrags-Ausgang (C) mit dem Drain der Transistoren T1116, T1119, T1113 und T1115 verbunden ist;
- ein Summenausgang (5) mit dem Ausgang des Inverters I1105 und mit der Source der Transistoren T1127 und T1136 verbunden ist;
- die Source der Transistoren Tull, T1112 und T1114 mit einer Versorgungsspannung (5V), und die Source der Transistoren T1117, T1118 und T1120 mit Masse verbunden ist;
- der Drain der Transistoren T1112, T1111 mit der Source des Transistors T1113 und der Drain des Transistors T1114 mit der Source des Transistors T1115 und der Drain der Transistoren T1117 und T1118 mit der Source des Transistors T1116 und der Drain des Transistors T1120 mit der Source des Transistors T1119 verbunden ist;
- in der ersten Ausführungsform des Addierers der Drain der Transistoren T1116, T1119, T1113 und T1115 mit dem Eingang des Inverters I1101 verbunden ist;
- der Ausgang des Inverters I1102 mit dem Drain der Transistoren T1125 und T1134 und der Eingang des Inverters I1105 mit der Source der Transistoren T1123 und T1132 verbunden ist;
- der Ausgang des Inverters I1103 mit dem Gate der Transistoren T1122, T1125, T1130 und T1133 und der Ausgang des Inverters I1104 mit dem Gate der Transistoren T1123, T1128, T1131 und T1136 verbunden ist; und
- die Source der Transistoren T1121, T1124, T1125 und T1128 miteinander verbunden ist und die Source der Transistoren T1134, T1135, T1130 und T1131 miteinander verbunden ist.
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Families Citing this family (3)

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US7797365B2 (en) * 2006-06-27 2010-09-14 International Business Machines Corporation Design structure for a booth decoder
US7797364B2 (en) * 2006-06-27 2010-09-14 International Business Machines Corporation Booth decoder apparatus and method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8910960D0 (en) * 1989-05-12 1989-06-28 Secr Defence Digital processor for two's complement computations
US5151875A (en) * 1990-03-16 1992-09-29 C-Cube Microsystems, Inc. MOS array multiplier cell
US5291431A (en) * 1991-06-03 1994-03-01 General Electric Company Array multiplier adapted for tiled layout by silicon compiler

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