DE69326923T2

DE69326923T2 - Parallel-Serien-Umsetzer

Info

Publication number: DE69326923T2
Application number: DE69326923T
Authority: DE
Inventors: Yoshimi Matsumoto
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1992-08-06
Filing date: 1993-08-06
Publication date: 2000-06-29
Anticipated expiration: 2013-08-07
Also published as: EP0582311A2; EP0582311A3; EP0582311B1; JPH0661871A; JP2766133B2; DE69326923D1; US5379038A

Description

HINTERGRUND DER ERFINDUNG

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft einen Parallel-Seriell-Datenwandler und betrifft insbesondere einen Parallel-Seriell-Datenwandler, der parallele Daten in einer Vorzeichen-Betrags-Darstellung in serielle Daten in einer Zweierkomplementen-Darstellung umwandelt.

BESCHREIBUNG DES ZUGEHÖRIGEN STANDES DER TECHNIK

Wie es in Fig. 9 gezeigt ist, weist ein Parallel-Seriell-Datenwandler zum Umwandeln paralleler Daten in einer Vorzeichen-Betrags-Darstellung in serielle Daten in einer Zweierkomplementen-Darstellung allgemein EXOR-(Exklusiv- ODER)-Schaltungen 90&sub1;, ..., 90n-2 und 90n-1, Addierer 91&sub1;, ..., 91n-2 und 91n-1, Selektoren 92&sub1;, ..., 91n-2 und 91n-1, Latch-Schaltungen 93&sub1;, ..., 93n-2 und 93n-1 und eine weitere Latch-Schaltung 9%, eine ODER-Schaltung 94, UND-Schaltungen 95 und 96 und eine weitere Latch-Schaltung 97 auf. Von n (positiven ganzzahligen) Bits paralleler Daten in einer Vorzeichen-Betrags-Darstellung I&sub1;, ..., In-2, In-1 und In werden das Vorzeichenbit In und jedes der übrigen Bits In bis In-1 jeweils zu den EXOR-Schaltungen 90&sub1;, ..., 90n-2 und 90n-1 gesendet. Die Ausgaben von den EXOR-Schaltungen 90&sub1;, ..., 90n-2 und 90n-1 werden zu den Addierern 91&sub1;, ..., 91n-2 und 91n-1 gesendet, wo die Übertragsausgabe vom am wenigsten signifikanten Bit als die Übertragseingabe behandelt wird. Die Additionsergebnisse von den Addierern und die Ausgaben von den Latch-Schaltungen 93&sub1;, ..., 93n-2 und 93n-1 und 93n werden als Eingaben A und B zu den Selektoren 92&sub1;, ..., 92n-2 und 92n-1 gegeben, von welchen jeder entweder A oder B gemäß dem SPEICHER-Signal auswählt. Die Ausgaben von den Selektoren 92&sub1;, ... 92n-2 und 92n-1 werden zu den Latch-Schaltungen 93&sub1;, ..., 93n-2 und 93n-1 eingegeben. Die Latch-Schaltung 93n empfängt das Vorzeichenbit In als die Dateneingabe. Die ODER-Schaltung 94 nimmt die logische ODER-Verknüpfung der SPEICHER- und LADE-Signale. Die UND-Schaltung 95 nimmt die logische UND-Verknüpfung der Ausgabe von der ODER-Schaltung 94 und des Signals TAKT (1), und die UND-Schaltung 96 nimmt die logische UND-Verknüpfung der Ausgabe von der ODER-Schaltung 94 und des Signals TAKT (2). Die Latch-Schaltung 97 gibt serielle Daten aus.
Jede der Latch-Schaltungen 93n bis 93&sub1; und die Latch-Schaltung 97 weisen ein Zweiphasen-Flip-Flop vom D-Typ auf und empfangen die Ausgabe von der UND-Schaltung 95 als den Master-Takt und die Ausgabe von der UND- Schaltung 96 als den Slave-Takt.
Fig. 10 ist ein Zeitdiagramm von Eingangs/Ausgangssignalen für ein derartiges herkömmliches Ausführungsbeispiel. Unter Bezugnahme auf die Fig. 9 und 10 wird unten der Betrieb bei einem herkömmlichen Ausführungsbeispiel beschrieben.
Zuerst ist das Vorzeichenbit In dann, wenn die parallelen Daten I&sub1; bis In in der Vorzeichen-Betrags-Darstellung positiv sind, auf einem "L"-Pegel. Die parallelen Daten I&sub1;, ..., In-2 und In-1 in der Vorzeichen-Betrags-Darstelllung werden von den EXOR-Schaltungen 90&sub1;, ..., 90n-2 und 90n-1, die als Diskrepanz- bzw. Unstimmigkeitsdetektoren dienen, ausgeben wie sie sind. Sie werden zu den entsprechenden Addierern 91&sub1;, ..., 91n-2 und 92n-1 gesendet und wiederum ausgegeben wie sie sind. Wenn das SPEICHER-Signal auf dem H-Pegel ist, wählen die Selektoren 92&sub1;, ..., 92n-2 und 92n-1 die Eingabe A für eine Ausgabe aus, was dazu führt, daß die Ausgaben von den Addierern 91&sub1;, ..., 91n-2 und 91n-1 zu den Latch-Schaltungen 93&sub1;, ..., 93n-1 gesendet werden. Die Latch-Schaltung 93n holt das Vorzeichenbit In direkt. Wenn das LADE-Signal auf dem H-Pegel ist, wählen die Selektoren 92&sub1;, ..., 92n-2 und 92n-1 die Eingabe B für eine Ausgabe aus, und jedesmal, wenn das Signal TAKT (2) ansteigt, werden Latch-Daten von den Latch- Schaltungen 93&sub1; bis 93n von der Latch-Schaltung 97 als serielle Daten in einer Zweierkomplementen-Darstellung aufeinanderfolgend ausgegeben.
Als nächstes ist das Vorzeichenbit In dann, wenn die parallelen Daten I&sub1; bis In in der Vorzeichen-Betrags-Darstellung negativ sind, auf dem "H"-Pegel. Die parallelen Daten I&sub1;, ..., In-2 Und In-1 in der Vorzeichen-Betrags-Darstellung werden bei den EXOR-Schaltungen 90&sub1;, ..., 90n-2, 90n-1, die als Diskrepanz- bzw. Unstimmigkeitsdetektoren dienen, mit dem umgekehrten Pegel ausgegeben und für eine Addition und eine Ausgabe zu den entsprechenden Addierern 91&sub1;, ..., 91n-2 und 91n-1 gesendet. Wenn das SPEICHER-Signal auf dem H-Pegel ist, wählen die Selektoren 92&sub1;, 92n-2 und 92n-1 die Eingabe A für eine Ausgabe aus, und die Ausgaben von den Addierern 91&sub1;, ..., 91n-2 und 91n-1 werden zu den Latch- Schaltungen 93&sub1;, ... und 93n-1 gesendet. Die Latch-Schaltung 93n holt das Vorzeichenbit In direkt. Wenn das LADE-Signal auf dem H-Pegel ist, wählen die Selektoren 92&sub1;, ..., 92n-2 und 92n-1 die Eingabe B für eine Ausgabe aus. Als Ergebnis werden die Daten von den Latch-Schaltungen 93&sub1; bis 93n von der Latch- Schaltung 97 als serielle Daten in der Zweierkomplementen-Darstellung ausgegeben.
Somit werden parallele Daten in der Vorzeichen-Betrags-Darstellung in serielle Daten in der Zweierkomplementen-Darstellung umgewandelt und als solche ausgegeben, wenn zwei zuerst beim LSB ist. Bei einem derartigen herkömmlichen Parallel-Seriell-Datenwandler gehört die Operation zum Umwandeln paralleler Daten in der Vorzeichen-Betrags-Darstellung in serielle Daten in der Zweierkomplementen-Darstellung zu den parallelen Daten. Dies bedeutet, daß der Wandler so viele EXOR-Schaltungen und Addierer haben muß, wie es Bits gibts, die in den umzuwandelnden Daten enthalten sind. Dies kann in einem riesigen Schaltungsausmaß resultieren.
US-A-4,418,418 offenbart einen Parallel-Seriell-Wandler. Er weist eine Vielzahl von Auswahl-Verzögerungseinheitenschaltungen auf. Die Einheitenschaltung empfängt selektiv ein Ausgangssignal von der direkt vorangehenden Einheitenschaltung und eines einer Vielzahl von parallelen Eingangssignalen und verschiebt das selektiv empfangene Signal zu der direkt nachfolgenden Einheitenschaltung. Die Auswahl-Verzögerungseinheitenschaltung ist nur aus drei Übertragungsgattern und zwei Invertern ausgebildet, um die Chipgröße zu reduzieren und um den Leistungsverbrauch zu sparen.
"COMPUTER DESIGN", Juli 1979, Seiten 1205-112" offenbart praktische Hardwarelösungen für 2-er-Komplementen-Arithmetikprobleme. Es sind ein Verfahren und eine Vorrichtung für eine Umwandlung zwischen einem 2-er- Komplement mit Vorzeichen und einem Betrag mit Vorzeichen offenbart.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, einen Parallel-Seriell- Datenwandler mit einem kleineren Schaltungsausmaß zu schaffen, wobei Exklusiv- ODER-Schaltungen und Addierer weggelassen sind, die bei einem herkömmlichen Wandler in einer Größenordnung der Anzahl von Datenbits nötig sind. Der Parallel- Seriell-Datenwandler der vorliegenden Erfindung ist insbesondere dann effektiv, wenn er auf eine Schaltung zur Umwandlung von Daten mit einer großen Anzahl von Bits angewendet wird.
Die vorliegende Erfindung ist in den unabhängigen Ansprüchen 1 und 4 definiert. Die abhängigen Ansprüche definieren besondere Ausführungsbeispiele der Erfindung.
Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zum Erreichen der obigen Aufgabe weist ein Parallel-Seriell- Datenwandler folgendes auf: eine n-te Latch-Schaltung, die das Vorzeichenbit beim signifikantesten Bit der parallelen Daten aus n (positiven ganzzahligen) Bits in der Vorzeichen-Betrags-Darstellung gemäß dem SPEICHER-Signal zwischenspeichert, einen n-1-ten Selektor, der das n-1-te Bit der parallelen Daten als die erste Eingabe und den Erdpegel als die zweite Eingabe empfängt und gemäß dem SPEICHER- Signal eine von ihnen für eine Ausgabe auswählt, eine n-1-te Latch-Schaltung, die die Ausgabe vom n-1-ten Selektor gemäß dem vorbestimmten TAKT-Signal zwischenspeichert, einen 1-ten Selektor, der das i-te Bit der parallelen Daten (i = n- 2, n-3, ..., 2 und 1) als die erste Eingabe und die Ausgabe von einer i+1-ten Latch- Schaltung als die zweite Eingabe empfängt und gemäß dem SPEICHER-Signal eine von ihnen für eine Ausgabe auswählt, eine i-te Latch-Schaltung, die die Ausgabe vom i-ten Selektor gemäß dem TAKT-Signal zwischenspeichert, einen ersten Inverter, der die Ausgabe von der ersten Latch-Schaltung umkehrt, einen nten Selektor, der die Ausgabe vom ersten Inverter als die erste Eingabe und die Ausgabe von der ersten Latch-Schaltung als die zweite Eingabe empfängt und eine von ihnen für eine Ausgabe gemäß der Ausgabe von der n-ten Latch-Schaltung auswählt, einen zweiten Inverter, der die Ausgabe vom Selektor n umkehrt, einen Selektor n+1, der die Ausgabe vom zweiten Inverter als die erste Eingabe und die Ausgabe vom Selektor n als die zweite Eingabe empfängt und eine von ihnen gemäß dem vorbestimmten Auswahlsignal für eine Ausgabe als die seriellen Daten in der Zweierkomplementen-Darstellung auswählt, eine erste UND-Schaltung, die die logische UND-Verknüpfung der Ausgabe vom n-ten Selektor und dem Auswahlsignal vornimmt, eine Setz-Latch-Schaltung, die gemäß dem SPEICHER- Signal gesetzt wird und die Ausgabe von der ersten UND-Schaltung gemäß dem TAKT-Signal zwischenspeichert, und eine zweite UND-Schaltung, die die logische UND-Verknüpfung der Ausgabe von der Setz-Latch-Schaltung und der Ausgabe von der n-ten Latch-Schaltung für eine Ausgabe als das Auswahlsignal vornimmt.
Gemäß einem weiteren bevorzugten Ausführungsbeispiel eines Parallel- Seriell-Datenwandlers gemäß der vorliegenden Erfindung weisen die n-te Latch- Schaltung, die n-1-te Latch-Schaltung und die i-te Latch-Schaltung D-Typ-Flip- Flops auf.
Gemäß einem weiteren bevorzugten Ausführungsbeispiel sind die n-1- ten und i-ten Latch-Schaltungen derart entwickelt, daß sie gemäß dem Master/Slave-Verfahren mit zwei D-Typ-Flip-Flops arbeiten, die ein Zwischenspeichern gemäß TAKT-Signalen zweier unterschiedlicher Phasen durchführen. Zusätzlich weist ein Parallel-Seriell-Datenwandler weiterhin eine ODER-Schaltung auf, die die logische ODER-Verknüpfung des SPEICHER-Signals und des LADE-Signals vornimmt, um eine serielle Datenausgabe zu führen, und eine UND-Schaltung, die die logische UND-Verknüpfung der Ausgabe von der ODER-Schaltung und des TAKT-Signals vornimmt, wobei die Ausgabe von der UND-Schaltung als das Taktsignal für die n-1-te Latch-Schaltung, die i-te Latch- Schaltung und die Setz-Latch-Schaltung verwendet wird.
Gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zum Erreichen der obigen Aufgabe weist ein Parallel- Seriell-Datenwandler zum Umwandeln paralleler Daten von n (positiven ganzzahligen) Bits in der Vorzeichen-Betrags-Darstellung in serielle Daten in der Zweierkomplementen-Darstellung folgendes auf: einen n-1-ten Selektor, der das n- 1-te Bit der parallelen Daten als die erste Eingabe und den Erdpegel als die zweite Eingabe empfängt und eine von ihnen für eine Ausgabe gemäß dem umgekehrten LADE-Signal auswählt, eine n-1-te Latch-Schaltung, die die Ausgabe vom n-1-ten Selektor gemäß dem vorbestimmten TAKT-Signal zwischenspeichert, einen i-ten Selektor, der das 1-te Bit der parallelen Daten (i = n-2, n-3, ..., 2 und 1) als die erste Eingabe und die Ausgabe von der i+1-ten Latch-Schaltung als die zweite Eingabe empfängt, und eine von ihnen für eine Ausgabe gemäß dem umgekehrten LADE- Signal auswählt, eine i-te Latch-Schaltung, die die Ausgabe vom 1-ten Selektor gemäß dem TAKT-Signal zwischenspeichert, einen ersten Inverter, der die Ausgabe von der ersten Latch-Schaltung umkehrt, einen n-ten Selektor, der die Ausgabe vom ersten Inverter als die erste Eingabe und die Ausgabe von der ersten Latch-Schaltung als die zweite Eingabe empfängt, und eine von ihnen für eine Ausgabe gemäß dem Vorzeichenbit der parallelen Daten auswählt, einen zweiten Inverter, der die Ausgabe vom n-ten Selektor umkehrt, einen n+1-ten Selektor, der die Ausgabe vom zweiten Inverter als die erste Eingabe und die Ausgabe vom nten Selektor als die zweite Eingabe empfängt und eine von ihnen gemäß dem vorbestimmten Auswahlsignal für eine Ausgabe als die seriellen Daten in der Zweierkomplementen-Darstellung auswählt, eine erste UND-Schaltung, die die logische UND-Verknüpfung der Ausgabe vom n-ten Selektor und dem Auswahlsignal vornimmt, eine Setz-Latch-Schaltung, die gemäß dem SPEICHER- Signal gesetzt wird und die Ausgabe von der ersten UND-Schaltung gemäß dem TAKT-Signal zwischenspeichert, und eine zweite UND-Schaltung, die die logische UND-Verknüpfung der Ausgabe von der Setz-Latch-Schaltung und dem Vorzeichenbit der parallelen Daten für eine Ausgabe als das Auswahlsignal vornimmt.
Gemäß einem weiteren bevorzugten Ausführungsbeispiel sind die n-1- ten und i-ten Latch-Schaltungen derart entwickelt, daß sie gemäß dem Master/Slave-Verfahren mit zwei D-Typ-Flip-Flops arbeiten, die ein Zwischenspeichern gemäß TAKT-Signalen zweier unterschiedlicher Phasen durchführen.
Weitere Aufgaben, Eigenschaften und Effekte der vorliegenden Erfindung werden in der nachfolgenden detaillierten Beschreibung erklärt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm zum Zeigen des Aufbaus eines Parallel- Seriell-Datenwandlers gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 2 ist ein Zeitdiagramm zum Zeigen des Betriebs des ersten Ausführungsbeispiels;
Fig. 3 ist ein Blockdiagramm zum Zeigen des Aufbaus eines Parallel- Seriell-Datenwandlers gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 4 ist ein Zeitdiagramm zum Zeigen des Betriebs des zweiten Ausführungsbeispiels;
Fig. 5 ist ein Blockdiagramm zum Zeigen des Aufbaus eines Parallel- Seriell-Datenwandlers gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 6 ist ein Zeitdiagramm zum Zeigen des Betriebs des dritten Ausführungsbeispiels;
Fig. 7 ist ein Blockdiagramm zum Zeigen des Aufbaus eines Parallel- Seriell-Datenwandlers gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 8 ist ein Zeitdiagramm zum Zeigen des Betriebs des vierten Ausführungsbeispiels;
Fig. 9 ist ein Blockdiagramm zum Zeigen des Aufbaus eines herkömmlichen Parallel-Seriell-Datenwandlers; und
Fig. 10 ist ein Zeitdiagramm zum Darstellen des Betriebs der in Fig. 9 gezeigten Schaltung.

BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS

Gemäß den beigefügten Figuren werden nachfolgend bevorzugte Ausführungsbeispiele der vorliegenden Erfindung detailliert beschrieben.
Fig. 1 zeigt den Aufbau eines Parallel-Seriell-Datenwandlers gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. In der Fig. 1 weist ein Parallel-Seriell-Datenwandler der vorliegenden Erfindung folgendes auf: Latch- Schaltungen 11, 13n-1 bis 13&sub1; und 23, Selektoren 12n-1 bis 12&sub1;, 17, 19 und 21, eine ODER-Schaltung 14, UND-Schaltungen 15, 20 und 22, Inverter 16 und 18 sowie eine Setz-Latch-Schaltung 21.
Die Latch-Schaltung 11 verarbeitet parallele Daten mit n Bits in der Vorzeichen-Betrags-Darstellung (I&sub1;, ..., In-2, In-1 und In) zum Zwischenspeichern der Daten In, die als das Vorzeichenbit dienen, gemäß dem SPEICHER-Signal. Der Selektor 12n-1 empfängt von n Bits der parallelen Daten in der Vorzeichen-Betrags- Darstellung die Daten In-1 als eine Eingabe A und empfängt das Erdpotential als eine Eingabe B und wählt eine von ihnen gemäß dem SPEICHER-Signal aus. Die Selektoren 12n-2 bis 12&sub1; haben die parallelen Daten I&sub1; bis In-2 als die Eingabe A und die Ausgabe von den Latch-Schaltungen 13n-1 bis 13&sub2; als die Eingabe B und wählen eine von ihnen gemäß dem SPEICHER-Signal aus. Die Latch-Schaltungen 13n-1 bis 13&sub1; empfangen die Ausgaben von den Selektoren 12n-1 bis 12&sub1;.
Die ODER-Schaltung 14 nimmt die logische ODER-Verknüpfung des SPEICHER-Signals und des LADE-Signals vor, und die UND-Schaltung 15 nimmt die logische UND-Verknüpfung der Ausgabe von der ODER-Schaltung 14 und dem TAKT-Signal vor. Die obigen Latch-Schaltungen 13n-1 bis 13&sub1; arbeiten mit einer Verwendung der Ausgabe von der UND-Schaltung 15 als dem Takt.
Der Selektor 17 empfängt die Ausgabe vom Inverter 16, wo die Ausgabe von der Latch-Schaltung 13&sub1; umgekehrt wird, als Eingabe A und die Ausgabe von der Latch-Schaltung 13&sub1; als Eingabe B und wählt eine von ihnen gemäß der Ausgabe von der Latch-Schaltung 11 aus. Der Selektor 19 empfängt die Ausgabe des Inverters 18, wo die Ausgabe vom Selektor 17 umgekehrt wird, als Eingabe A und die Ausgabe des Selektors 17 als Eingabe B, und wählt eine von ihnen gemäß der Ausgabe von der UND-Schaltung 20 aus. Die Setz-Latch-Schaltung 21 empfängt die Ausgabe von der UND-Schaltung 22, die die logische UND- Verknüpfung der Ausgabe von der UND-Schaltung 20 und der Ausgabe vom Selektor 17 vornimmt, als die Eingabe D und das SPEICHER-Signal als Setz- Signal. Die UND-Schaltung 20 nimmt die logische UND-Verknüpfung der Ausgabe von der Latch-Schaltung 11 und der Setz-Latch-Schaltung 21 vor. Die Latch- Schaltung 23 empfängt die Ausgabe vom Selektor 19 als die Dateneingabe und arbeitet mit einer Verwendung der Ausgabe von der UND-Schaltung 15 als dem Takt, um serielle Daten auszugeben.
Fig. 2 ist ein Zeitdiagramm von Eingangs/Ausgangssignalen, die zum Betrieb gemäß dem ersten Ausführungsbeispiel gehören. Gemäß der Figur wird dann, wenn die parallelen Daten I&sub1;, ..., In-2, In-1 und In in der Vorzeichen-Betrags- Darstellung positiv sind, das Vorzeichenbit In gemäß dem SPEICHER-Signal durch die Latch-Schaltung 11 zwischengespeichert. Die übrigen parallelen Daten I&sub1;, ..., In- 2 und In-1 werden in Abhängigkeit vom SPEICHER-Signalpegel unterschiedlich verarbeitet. Wenn das SPEICHER-Signal auf dem H-Pegel ist, wählen die Selektoren 12&sub1;, ..., 12n-2 und 12n-1 die Eingabe A aus, die wiederum jeweils gemäß der Ausgabe von der UND-Schaltung 15 durch die Latch-Schaltungen 13&sub1;, ..., 13n-2 und 13n-1 zwischengespeichert wird. Gleichzeitig wird die Setz-Latch-Schaltung 21 über das SPEICHER-Signal auf den H-Pegel gesetzt. Wenn das SPEICHER-Signal auf dem L-Pegel ist, wählen die Selektoren 12&sub1;, ..., 12n-2, 12n-1 eine Eingabe B aus, was in einer seriellen Verknüpfung der Latch-Schaltungen 13&sub1; bis 13n-1 resultiert. In diesem Fall ist die Eingabe zur Latch-Schaltung 13n-1 jedoch der Erdpegel oder L- Pegel. Bei den Selektoren 17 und 19 ist die Ausgabe von der Latch-Schaltung 11 auf dem L-Pegel, und die Ausgabe von der UND-Schaltung 20 ist ebenso auf dem L-Pegel. Dies bedeutet, daß beide Selektoren die Eingabe B auswählen.
Wenn das LADE-Signal unter solchen Umständen zu H wird, gibt die UND-Schaltung 15 das Taktsignal aus. Jedesmal wenn das TAKT-Signal ansteigt, gibt die Latch-Schaltung 23 aufeinanderfolgend serielle Daten in der Zweierkomplementen-Darstellung aus. Die seriellen Daten werden ausgehend vom am wenigsten signifikanten Bit nacheinander ausgegeben.
Wenn die parallelen Daten I&sub1;, ..., In-2, In-1 und In, in der Vorzeichen- Betrags-Darstellung negativ sind, ist das Vorzeichenbit L auf dem H-Pegel. Das Vorzeichenbit In wird gemäß dem SPEICHER-Signal durch die Latch-Schaltung 11 zwischengespeichert und gespeichert. Die übrigen Daten I&sub1;, ..., In-2 und In-1 werden in Abhängigkeit vom SPEICHER-Signalpegel unterschiedlich verarbeitet. Wenn das SPEICHER-Signal auf dem H-Pegel ist, wählen die Selektoren 12&sub1;, ..., 12n-2 und 12n-1 die Eingabe A aus, welche wiederum jeweils gemäß der Ausgabe von der UND-Schaltung 15 durch die Latch-Schaltungen 13&sub1;, 13n-2 und 13n-1 zwischengespeichert wird. Gleichzeitig wird die Setz-Latch-Schaltung 11 über das SPEICHER-Signal gesetzt. Wenn das SPEICHER-Signal auf dem L-Pegel ist, wählen die Selektoren 12&sub1;, ..., 12n-2 und 12n-1 die Eingabe B aus, was in einer seriellen Verknüpfung der Latch-Schaltungen 13&sub1;, ..., 13n-2 und 13n-1 resultiert. In diesem Fall ist die Eingabe zur Latch-Schaltung 13n-1 jedoch das Erdpotential. Der Selektor 17 wählt die Eingabe A für eine Ausgabe aus, weil die Ausgabe von der Latch-Schaltung 11 auf dem H-Pegel ist.
Wenn das LADE-Signal auf dem H-Pegel ist, werden die Ausgaben von der Latch-Schaltung 13&sub1; umgekehrt, bevor sie vom Selektor 17 ausgegeben werden. Da die Ausgabe von der Latch-Schaltung 11 auf dem H-Pegel ist, hängt der Ausgangspegel der UND-Schaltung 20 von dem Ausgangspegel der Setz- Latch-Schaltung 21 ab. Es ist zu beachten, daß die Setz-Latch-Schaltung 21 zuerst mit ihrem Ausgangspegel auf "H" im Setz-Zustand ist. Daher ist der Ausgangspegel der UND-Schaltung 20 zuerst auf dem H-Pegel, was dazu führt, daß der Selektor 19 die Eingabe A für eine Ausgabe auswählt.
Die Datenausgabe von der Latch-Schaltung 13&sub1; über das TAKT-Signal von der UND-Schaltung 15 wird während des ersten TAKT-Signals (H-Pegel) bei den Selektoren 17 und 19 zweimal umgekehrt, die die Eingabe A auswählen, wie es oben beschrieben ist, und als Ergebnis die Daten zur Latch-Schaltung 23 wie sie sind ausgeben. Beispielsweise liefert die Latch-Schaltung 23 "1", wenn die ersten Ausgangsdaten von der Latch-Schaltung 13&sub1; "1" sind, und "0", wenn sie "0" sind.
Während des nächsten TAKT-Signals (H-Pegel) wird ein Wert durch die UND-Schaltung 22 als das logische Produkt des durch das TAKT-Signal des vorherigen Zyklus (die Ausgabe von der UND-Schaltung 20) ausgewählten Setz- Signals bestimmt, und die Ausgabe des vorherigen Zyklus vom Selektor 17 wird durch die Setz-Latch-Schaltung 21 zwischengespeichert, über die UND-Schaltung 20 ausgegeben und zum Selektoranschluß S des Selektors 19 gesendet, so daß eine der Eingaben A oder B ausgewählt wird.
Wenn die Latch-Schaltung 13&sub1; "0" als die ersten Ausgangsdaten ausgibt, und "1" als die zweiten Ausgangsdaten, da das gemäß dem TAKT-Signal des vorherigen Zyklus (der Ausgabe von der UND-Schaltung 20) ausgewählte Setz- Signal "1" ist und die Ausgabe vom Selektor 17 des vorherigen Zyklus derart umgekehrt ist, daß sie "1" ist, gibt die UND-Schaltung 22 "1" aus, und gibt die UND- Schaltung 20 "1" aus. Daher wählt der Selektor 19 die Eingabe A aus, was dazu führt, daß die obigen zweiten Ausgangsdaten "1" zweimal umgekehrt werden und als "1" ausgelesen werden. Wenn die Latch-Schaltung 13&sub1; "1" als die ersten Ausgangsdaten ausgibt, und "1" als die zweiten Ausgangsdaten, dann ist das gemäß dem TAKT-Signal des vorherigen Zyklus (der Ausgabe von der UND- Schaltung 20) ausgewählte Setz-Signal "1", und die Ausgabe vom Selektor 17 des vorherigen Zyklus wird derart umgekehrt, daß sie "0" ist, und die UND-Schaltung 22 gibt "0" aus, und die UND-Schaltung 20 gibt "0" aus. Daher wählt der Selektor 19 die Eingabe B aus, und die obigen zweiten Ausgangsdaten "1" werden einmal umgekehrt und als "0" ausgelesen.
Somit werden serielle Daten in einer Zweierkomplementen-Darstellung von der Latch-Schaltung 23 synchron zum TAKT-Signal ausgegeben.
Beim ersten Ausführungsbeispiel der Fig. 1 sollten die Selektoren 12n-1 bis 12&sub1; und die Selektoren 17 und 19 derart eingestellt werden, daß sie eine Verzögerungszeit haben, die die Anstiegszeit des Taktsignals übersteigt, um ein Zwischenspeichern bei den Latch-Schaltungen 13n-1 bis 13&sub1; und der Latch- Schaltung 23 sicherzustellen. Wenn die Selektoren 12n-1 bis 12&sub1; und die Selektoren 17 und 19 eine Verzögerungszeit haben, die kürzer als die Anstiegszeit des Taktsignals ist, veranlaßt das erste Ansteigen des Taktsignals auf ein Eintreten des LADE-Signals zum H-Pegel hin, daß die Latch-Schaltungen 13n-1 bis 13&sub1; und die Latch-Schaltung 23 in einen "Durchgangs"-Zustand eintreten und alle von ihnen denselben Pegel wie das Erdpotential (L-Pegel) haben.
Wenn die Selektoren 12n-1 bis 12&sub1; und die Selektoren 17 und 19 eine Verzögerungszeit haben, die größer als die Anstiegszeit des Taktsignals ist, dann werden die durch die Latch-Schaltungen 13n-1 bis 13&sub1; zwischengespeicherten parallelen Daten aufeinanderfolgend übertragen.
Bei einer Umwandlung paralleler Daten in der Vorzeichen-Betrags- Darstellung in serielle Daten in der Zweierkomplementen-Darstellung werden die Vorzeichenbit-Daten und die Daten, die andere als das Vorzeichenbit sind, unterschiedlich behandelt. Beim ersten Ausführungsbeispiel der vorliegenden Erfindung wird "0" zur Latch-Schaltung 13n-1 gegeben, um zu verhindern, daß die von der Latch-Schaltung 13&sub1; seriell ausgegebenen Daten zusammen mit dem Vorzeichenbit beim Selektor 17 umgekehrt werden, selbst wenn die Daten negativ sind. Somit ist ein Wandler gemäß dem ersten Ausführungsbeispiel zu einer Datenumwandlung ohne Beurteilung, ob jedes Datenbit bei einer seriellen Ausgabe ein Vorzeichenbit ist oder nicht, fähig.
Fig. 3 zeigt den Aufbau eines Parallel-Seriell-Datenwandlers gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Bei einem Datenwandler gemäß diesem Ausführungsbeispiel sind die Latch-Schaltungen 13n-1 bis 13&sub1; und die Latch-Schaltung 23 beim ersten Ausführungsbeispiel der Fig. 1 durch die Latch-Schaltungen 33n-1 bis 33&sub1; und 43 ersetzt, die Zwei-Phasen-D-Typ- Flip-Flops aufweisen, die gemäß dem Master-Slave-Verfahren arbeiten. Für TAKT- Signale sind ein Master-TAKT (1) und ein Slave-TAKT (2) vorgesehen. Zusätzlich zur UND-Schaltung 15, die die logische UND-Verknüpfung der Ausgabe von der ODER-Schaltung 14 und dem Master-TAKT (1) vornimmt, ist eine weitere UND- Schaltung 35 zur UND-Verknüpfung der Ausgabe von der ODER-Schaltung 14 und des Slave-TAKTS (2) hinzugefügt. Außer diesen Punkten hat dieses Ausführungsbeispiel denselben Aufbau wie in Fig. 1. Fig. 4 ist ein Zeitdiagramm von Eingangs/Ausgangssignalen bei einer Umwandlungsoperation gemäß dem zweiten Ausführungsbeispiel.
Das zweite Ausführungsbeispiel arbeitet grundsätzlich auf dieselbe Weise wie das erste Ausführungsbeispiel, außer daß ein Zwischenspeichern paralleler Daten und eine Ausgabe serieller Daten mit dem Slave-TAKT (2) synchronisiert ist. Bei diesem Ausführungsbeispiel eliminiert eine Annahme von Latch-Schaltungen unter Verwendung des Master/Slave-Verfahrens die Notwendigkeit eines Achtens auf die Verzögerungszeit bei den Selektoren 12n-1 bis 12&sub1;, um eine Zwischenspeicherungsoperation bei den Latch-Schaltungen wie beim ersten Ausführungsbeispiel sicherzustellen.
Als nächstes wird ein drittes Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Das dritte Ausführungsbeispiel ist ein Parallel-Seriell- Datenwandler, der mit einem Nichtvorhandensein des SPEICHER-Signals fertigwerden kann. Fig. 5 ist ein Blockdiagramm zum Zeigen des dritten Ausführungsbeispiels. Es ist hier angenommen, daß die parallelen Daten wenigstens einen Takt vor dem LADE-Signal fest sind, und unveränderlich gehalten werden, während das LADE-Signal auf dem H-Pegel ist. Anders ausgedrückt ist dies ein Schaltungsaufbau zum Fortfahren mit einem Empfangen derselben parallelen Daten, selbst nachdem die parallelen Daten fixiert sind.
Wie es in Fig. 5 gezeigt ist, weist ein Parallel-Seriell-Datenwandler gemäß dem dritten Ausführungsbeispiel folgendes auf: Selektoren 50&sub1;, ..., 50n-2 und 50n-1, Latch-Schaltungen 51&sub2;, ..., 51n-2 und 51n-1, eine Latch-Schaltung 51&sub1;, Inverter 53 und 54, einen Selektor 55, einen Inverter 56, einen Selektor 57, UND- Schaltungen 58 und 60, eine Setz-Latch-Schaltung 59 und eine Latch-Schaltung 63. Von n Bits von parallelen Daten (I&sub1;, ..., In-2, In-1 und In) in einer Vorzeichen- Betrags-Darstellung empfangen die Selektoren 50&sub1;, ..., 50n-2 und 50n-1 die Daten außer dem Vorzeichenbit In (I&sub1;, ..., In-2 und In-1) als Eingabe A. Die Latch- Schaltungen 51&sub2;, ..., 51n-2 und 51n-1, die die Ausgaben von den Selektoren 50&sub1;, 50n-2 und 50n-1 über das TAKT-Signal zwischenspeichern und sie über das beim Wandler 53 umgekehrte LADE-Signal als Eingabe B zu den entsprechenden Selektoren 50&sub1;, ..., 50n-2 zurückbringen.
Die Latch-Schaltung 51, der Inverter 54, der Selektor 55, der Inverter 56, der Selektor 57, die UND-Schaltung 58, die Setz-Latch-Schaltung 59 und die UND- Schaltung 60 entsprechen jeweils der Latch-Schaltung 13&sub1; dem Inverter 16, dem Selektor 17, dem Inverter 18, dem Selektor 19, der UND-Schaltung 20, der Setz- Latch-Schaltung 21 und der UND-Schaltung 22 beim ersten Ausführungsbeispiel.
Nimmt man nun Bezug auf Fig. 6, die ein Zeitdiagramm von Eingangs/Ausgangssignalen ist, wird die Operation des Wandlers gemäß diesem Ausführungsbeispiel mit derjenigen beim ersten Ausführungsbeispiel verglichen. Beim ersten Ausführungsbeispiel, wie es in Fig. 1 gezeigt ist, werden von n Bits von parallelen Daten I&sub1;, ..., In-2, In-1 und In in der Vorzeichen-Betrags-Darstellung die parallelen Daten außer dem Vorzeichenbit In (I&sub1;, ..., In-2 und In-1) gemäß dem SPEICHER-Signal zwischengespeichert. Bei diesem Ausführungsbeispiel wird jedoch ein Zwischenspeichern gemäß dem TAKT-Signal durchgeführt, während das LADE-Signal auf dem L-Pegel ist. Die Schaltung, die die Latch-Schaltung 51, den Inverter 54, den Selektor 55, den Inverter 56, den Selektor 57 und die UND- Schaltungen 58 und 60 und die Setz-Latch-Schaltung 59 wie beim ersten Ausführungsbeispiel aufweist, arbeitet auf dieselbe Weise wie das erste Ausführungsbeispiel, und die Beschreibung davon ist weggelassen.
Fig. 7 ist ein Parallel-Seriell-Datenwandler gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung. Für dieses Ausführungsbeispiel sind die Latch-Schaltungen 51n-1 bis 51&sub1; und die Latch-Schaltung 53 beim dritten Ausführungsbeispiel durch Latch-Schaltungen 71n-1 bis 71&sub1; und eine Latch- Schaltung 73, die Zweiphasen-D-Typ-Flip-Flops aufweisen, die gemäß dem Master/Slave-Verfahren arbeiten, ersetzt. Für TAKT-Signale werden ein Master- TAKT (1) und ein Slave-TAKT (2) zu den Latch-Schaltungen eingegeben.
Fig. 8 ist ein Zeitdiagramm zum Zeigen des Betriebs beim vierten Ausführungsbeispiel. Außer daß das Zwischenspeichern paralleler Daten und die Ausgabe serieller Daten mit dem Slave-TAKT (2) synchronisiert ist, ist der Betrieb genau derselbe wie beim ersten und beim dritten Ausführungsbeispiel.
Somit sind bei den obigen Ausführungsbeispielen Exklusiv-ODER- Schaltungen und Addierer, die für die Anzahl von Bits bei einem herkömmlichen Wandler erforderlich sind, durch eine Latch-Schaltung und eine Setz-Latch- Schaltung, zwei Selektoren, zwei Inverter und zwei UND-Schaltungen ersetzt. Dies reduziert die Anzahl von Schaltungselementen stark, was in einer Schaltung kleineren Ausmaßes resultiert. Die vorliegende Erfindung ist dann besonders effektiv, wenn sie auf einen Wandler für eine große Anzahl von Bits angewendet wird.

Claims

1. Parallel-Seriell-Datenwandler zum Umwandeln paralleler Daten aus n (positiven ganzzahligen) Bits (wobei n das signifikanteste Bit ist) in einer Vorzeichen-Betrags-Darstellung in serielle Daten in einer Zweierkomplementen-Darstellung, wobei der Wandler folgendes aufweist:

eine n-te Latch-Schaltung (11) von insgesamt n Latch-Schaltungen, wobei die n-te Latch-Schaltung das Vorzeichenbit beim signifikantesten Bit der parallelen Daten in Antwort auf ein SPEICHER-Signal zwischenspeichert;

einen n-1-ten Selektor (12n-1) von insgesamt n+1 Selektoren, wobei der n-1-te Selektor das n-1-te Bit der parallelen Daten als die erste Eingabe und den Erdungspegel als die zweite Eingabe empfängt und eine von ihnen für eine Ausgabe gemäß dem SPEICHER-Signal auswählt;

eine n-1-te Latch-Schaltung (13n-1), die die Ausgabe vom n-1-ten Selektor (12n-1) in Antwort auf ein vorbestimmtes TAKT-Signal zwischenspeichert;

einen i-ten Selektor (12i), der das i-te Bit der parallelen Daten (i = n-2, n-3, ..., 2 und 1) als die erste Eingabe und die Ausgabe von einer i+1-ten Latch- Schaltung als die zweite Eingabe empfängt und eine von ihnen für eine Ausgabe gemäß dem SPEICHER-Signal auswählt;

eine i-te Latch-Schaltung (131), die die Ausgabe vom i-ten Selektor (12i) in Antwort auf das TAKT-Signal zwischenspeichert;

einen ersten Inverter (16), der die Ausgabe von der ersten (i = 1) Latch- Schaltung (131) umkehrt;

einen n-ten Selektor (17), der die Ausgabe vom ersten Inverter (16) als die erste Eingabe und die Ausgabe von der ersten Latch-Schaltung (131) als die zweite Eingabe empfängt und eine von ihnen für eine Ausgabe gemäß der Ausgabe von der n-ten Latch-Schaltung (11) auswählt;

einen zweiten Inverter (18), der die Ausgabe vom n-ten Selektor (17) umkehrt;

einen n+1-ten Selektor (19), der die Ausgabe vom zweiten Inverter (18) als die erste Eingabe und die Ausgabe vom n-ten Selektor (17) als die zweite Eingabe empfängt und eine von ihnen gemäß einem vorbestimmten Auswahlsignal für eine Ausgabe als die seriellen Daten in der Zweierkomplementen-Darstellung auswählt;

eine erste UND-Schaltung (22), die die logische UND-Verknüpfung der Ausgabe vom n-ten Selektor (17) und dem Auswahlsignal vornimmt;

eine Setz-Latch-Schaltung (21), die gemäß dem SPEICHER-Signal gesetzt wird und die Ausgabe von der ersten UND-Schaltung (22) in Antwort auf das TAKT-Signal zwischenspeichert; und

eine zweite UND-Schaltung (20), die die logische UND-Verknüpfung der Ausgabe von der Setz-Latch-Schaltung (21) und der Ausgabe von der n-ten Latch-Schaltung (11) für eine Ausgabe als das Auswahlsignal vornimmt,

wobei das Taktsignal für die n-1-te Latch-Schaltung (13n-1), die i-te Latch- Schaltung und die Setz-Latch-Schaltung (21) die logische UND-Verknüpfung des TAKT-Signals mit der logischen ODER-Verknüpfung des SPEICHER- Signals und des LADE-Signals zum Führen einer seriellen Datenausgabe ist.

2. Parallel-Seriell-Datenwandler nach Anspruch 1, wobei die n-te Latch- Schaltung (11), die n-1-te Latch-Schaltung (13n-1) und die i-te Latch-Schaltung (13i) D-Typ-Flip-Flops aufweisen.

3. Parallel-Seriell-Datenwandler nach Anspruch 1, wobei die n-1-te und die i-te Latch-Schaltungen derart entwickelt sind, daß sie gemäß dem Master/Slave- Verfahren mit zwei D-Typ-Flip-Flops arbeiten, die ein Zwischenspeichern gemäß TAKT-Signalen zweier unterschiedlicher Phasen durchführen.

4. Parallel-Seriell-Datenwandler zum Umwandeln paralleler Daten von n (positiven ganzzahligen) Bits (wobei n das signifikanteste Bit ist) in einer Vorzeichen-Betrags-Darstellung in serielle Daten in einer Zweierkomplementen-Darstellung, wobei der Wandler folgendes aufweist:

einen n-1-ten Selektor (50n-1) von insgesamt n+1 Selektoren, wobei der (n-1)-te Selektor das n-1-te Bit der parallelen Daten als die erste Eingabe und den Erdungspegel als die zweite Eingabe empfängt und eine von ihnen für eine Ausgabe gemäß einem invertierten LADE-Signal auswählt;

eine n-1-te Latch-Schaltung (51n-1) von insgesamt (n-1) Latch- Schaltungen, wobei die (n-1)-te Latch-Schaltung die Ausgabe vom n-1-ten Selektor (50n-1) in Antwort auf ein vorbestimmtes TAKT-Signal zwischenspeichert;

einen 1-ten Selektor (50i), der das i-te Bit der parallelen Daten (1 = n-2, n-3, ..., 2 und 1) als die erste Eingabe und die Ausgabe von der i+1-ten Latch- Schaltung als die zweite Eingabe empfängt und eine von ihnen für eine Ausgabe gemäß dem invertierten LADE-Signal auswählt;

eine i-te Latch-Schaltung (51i), die die Ausgabe vom i-ten Selektor (50i) in Antwort auf das TAKT-Signal zwischenspeichert;

einen ersten Inverter (54), der die Ausgabe von der ersten (i = 1) Latch- Schaltung (51&sub1;) umkehrt;

einen n-ten Selektor (55), der die Ausgabe vom ersten Inverter (54) als die erste Eingabe und die Ausgabe von der ersten Latch-Schaltung (51&sub1;) als die zweite Eingabe empfängt und eine von ihnen für eine Ausgabe gemäß dem Vorzeichenbit der parallelen Daten auswählt;

einen zweiten Inverter (54), der die Ausgabe vom n-ten Selektor (55) invertiert;

einen n+1-ten Selektor (57), der die Ausgabe vom zweiten Inverter (54) als die erste Eingabe und die Ausgabe vom n-ten Selektor (55) als die zweite Eingabe empfängt und eine von ihnen gemäß einem vorbestimmten Auswahlsignal für eine Ausgabe als die seriellen Daten in der Zweierkomplementen-Darstellung auswählt;

eine erste UND-Schaltung (60), die die logische UND-Verknüpfung der Ausgabe vom n-ten Selektor (55) und des Auswahlsignals vornimmt;

eine Setz-Latch-Schaltung (59), die gemäß dem SPEICHER-Signal gesetzt wird und die Ausgabe von der ersten UND-Schaltung (60) in Antwort auf das TAKT-Signal zwischenspeichert; und

eine zweite UND-Schaltung (58), die die logische UND-Verknüpfung der Ausgabe von der Setz-Latch-Schaltung (59) und des Vorzeichenbits der parallelen Daten für eine Ausgabe als das Auswahlsignal vornimmt.

5. Parallel-Seriell-Datenwandler nach Anspruch 4, wobei die n-1-te Latch- Schaltung (51n-1), die i-te Latch-Schaltung (51i) D-Typ-Flip-Flops aufweisen.

6. Parallel-Seriell-Datenwandler nach Anspruch 4, wobei die n-1-te und i-te Latch-Schaltungen derart entworfen sind, daß sie gemäß dem Master/Slave- Verfahren mit zwei D-Typ-Flip-Flops arbeiten, die ein Zwischenspeichern gemäß TAKT-Signalen zweier unterschiedlicher Phasen durchführen.