DE3335565C2

DE3335565C2 -

Info

Publication number: DE3335565C2
Application number: DE19833335565
Authority: DE
Inventors: Udo Dipl.-Ing. 8000 Muenchen De Reimann
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1983-08-31
Filing date: 1983-09-30
Publication date: 1988-03-31
Also published as: DE3335565A1

Description

Die Erfindung betrifft eine Schaltungsanordnung zur schnellen Ermittlung der betragsmäßig größten Differenz zwischen drei binären Zahlenwerten, zur Zuordnung des Betrages der größ ten Differenz zu einem von mehreren Zahlenbereichen und zur Erzeugung eines dem Bereich entsprechenden Steuersignals, insbesondere bei einer Anordnung zur zweidimensionalen DPCM- Codierung mit einem umschaltbaren Quantisierer und einer Quantisierersteuerung, der jeweils der zuletzt errechnete einen Bildpunktsignalwert darstellenden Zahlenwert und über Register diesem benachbarte Bildpunktsignalwerte zugeführt sind, wobei eine Vergleichseinrichtung und eine Extremwert steuerung zur Ermittlung des größten und des kleinsten Zahlenwertes der benachbarten Bildpunktsignalwerte vor gesehen ist, mit einer Subtraktionseinrichtung zur Bil dung der Differenzen.

Bei der Verarbeitung von Daten, insbesondere bei der Codie rung von Fernsehsignalen tritt häufig das Problem auf, daß von mehreren Zahlenwerten die größte Differenz ermittelt werden soll. Dies ist beispielsweise bei der DPCM-Codierung von Fernsehsignalen der Fall, bei dem abhängig vom Kontrast eines zu codierenden Bildpunktes zu den ihm umgebenden Bildpunkten ein Quantisierer gesteuert werden soll. Liegt nur ein geringer Kontrast vor, der bei der gesteuerten DPCM-Codierung meist als "Aktivität" bezeichnet wird, so erfolgt die Codierung in kleinen Stufen, während bei großer Aktivität größere Quantisierungsschritte verwendet wer den. Hierdurch wird eine Verbesserung der Bildqualität er zielt. Zeitkritisch ist jeweils die Verarbeitung des letzten vor dem zu codierenden Bildpunkt liegende Bild punktsignal. Alle anderen Bildpunktsignale liegen dem Codierer, bzw. empfangsseitig dem Decodierer, bereits länger vor. Hierdurch kann bereits eine Vorverarbeitung erfolgen, so daß nur noch Rechenoperationen durchgeführt werden müssen, an denen der letzte Bildpunktsignalwert A beteiligt ist.

Zwischen zwei Extremwerten E und F der Bildpunktsignal werte und dem letzten Bildpunktsignalwert A werden Diffe renzen gebildet. Aus den Vorzeichen dieser Differenzen wird die maximale Differenz ermittelt und über Multiplexer durchgeschaltet. Obwohl eine Differenzauswahlschaltung zur Ermittlung der maximalen Differenz nur wenige Gatter schaltungen enthält, bedingen diese Laufzeiten, die bei höheren Verarbeitungsgeschwindigkeiten bei jetzt üblichen Schaltkreistechniken nicht zur Verfügung stehen.

Nach der Ermittlung der größten Differenz wird diese einer Schwellwertlogik zugeführt, die ein dem zugehörigen Zahlen bereich entsprechendes Steuersignal abgibt. Hierdurch ergibt sich eine zusätzliche Laufzeit.

Es ist die Aufgabe der Erfindung, eine Schaltungsanordnung zur schnellen Ermittlung der betragsmäßig größten Differenz von drei binär dargestellten Zahlenwerten und zur Codierung eines Steuersignals entsprechend der Zugehörigkeit zu einem Zahlenbereich anzugeben.

Ausgehend vom eingangs beschriebenen Stand der Technik, wird diese Aufgabe dadurch gelöst, daß nur die für eine Zahlen bereichszuordnung benötigten, nach dem Vorzeichenbit höchst wertigen Betragsbits der Differenzen an die Eingänge einer Logikschaltung angeschlossen sind, die eine getrennte Codie rung des Steuersignals sowohl für negative als auch für po sitive Differenzen gleichzeitig durchführt, daß sechs Aus gänge der Logikschaltung mit den codierten höchstwertigen Bits aller möglichen positiven und negativen Differenzen an Dateneingänge des ersten Multiplexers angeschlossen sind, daß jeweils weitere sechs Ausgänge der Logikschaltung mit codierten niederwertigeren Bits an Dateneingänge von weite ren Multiplexern angeschlossen sind und daß die Vorzeichen bits der drei Differenzen mit den Steuereingängen der Multi plexer so verbunden sind, daß das Steuersignal der größten Differenz durchgeschaltet wird.

Vorteilhaft bei dieser Schaltungsanordnung sind die erziel baren kurzen Laufzeiten. Die Differenzen der binären Zahlen werte werden der Logikschaltung LS zugeführt. In der Logik schaltung erfolgt bereits die Codierung der Bits des Steuer signals. Gleichzeitig erfolgt durch die Vorzeichenbits die Auswahl der richtigen Steuerbits über die Multiplexer. Durch die parallele Codierung der Steuerbits wird eine minimale Laufzeit erreicht.

Es ist vorteilhaft, daß von jeder Differenz nur das Vor zeichenbit und die folgenden drei höchstwertigen Betrags bits der Logikschaltung zugeführt sind.

Für die meisten Entscheidungen ist die Betrachtung der höchstwertigen Bits ausreichend. Hierdurch wird der Schal tungsaufwand erheblich reduziert.

Es ist zweckmäßig, daß als Logikschaltung ein Gatternetz werk vorgesehen ist.

Da die Logikschaltung eine geringe Laufzeit aufweisen soll, ist ein möglichst nur einstufiges Gatternetzwerk vorteil haft.

Es ist vorteilhaft, daß der Zahlenwertvorrat der größten Differenz in Bereiche eingeteilt ist, deren Grenzen Po tenzen von 2 mit ganzzahligen Exponenten oder Summen von diesen Potenzen sind.

Durch die Verwendung von ODER- und UND-Verknüpfungen wird die Logikschaltung bei geringer Laufzeit sehr einfach.

Weitere vorteilhafte Ausbildungen der Erfindung sind in den übrigen Unteransprüchen angegeben. Es zeigt

Fig. 1 ein Prinzipschaltbild der erfindungsgemäßen Schal tungsanordnung,

Fig. 2 eine Vorzeichentabelle,

Fig. 3 ein Ausführungsbeispiel der Logikschaltung mit Multi plexern und

Fig. 4 eine Codiertabelle für die Logikschaltung.

Das Prinzipschaltbild (Fig. 1) der erfindungsgemäßen Schal tungsanordnung enthält eine Subtraktionseinrichtung SUB, eine Logikschaltung LS und zwei Multiplexer MUX 4 und MUX 5. Die Subtraktionseinrichtung enthält drei Addierer 40, 41 und 42. Dem zweiten Eingang 2 des ersten Addierers 40 und dem zweiten Eingang 2 des zweiten Addierers 41 wird über ei nen Eingang 9 ₂ der Subtraktionseinrichtung der aktuelle Zahlen wert A, dieser steht als letzter zur Weiterverarbeitung zur Ver fügung, zugeführt. Über einen zweiten Eingang 40 ₁ der Subtraktionseinrichtung wird dem ersten Eingang 1 des ersten Addierers 40 und dem zweiten Eingang 2 des dritten Addierers 42 ein zweiter invertierter Zahlenwert -E zuge führt. Über einen dritten Eingang 41 ₁ der Subtraktions einrichtung wird der dritte invertierte Zahlenwert -F dem ersten Eingang des zweiten Addierers 41 zugeführt; der selbe nichtinvertierte Zahlenwert F wird über einen vier ten Eingang 42 ₁ der Subtraktionseinrichtung dem ersten Eingang 1 des dritten Addierers 42 zugeführt. Die Ausgänge der Addierer sind mit der Logikschaltung LS verbunden, de ren Ausgänge wiederum mit den Multiplexern MUX 4 und MUX 5 verbunden sind. Die von den Addierern abgegebenen Vorzeichen bits werden, hier nicht dargestellt, zum Ansteuern der Multi plexer verwendet.

In der Subtraktionseinrichtung SUB werden zwischen den drei Zahlenwerten A, E, F die drei Differenzen Z 1 = A - E, Z 2 = A - F und Z 3 = F - E gebildet. In der Logikschaltung wird bereits ein hier zwei Bits umfassendes Steuersignal codiert, das abhängig von der Größe des Betrages der jeweiligen Diffe renz ist. Das zwei Bits umfassende Steuersignal der größ ten Differenz wird über die Multiplexer MUX 4 und MUX 5 durch geschaltet; die zwei Bits des Steuersignals sind mit MSB und LSB bezeichnet.

Wie bereits erwähnt, erfolgt die Steuerung der Multiplexer durch Auswertung der Vorzeichen der Differenzen. Eine ent sprechende Vorzeichentabelle ist in Fig. 2 dargestellt. Von den acht dargestellten Vorzeichenkombinationen sind nur sechs wirklich möglich. Aus den Vorzeichenkombina tionen kann die betragsmäßig maximale Differenz MD er mittelt werden. Zusätzlich ist noch das Vorzeichen der maximalen Differenz V(MD) angegeben.

Anhand der Vorzeichentabelle Fig. 2 soll gezeigt werden, wie anhand der Vorzeichen V der Differenzen die maximale Differenz MD ermittelt werden kann. Ein positives Vor zeichen wird binär im allgemeinen als logische Null und ein negatives Vorzeichen als logische Eins dargestellt. Bei einer Differenz von 0 ist das Vorzeichen positiv. Die Auswertung soll anhand der letzten beiden Spalten der Tabelle näher erläutert werden. Den Vorzeichen ist zu entnehmen:

A < E, A < F, F E.

Folglich ist die betragsmäßig größte Differenz A - F.

Der letzten Spalte ist zu entnehmen, E < A, F < A, E < F. Deshalb ist die betragsmäßig größte Differenz MD : A - E.

Es ist selbstverständlich, daß auch andere Differenzen, also statt A - E, A - F und F - E auch z. B. E - A , A - F und E - F gebildet werden können.

In Fig. 3 ist ein Ausführungsbeispiel der Logikschaltung mit daran angeschlossenen Multiplexern MUX 4 und MUX 5 ange geben. Die Differenzen Z 1 bis Z 3 umfassen jeweils vier Bits. In diesem Beispiel wird angenommen, daß die Diffe renzen insgesamt neun Bits umfassen, von denen jedoch jeweils nur das Vorzeichenbit V und die folgenden drei höchstwertigen Bits K ₈, K ₇ und K ₆ ausgewertet werden. Das Vorzeichenbit V 1 ist mit den höchstwertigen Steuereingängen S 4 ₂ und S 5 ₂der Multiplexer MUX 4 bzw. MUX 5 verbunden. Ent sprechend ist das Vorzeichenbit V 2 der zweiten Differenz Z 2 mit den Steuereingängen S 4 ₁ und S 5 ₁ der Multiplexer verbun den, während das Vorzeichenbit V 3 der dritten Differenz Z 3 mit den niederwertigen Steuereingängen S 4 ₀ und S 5 ₀ ver bunden ist. Die Codierung der Steuerbits MSB _p, MSB _n und LSB _p, LSB _n (Fig. 1) erfolgt für alle möglichen positiven und negativen Differenzen in der hier aus NOR- und UND- Gattern bestehenden Logikschaltung. Durch die Vorzeichen bits werden die Steuerbits der maximalen Differenz MD über die Multiplexer MUX 4 und MUX 5 durchgeschaltet. Die Anzahl der Bits des Steuersignals entspricht daher der Anzahl der Multiplexer.

Jeweils die beiden nach dem Vorzeichenbit höchstwertigen Betragsbits K ₈ ¹ K ₇ ¹ der ersten Differenz Z 1, K ₈ ² und K ₇ ² der zweiten Differenz Z 2 und K ₈ ³ und K ₇ ³ der dritten Differenz Z 3 werden durch drei NOR-Gatter N 1 bis N 3 ver knüpft. Die Ausgänge der NOR-Gatter N 1 bis N 3 sind an die ersten drei Dateneingänge I 1 ₀ bis I 1 ₂ des Multiplexers MUX 4 angeschlossen. Dieselben Bitpaare sind nochmals über drei UND-Gatter U 1 bis U 3 verknüpft und an die Eingänge I 1 ₇, I 1 ₆ und I 1 ₅ angeschlossen. In entsprechender Weise sind jeweils die Bits K ₈ und K ₆ der drei Differenzen über weitere NOR-Gatter N 4 bis N 6 und über weitere UND-Gatter U 4 bis U 6 verknüpft und an die entsprechenden Eingänge I 5 ₀ bis I 5 ₇ des Multiplexers MUX 5 angeschlossen. Die Zugehörigkeit der Bits zu den Differenzen Z 1 bis Z 3 ist wiederum durch hochgestellte Zahlen angegeben.

An den invertierenden Ausgängen 0 ₄ und 0 ₅ der beiden Multi plexer werden die beiden Steuerbits MSB und LSB abgegeben. Das Vorzeichenbit V(MD) der größten Differenz entspricht dem Vorzeichen V 1 der ersten Differenz Z 1. Dieses Vorzei chenbit wird jedoch in den meisten Anwendungsfällen nicht benötigt; es ist hier an einem Ausgang 0 _V herausgeführt.

Zum besseren Verständnis der Logikschaltung ist eine Codier tabelle in Fig. 4 angegeben. Für positive und negative Vor zeichen wurden getrennt Kombinationen der Zahlenwerte K ₈ bis K ₆ dargestellt. Diese wurden vereinfachend mit a, b und c bezeichnet. Von der Annahme ausgehend, daß es sich um das achte bis sechste Bit, die höchstwertigen Bits nach dem Vorzeichenbit, handelt und die Schwellwerte mit 32, 64 und 96 festgelegt sind, kann eine Aufteilung in die ent sprechenden Zahlenbereiche durch die gleichzeitig als Schwellwertlogik und Codierschaltung arbeitende Logikschal tung LS vorgenommen werden. Dies geschieht für positi ve Vorzeichen "+V" der maximalen Differenz MD durch eine ODER- oder NOR-Verknüpfung für negative Vorzeichen "-V" durch eine UND- und NAND-Verknüpfung. So sind beispiels weise alle ausgewerteten Bits bei einer Differenz 32 gleich "0". Wird der erste Schwellwert von 32 überschritten, so wird das niederwertigste Bit K ₆ der betrachteten Diffe renz zur "1", die beiden höherwertigeren Bits müssen jedoch noch "0" bleiben. Bei negativem Vorzeichen -V der maxima len Differenz sind in der Tabelle logische Nullen und lo gische Einsen vertauscht. Entsprechend erfolgt die Heraus gatterung durch eine UND- oder NAND-Verknüpfung.

Die Codierung aller eventuell benötigten Steuerbits er folgt für alle Differenzen gleichzeitig. Wie bereits bei der Besprechung der Tabelle in Fig. 2 angegeben, erfolgt die Auswahl der maximalen Differenz durch die Vorzeichen bits. Anstelle der Bits der maximalen Differenz werden jetzt aber die jeweiligen Steuerbits MSB _p und LSB _p der maximalen positiven Differenz oder MSB _n und LSB _n der maxi malen negativen Differenz durchgeschaltet.

Bei der Schaltungsanordnung und der Codiertabelle wurde an genommen, daß die Ausgänge der Multiplexer invertieren.

Bei einem diskreten Aufbau der Schaltungsanordnung können die Multiplexer 54F/74F151 der Firma Fairchild, 464 Ellis Street, Mountain View, California verwendet werden. Bei einer integrierten Lösung können die Dateneingänge der Multiplexer jeweils auf sechs reduziert werden.

Abschließend noch eine Betrachtung zu der Subtraktions einrichtung. Statt der verwendeten Addierer können selbst verständlich auch Subtraktionsschaltkreise eingesetzt wer den, wenn die Laufzeiten dies zulassen. Bei der Verwendung von Addierern wird dann eine Subtraktion korrekt ausge führt, wenn das Zweierkomplement der zu subtrahierenden Zahl addiert wird. In den meisten Fällen ist es aber ausreichend, wenn alle Bits der zu subtrahierenden Zahl invertiert und addiert werden. Dies bedeutet im Endergeb nis bei einem negativen Vorzeichen der maximalen Differenz einen Fehler in der letzten ausgewerteten Binärstelle. Bei der Einteilung der Zahlenwerte der maximalen Differenz in mehrere Bereiche spielt dieser Fehler im allgemeinen keine Rolle. Er kann natürlich auch durch eine komplizierter auf gebaute Logikschaltung eliminiert werden. Ebenso ist es bei der Weiterverarbeitung der Steuerbits möglich, unter Verwendung des Vorzeichenbits eine exakte Bereichseintei lung zu erzielen.

Claims

1. Schaltungsanordnung zur schnellen Ermittlung der betrags mäßig größten Differenz (MD) zwischen drei binären Zahlen werten (A, E, F), zur Zuordnung des Betrages der größten Differenz (| MD |) zu einem von mehreren Zahlenbereichen und zur Erzeugung eines dem Bereich entsprechenden Steuersi gnals (MSB, LSB), insbesondere bei einer Anordnung zur zwei dimensionalen DPCM-Codierung mit einem umschaltbaren Quan tisierer und einer Quantisierersteuerung, der jeweils der zuletzt errechnete einen Bildpunktsignalwert darstellende Zahlenwert (A) und über Register diesem benachbarte Bild punktsignalwerte (B, C, D, . . .) zugeführt sind, wobei eine Vergleichseinrichtung und eine Extremwertsteuerung zur Er mittlung des größten und des kleinsten Zahlenwertes (E, F) der benachbarten Bildpunktsignalwerte (B, C, D, . . .) vor gesehen ist, mit einer Subtraktionseinrichtung (SUB) zur Bildung der Differenzen (Z 1 = A - E, Z 2 = A - F, Z 3 = F - E), dadurch gekennzeichnet, daß nur die für eine Zahlenbereichszuordnung benötigten, nach dem Vorzeichenbit (V) höchstwertigen Betragsbits (K ₈, K ₇, K ₆) der Differenzen (Z 1, Z 2, Z 3) an die Eingänge einer Logik schaltung (LS) angeschlossen sind, die eine getrennte Co dierung des Steuersignals (MSB, LSB) sowohl für negative als auch für positive Differenzen (Z 1, Z 2, Z 3) gleichzeitig durchgeführt, daß sechs Ausgänge der Logikschaltung (LS) mit den codierten höchstwertigen Bits (MSB _p, MSB _n) aller möglichen positiven und negativen Differenzen (Z 1, Z 2, Z 3) an Dateneingängen (I 4 ₀, I 4 ₁, . . .) eines ersten Multi plexers (MUX 4) angeschlossen sind, daß jeweils weitere sechs Ausgänge der Logikschaltung (LS) mit codierten nieder wertigeren Bits (LSB) an Dateneingänge (I 5 ₀, I 5 ₁, . . .) eines weiteren Multiplexern (MUX 5) angeschlossen sind, und daß die Vorzeichenbits (V 1, V 2, V 3) der drei Differenzen (Z 1, Z 2, Z 3) mit den Steuereingängen (S 4 ₀, S 4 ₁, S 4 ₂; S 5 ₀, S 5 ₂) der beiden Multiplexer (MUX 4, MUX 5) so verbunden sind, daß das Steuersignal (MSB, LSB) der größten Differenz (MD) durchgeschaltet wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei drei Betragsbits jeweils das nach dem Vorzeichenbit (V) höchstwertige Betragsbit (K ₈) jeder Differenz (Z 1, Z 2, Z 3) mit dem jeweiligen niederwertigeren Betragsbit (K ₇) durch ein NOR/OR-Gatter (N 1, N 2 , N 3) zusammengefaßt sind, daß jeweils dieselben Betragsbitpaare über AND/NAND-Gatter (U 1, U 2, U 3) zusammengefaßt sind, daß die Ausgänge der NOR/OR- und AND/NAND-Gatter mit den Dateneingängen (I 4 ₀, I 5 ₁, . . .) des ersten Multiplexers (MUX 4) verbunden sind, daß jeweils das höchstwertige Betragsbit (K ₈) mit dem bewerteten niederwertigsten Betragsbit (K ₆) in derselben Weise durch weitere NOR/OR- (N 4, N 5, N 6) und AND/NAND- Gatter (U 4, U 5, U 6) verknüpft sind, daß die Ausgänge dieser Gatter mit den Dateneingängen (I 5 ₀, I 5 ₁, . . .) des zweiten Multiplexers (MUX 5) verbunden sind, und daß die Vorzeichenbits (V 1, V 2, V 3) der Differenzen mit den Steuereingängen (S 4 ₀, S 4 ₁, S 4 ₂; S 5 ₁, S 5 ₂, S 5 ₃) der beiden Multi plexer (MUX 4, MUX 5) verbunden sind.

3. Schaltungsanordnung nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet, daß die Schaltungsanordnung in monolithischer Integration realisiert ist.