DE1204432C2 - Paritaetsschaltung fuer digitalrechner - Google Patents

Description

2. Pantätsschaltung nach Anspruch 1, dadurch tung sperrt.
gekennzeichnet, daß die Paritätsgeneratorschaltung so ausgelegt ist, daß die von ihr erzeugte
Teilwortparitätsziffer (Gp) anzeigt, ob der andere 30

Teil (D₄ bis D₁₈) des Wortes eine ungerade oder .

gerade Anzahl von »Einsen« enthält. Die Erfindung bezieht sich auf Datenverarbeitungs-

3. Paritätsschaltung nach Anspruch 2, bei wel- einrichtungen und hat insbesondere neuartige und eher die Bits des Wortes über eine Sammelleitung verbesserte Paritätskontroll-, Paritätserzeuger- und zu Ausblendtorgliedern übertragen werden, ge- 35 Maskierungsschaltungen für Digitalrechner zum kennzeichnet durch einen Maskengenerator (120), Gegenstand.

der die Ausblendtorglieder (125) und die Tor- Ein Digitalrechner kann eine beträchtliche Anzahl

schaltungsanordnung (121, 122) so steuert, daß von Paritätskontroll- und Paritätserzeugerschaltungen

die Bits (D₁ bis D₁₈) des anderen Teiles des Wor- enthalten. Beispielsweise ist den verschiedenen Über-

tes von den Ausblendtorgliedern (125) durchge- 4° tragereinheiten im Rechner jeweils eine besondere

lassen werden und gleichzeitig die Torschaltungs- Paritätskontrollschaltung zugeordnet. Ebenso ist

anordnung (121, 122) die Paritätssignaie (O₁, E₁, gewöhnlich jeweils eine Paritätserzeugerschaltung an

F₃, G₃) des einen Wortteiles der Paritätsgenera- denjenigen zahlreichen Plätzen im Rechner angeord-

torschaltung (127, F i g. 6) zuführt, wobei gleich- net, wo die Parität eines verarbeiteten oder behan-

zeitig die Paritätszißer (G₁,) für den anderen 45 delten Wortes geändert werden kann.

Wortteil und dieser Wortteil selbst in ein Teil- Paritätserzeuger- und Paritätskontrollschaltungen

Wortregister (124, Fig. 9) eingegeben werden. sind verhältnismäßig teuer. Ein bekannter Rechner

4. Paritätsschaltung nach Anspruch 2 oder 3, enthält beispielsweise zwischen 8 und 16 Paritätsermit einer Paritätsprüfschaltung, die bei Überein- zeuger oder -generatoren, je nach der Anzahl der Stimmung der von ihr erzeugten Paritätsziffer 5° vorhandenen arithmetischen Einheiten und Trennt/i, L) mit der übertragenen Paritätsziffer (Λ „, oder Puffereinheiten. Jeder Generator enthält etwa Bp) des Wortes ein Paritätsprüfsignal (PC) lie- 148 Transistoren. Der gleiche Rechner hat zwischen fert, dadurch gekennzeichnet, daß die Paritäts- 6 und 10 Paritätskontrollstufen, je nach der Anzahl generatorschaltung (F i g. 7) nur bei Vorhanden- der vorhandenen Speichereinheiten und wichtigen sein des Paritätsprüfsignals (PC) arbeitet und 55 Empfangsregister. Für jede asynchrone Hochleistungsdas Paritätsbit (Gp) für den anderen Wortteil kontrollstufe werden 152 Transistoren benötigt, liefert. Durch den Bedarf an einer großen Anzahl von

5. Paritätsschaltung nach Anspruch 1, dadurch Paritätskontroll- und Paritätsgeneratorschaltungen gekennzeichnet, daß eine Paritätsprüfschaltung verteuert sich daher der Rechner erheblich. Ferner (t 1 g. 8) vorhanden ist, die eine erste Schaltungs- 60 wird bei den bekannten Rechnern für die Paritätsstufe (F i g. 2) zur gleichzeitigen gruppenweisen kontrolle und die Paritätserzeugung erhebliche Zeit Prüfung der Ziffern des Wortes und zur Erzeu- verbraucht.

gung einer im Vergleich mit diesen Ziffern klei- Ein Zweck der Erfindung ist es daher, die erfor-

neren Anzahl von zweiten Paritätssignalen (E, derliche Anzahl von Paritätsgeneratoren und Pari-

O), die jeweils die Anzahl der »Einsen« in den 65 tätskontrollstufen im Rechner zu vermindern und da-

verschiedenen geprüften Zifferngruppen angeben, mit die Kosten des Rechners herabzusetzen,

eine zweite Schaitungsstufe (F i g. 3) zur gleich- Mit der Paritätserzeugung hangt das Problem der

zeitigen gruppenweisen Prüfung der von der Maskierung oder Ausblendung zusammen. Das

Maskieren, Abdecken oder Ausblenden ist ein Verfahren, welches man verwendet, wenn man ein Wort in einem Rechner in zwei oder mehrere Teilwörter jeweils mit einer geringeren Anzahl von Binärbits als im Gesamtwort trennen oder zerlegen will. Dabei kann es erforderlich sein, für eines oder beide Teilwörter vor ihrer Weiterverwendung ein Paritätsbit zu erzeugen.

Das Ausblenden in Digitalrechnern geschieht vielfach in der arithmetischen Einheit des Rechners. Das Ausblenden stellt eine synchrone Operation dar, die in der ungünstigsten Zeit und nicht etwa in der durchschnittlichen Zeit durchgeführt werden muß. Ferner ist die für die Durchführung des Ausblendens benötigte Zeit als »Extrazeit« anzusehen in dem Sinne, daß während des Ausblendens keinerlei andere Operationen vorgenommen werden.

Aus »IBM Technical Disclosure Bulletin«, Vol. 3, Nr. 11, S. 25 und 26, ist eine Paritätsprüfschaltung bekannt, bei welcher für zwei Untergruppen, in die das zu prüfende Wort aufgeteilt ist, jeweils getrennt die Parität bestimmt wird. Durch Addition dieser Paritätsteilergebnisse wird die Parität des Gesamtwortes errechnet. Aus »The Bell System Technical Journal«, Vol. 24, Nr. 2, S. 150, ist auch schon bekannt, daß man eine Paritätskontrolle für nur einen Teil eines Wortes durchführen kann. Bei der obenerwähnten bekannten Paritätsprüfschaltung wäre es zwar möglich, eine Paritätsziffer für einen Teil des Wortes herzuleiten, der mit einer der beiden Untergruppen übereinstimmt. Für jeden anderen Teil des Wortes besteht diese Möglichkeit aber nicht. Im allgemeinen Fall mußte man daher bisher zunächst die Parität des ganzen Wortes prüfen, das Wort dann maskieren und schließlich den Wortrest einer weiteren Paritätsgeneratorschaltung zuführen, die für den Wortrest erneut eine mit entsprechendem Aufwand an Bauelementen und Zeit verbundene Paritätskontrolle durchführte.

Der Erfindung liegt die Aufgabe zugrunde, eine Paritätsschaltung anzugeben, mit der mit möglichst geringem Aufwand an Bauelementen und insbesondere an Zeit sowohl die Paritätsprüfung eines Wortes durchführbar ist als auch für einen Teil des Wortes, der unabhängig von der Paritätsprüfung bei der weiteren Datenverarbeitung benötigt wird, die zugehörige Paritätsziffer erzeugt werden kann.

Die Erfindung löst diese Aufgabe bei einer Paritätsschaltung für eine Datenverarbeitungsanlage zum Erzeugen einer Paritätsziffer für einen Teil eines aus zwei Teilen bestehenden Wortes, mit einer Paritätsprüfschaltung, die auf alle Bits des Wortes anspricht und im Verlaufe der Paritätsprüfung des Wortes Paritätssignale erzeugt, die eine ungerade bzw. eine gerade Anzahl von »Einsen« in Teilen des Wortes und in dem ganzen Wort anzeigen, dadurch, daß eine Torschaltungsanordnung während der Paritätsprüfung durch die Paritätsprüfschaltung von dieser erzeugte Paritätssignale in Abhängigkeit von dem einen Teil des Wortes, für den die Paritätsziffer erzeugt werden soll, auswählt und sie einer Paritätsgeneratorschaltung zuführt, welche unter Verwendung dieser ausgewählten Paritätssignale die Paritätsziffer für den einen Teil des Wortes ebenfalls während der Zeit erzeugt, in der die Paritätsprüfschaltung die Paritätsprüfung durchführt.

Die Erfindung hat den Vorteil, daß die Paritätskontrolle eines in der Datenverarbeitung benötigten Wortteiles (beispielsweise eines Befehlswortes, aus dem eine Adresse ausgeblendet worden ist) unter Verwendung wesentlicher Teile der Schaltungsanordnung, die für die Paritätskontrolle des Gesamt-Wortes ohnehin vorhanden sein muß, praktisch ohne zusätzlichen Zeitaufwand durchführbar ist. Sowohl die Paritätskontrolle eines Wortes als auch eine Maskierung und die Paritätseneuguug für den Wortrest erfolgen gleichzeitig während der Zeitspanne, in der

ίο das Wort zwischen den Stufen des Rechners übertragen wird.

Eine zusätzliche Zeiteispamis ergibt sich daraus, daß die Paritätsschaltung asynchron arbeitet, wie noch näher erläutert werden wird. Der Ausdruck »asynchron« bedeutet im vorliegenden Fall, daß die ein Wort bildenden Binärbits jeweils in Zeitintervallen auftreten, die in Bezug aufeinander nicht festliegen. Unterschiede in den Zeiten können z. B. durch

ao die unterschiedlichen Verzögerungen hervorgerufen werden, die von den verschiedenen Stufen im Rech ner, durch welche die verschiedenen Bits einer Nachricht laufen, eingeführt werden.
Errindungsgemäß wird die Parität eines Wortes

as kontrolliert und zugleich ein Teil des Wortes ausgeblendet und Parität für den Rest des Wortes erzeugt. Die Paritätserzeugung für den Rest des Wortes kann dadurch bewerkstelligt werden, daß das Paritätsbit des vollen Wortes mit der Anzahl von »Einsen« in den Binärbits des ausgeblendeten Teiles des Wortes verglichen wird. Wenn beispielsweise das Paritätsbit »Eins« ist (was in einem ungeraden Paritätssystem eine gerade Zahl von »Einsen« im vollen Wort anzeigt) und eine gerade Zahl von »Einsen« im ausgeblendeten Teil des Wortes vorhanden ist, so zeigt das System an, daß im restlichen Teil des Wortes eine gerade Anzahl von »Einsen« vorhanden ist.

Das erfindungsgemäße System enthält eine Schaltung, welche jeweils gruppenweise die Binärbits in einem Wort und die Komplemente dieser Bits prüft und daraus eine geringere Anzahl von Bits und ihren Komplementen ableitet, deren jedes eine ungerade oder gerade Anzahl von »Einsen« in der untersuchten Gruppe von Bits anzeigt. Diese geringere Anzahl von Bits wird anschließend in der gleichen Weise untersucht derart, daß eine noch geringere Anzahl von Bits und ihren Komplementen erhalten wird. Dei Vorgang wird so lange fortgesetzt, bis ein einziges Bit und sein Komplement gewonnen sind, das eine ungerade oder gerade Anzahl von »Einsen« im Wort anzeigt. Dieses Bit und sein Komplement können mil dem Paritätsbit und seinem Komplement verglicher werden, um zu ermitteln, ob die Parität des Wo'tes stimmt.

Derjenige Teil des Wortes, der ausgeblendet werden soll, wird während des Paritätskontrollvorgangei aus dem eben erwähnten Paritätskontrollteil dei Schaltung gewonnen. Dieser Teil des Wortes kam beispielsweise aus einer oder mehreren der unter

fio suchten Bitgruppeu bestehen. Die in der Kontrollstuf« für diese Gruppen gewonnenen Binärbits zeigen be rcits die Anzahl von »Einsen« im ausgeblendeter Wort an und können unmittelbar in den anschließen den logischen Stufen verwendet werden, welche dl· Parität für den Rest des Wortes erzeugen.

Die Paritätskontrolle, Paritätserzeugung und Aus Wendung werden im Asynchronverfahren währen« der Übertragung eines Wortes oder Teilworle

zwischen zwei Schaltungen oder Stufen im Rechner durchgeführt. Im Gegensatz zu den vorbekannten Einrichtungen, bei welchen eine große Anzahl von Paritätskontrollschaltungen und Paritätsgeneratoren benötigt wird, kann erfindungsgemäß eine einzige kombinierte Paritätskontroll- u>id -generatorschaltung für den gesamten Rechner verwendet werden. Im Fall eines Rechners, bei dem jedes Wort eine erheblich größere Anzahl von Ziffern enthält oder Parität für zwei Teile eines vollen Wortes gleichzeitig erzeugt werden soll, kann man für den gesamten Rechner zwei kombinierte Kontroll-Generator-Einheiten verwenden.

In den Zeichnungen zeigt

Fig. 1 ein Blockschaltbild eines Teiles eines Digitalrechners mit einem Register, Gattern, Invertern und Informationsbits führenden Sammelleitungen,

F i g. 2 bis 4 Blockschaltbilder von Stufen der erfindungsgemäßen Paritätsschaltung in verschiedenen Logikpegeln,

Fig. 5 ein Blockschaltbild desjenigen Teiles der Paritätsschaltung, der dasjenige Binärbit erzeugt, das anzeigt, ob die Parität des untersuchten Wortes stimmt oder nicht,

Fig. 6 ein Blockschaltbild desjenigen Teiles der Paritätsschaltung, der für ein maskiertes oder ausgeblendetes Wort Parität erzeugt,

F i g. 7 ein Blockschaltbild desjenigen Teiles der Paritätsschaltung, der für den unmaskierten oder nicht ausgeblendeten Teil eines Wortes Parität erzeugt,

Fig. 8 ein Blockschaltbild des vollständigen Paritätskontrollteiles der erfindungsgemäßen Schaltung,

Fig. 9 ein Blockschaltbild eines Teilwortregisters und bestimmter in das Register einführender Gatter,

Fig. 10 und 11 Blockschaltbilder der Gatter, in denen die Maskierung oder Ausblendung stattfindet, und

Fig. 12 ein Blockschaltbild der vollständigen Paritätserzeuger-, Paritätskontroll- und Ausblendschaltung.

Eine Anzahl der in den Figuren gezeigten Blöcke stellt an sich bekannte Schaltungen dar. Die Schaltungen der Blöcke werden durch eingespeiste elektrische Signale betätigt. Ein derartiges Signal stellt mit einem Pegel die Binärziffer »Eins« und mit einem anderen Pegel die Binärziffer »Null« dar. Für die folgende Beschreibung soll vorausgesetzt werden, daß ein hochpegeliges Signal die Binärziffer »Eins« und ein niederpegeliges Signal, beispielsweise von 0 Volt, die Binärziffer »Null« darstellt. Ferner wird der Einfachheit halber im folgenden gelegentlich von einer »Eins« oder »Null« statt von einem in einen Block oder eine logische Stufe eingespeisten elektrischen Signal gesprochen.

- In den Figuren werden Großbuchstaben für die die Binärziffern darstellenden Signale verwendet. Beispielsweise kann D₁ die Binärziffer »Eins« oder die Binärziffer »Null« darstellen. Wenn ein Großbuchstabe überstrichen ist, stellt er das Komplement einer Binärziffer dar. Ferner werden Großbuchstaben in Booleschen Gleichungen für die bündige Beschreibung einer Schalrungsoperation verwendet.

In einigen Fällen werden Großbuchstaben für die Kennzeichnung von Leitungen und Signalen verwendet. Beispielsweise bedeutet das Symbol RO₀ ein Steuersignal, das, wenn es die Binärziffer »Null« darstellt, bestimmte »Und-nicht«-Gatter öffnet. Anderweitige Buchstabenkombinationen werden jeweils an denjenigen Stellen definiert werden, wo sie vorkommen.

In sämtlichen Figuren ist eine als Mehreingangs-S »Und-nicht«-Gatter bekannte logische Schaltung vorgesehen. Ein »Und-nicht«-Gatter erzeugt an seinem Ausgang eine »Eins«, wenn sämtliche Eingänge »Null« sind, und eine »Null«, wenn einer oder mehrere seiner Eingänge »Eins« sind. Dieses Gatter

ίο kann aus einem »Und«-Gatter mit sämtlichen Eingängen vorgeschalteten Invertern oder aber aus einem »Oder«-Gatter mit einem nachgeschalteten Inverter bestehen. Unabhängig davon, wie das »Und-nicht«- Gatter realisiert ist, lautet für den Fall, daß zwei Eingänge A und B und ein Ausgang C vorhanden sind, seine Boolesche Gleichung: 7i~B = C oder H+B=C, und seine Wahrheitstabelle:

A	B	C
O	O	1
O	1	Cl
1	O	Cl
1	1	Cl
	Definitionen

Ein »Wort« besteht aus einem geordneten Satz oder einer Gruppierung von Bits und stellt die Normaleinheit dar, in der Nachrichten gespeichert, übertragen oder anderweitig in einem Rechner verarbeitet werden. In dem Rechner, auf den sich die vorliegende Erfindung bezieht, ist ein Vollwort 56 Bits und ein Halbwort 28 Bits lang. Um die nachstehende Erläuterung zu vereinfachen, werden jeweils immer nur 28 Bits behandelt und die 28 Bits entsprechend als »Wort« bezeichnet. Das 28-Bit-Wort kann in neun 3-Bit-Buchstaben (manchmal auch »Oktalbuch-

_4<i stäben« oder »Oktalzeichen« genannt) und ein Paritätsbit unterteilt werden.

In dem nachstehend im einzelnen erläuterten Rechner wird jeweils ein Wort über eine Sammelleitung und das Komplement des Wortes über eine andere Sammelleitung übertragen. Dabei soll vorausgesetzt werden, daß ein Wort jeweils aus einer Gruppe von D-Ziffern und das Komplement des Wortes aus einer Gruppe von /-Ziffern besteht. Ferner ist bei Anwesenheit einer Information oder

J₀ Nachricht das aus D-Ziffern zusammengesetzte Wort gleich einem aus fl-Ziffern zusammengesetzten Wort.

Bei der Paritätskontrolle handelt es sich um ein

Verfallren zum Untersuchen oder Prüfen eines Wortes oder Buchstaben auf etwaige Fehler oder Irrtümer. Dabei wird ein selbstkontrollierender Code verwendet, in dem die Gesamtzahl der »Einsen« oder :i>Nullen« stets gerade oder ungerade, je nach der getroffenen Übereinkunft, ist. Das Paritätsbit in einem Wort wird zunächst entweder »Eins« oder »Nulk gemacht, um sicherzustellen, daß beipielsweise die Gesamtzahl der »Einsen« im Wort ungerade: ist. Stellt sich bei der späteren Kontrolle des Wortes heraus, daß es eine ungerade Anzahl von »Einsen« hat, so stimmt die Parität, und es wird angenommen, daß keine Fehler vorhanden sind. Die das Paritätsbit erzeugende Schaltung bezeichnet man als Paritätsgenerator.
Ein kleiner Ausschnitt eines Digitalrechners, in

1

dem die erfindungtgema'ße Paritätsschaltung Anwendung finden kann, ist in Fig. 1 gezeigt. Der Rechner hat zwei aus 28 Leitern zusammengesetzte Sammelleitungen oder Kabel, die im folgenden als »Wortkabel 1« und »Komplementkabel 2« bezeichnet werden. 27 Leitungen des Kabels 1 dienen für die Übertragung von Informationsbits D₁ bis D.,₇ (den beim vorliegenden Rechner ein Wort bildenden 27 Iniformationsbits), während die achtundzwanzigste Leitung des Kabels 1 ein Paritätsbit /).,₈ überträgt. Ebenso dienen 27 Leitungen des Kabels 2 für die Übertragung von Infoftnationsbits /, bis Z₂₇, während die iichtiindzwanzigste Leitung dieses Kabels das Paritätsbit /_2H überträgt. Bei Anwesenheil von Daten oder Kommandos sind die /-Bits zu den D-Bits komplementär.

Eine große Anzahl von Registern kann an die Leitungen der beiden Kabel angeschlossen sein. Jedes Register enthält 28 Flip-Flops, je einen für jede Leitung jedes Kabels. Um das System für die Zwecke der vorstehenden Erläuterungen zu vereinfachen, sind lediglich zwei dieser Register, angedeutet durch den gestrichelten Block 30, gezeigt. Ferner sind nur drei der 28 Flip-Flops im Register, nämlich der 2°-Flip-Flop, der 2'-FUp-FlOp und der 2²⁷-Paritäts-Flip-Flop, gezeigt. Jeder Flip-Flop hat einen ersten Ausgang Z und einen zweiten Ausgang Z. Das heißt, wenn der Ausgang Z die BinärziiTcr »Eins« darstellt, so stellt der Ausgang Z die Binärziffer »Null« dar, und umgekehrt.

Der Z-Ausgang des 2°-Flip-Flops ist über ein »Und-nichte-Gatter 31 an die Leitung 1 des Kabels 1 angeschlossen. Der Z-Ausgang des 2°-Flip-Flops ist über ein »Und-nicht«-Gatter 32 an die Leitung 1 des Kabels 2 angeschlossen. Ebenso sind die Z- und Z-Ausgänge des 2'-Flip-Flops über »Und-nicht«- Gatter 33 bzw. 34 an die Leitung 2 der Kabel 1 bzw. 2, die Z- und Z-Ausgänge des 2²-Flip-Flops (nicht gezeigt) über entsprechende »Und-nicht«- Gatter (nicht gezeigt) an die Leitung 3 (nicht gezeigt) der Kabel 1 bzw. 2 angeschlossen usw. Die Z- und Z-Ausgänge des 2²⁷-Flip-Flops sind über »Undnichl«-Gatter 35 bzw. 36 an die Leitung 28 der Kabel 1 bzw. 2 angeschlossen.

Bei den »Und-nicht«-Gattern 31 bis 36 handelt es sich um Mehreingangs-sLind-nichtÄ-Gatter. Der erste Eingang wurde bereits erläutert. Der zweite Eingang empfängt jeweils vom Maschineninstruktionsgenerator des zentralen Steuersystems des Rechners eine Binärziffer RO (Abfragekommando). Der Maschineninstruktionsgen;rator stellt eine allgemein bekannte Anordnung dar, die beispielsweise in dem Buch »Digital Computer and Control Circuits« von Ledley, McGraw Hill, l^Q60, Kapitel 17, beschrieben und dort als »operation signal generator« (Operationssignalgenerator) bezeichnet ist. Die Binärziffer/?0 ist normalerweise eine »Eins«, so daß die »Und-nichte-Gatter 31 bis 36 normalerweise inaktiviert oder gesperrt sind. Soll ein »Und-nichi«-Gatter leitend gemacht werden, so wird RO von »Eins« in »Null« geändert. Für die vorliegende Erörterung kann vorausgesetzt werden, daß die Z?0-Ziffern asynchron auftreten, d.h. in unterschiedlichen Zeitintervallen an den »Und-nicht«-Gattern 31 bis 36 eintreffen können. Dieses verschiedenzeitige Eintreffen kann durch unterschiedliche Verzögerungen verursacht werden, die den ÄO-Spannungen von den verschiedenen durchlaufenen Stufen erteilt werden,

8 "

wobei diese unterschiedlichen Verzögerungen ihrerseits durch die unterschiedlichen Zeiten, welche die verschiedenen Stufen für die Durchführung ihrer logischen Operationen benötigen, oder durch die unterschiedlichen Eigenverzögerungen oder Eigenträgheiten der die betreffenden logischen Stufen bildenden Schaltungselemente bedingt sind.

Die in Fig, I gezeigte Schaltung arbeitet wie folgt: Jedes RO ist normalerweise »Eins««, so daß die »Und-nichU-Gatter 31 bis 36 normalerweise verriegelt sind. Dies bedeutet, daß die Ausgänge der »Und-nicht«-Gatter, d. h. D₁ bis D_2S und Z₁ bis Z₂₈, »Null« sind. Soll die Information vom Register in die Leitungen der beiden Kabel übertragen werden, so werden RO_n bis RO₀₇ von »Eins« in »Null« geändert. Ist der Z-Ausgang des 2°-Flip-Flops »Null« und der Z-Ausgang »Eins«, so leitet das »Undnicht«-Gatter31,während das »Und-nicht«-Gatter32 verriegelt bleib.'.. Dies bedeutet, daß D₁ — 1 und Z₁ = 0. Ebenso leitet das »Und-nichu-Gatter 33 oder das »Und-nicht«-Gatter 34, so daß D, eine bestimmte Binärziffer und /„ deren Komplement darstellt, usw. Es gilt daher im allgemeinen Fall: D_x. I- T_x — 1 ode<- 7J_x = I_x = 1 bei Abwesenheit von Information, D_x -= I_x-Q bei Anwesenheit von Information; eine Situation, bei der D_x = Z_x=I, ist nicht möglich. D_x = I_x — 1 zeigt die Anwesenheit der BinärzirTer »Eins« an; ~B_X — Z_x — 1 zeigt die Anwesenheit der Binärziffer »Null« an.

An das Wortkabel und das Komplementkabel sind insgesamt 56 Inverter angeschaltet. Diese Inverter befinden sich im Block 100 und sind jeweils durch ein »Z« in einem Kreis angedeutet. 28 derartige Inverter sind für das Wortkabel und 28 für das Komplementkabel vorgesehen.

Am Ausgang der ersten Invertergruppe 101 erscheint das Binärwort Λ, bis A₂₁ plus A_p, dem Paritätsbit. Am Ausgang der zweiten Invertergruppe 102 erscheint das Binärwort B₁ bis ZJ₂₇ plus dem Paritälsbit B_n. Die Wörter A und B werden der später ausführlich zu beschreibenden Paritätsschaltung zugeleitet.

Bei Anwesenheit von Information im Wortkabel und Komplementkabel sind die Wörter A und B komplementär, un>i das Wort D ist gleich dem Wort B; ist keine Information im Wortkabel und Komplementkabel anwesend, so sind sämtliche Bits des Wortes A gleich den entsprechenden Bits des Wortes B gleich »Eins«.

Eine der Stufen im ersten Logikniveau odei Logikpegel der Paritätsschaltung (Fig. 8 und 12) ist in Fig. 2 gezeigt und als »logisches Netz« 12 bezeichnet. Die logischen Netze 13 bis 20 des ersten Niveaus oder Pegels sind gleich ausgebildet wie das Netz 12, haben jedoch unterschiedliche Eingangsbinärbits und unterschiedliche Ausgangsbits. Beispielsweise empfängt das logische Netz 13 die Binärziffer A_v A_h und A₆ sowie B₄, B₅ und B₆ und liefert die Ausgangsbits O₂ und E₂. Das logische Netz 14 empfängt die Bits A₇, A₈ und A₉ sowie B₇, B₈ und B„ usw. Dieser Sachverhalt ist eingehender in der später zu erläuternden F i g. 8 gezeigt.

Das logische Netz 12 hat die Aufgabe, die ersten drei Bits B₁ bis B₃ zu untersuchen und ein Ausgangssignal zu liefern, das anzeigt, ob eine gerade odei ungerade Anzahl von »Einsen« vorhanden ist. Ist die Anzahl der »Einsen« in den drei B-Bits ungerade so wird, wie später gezeigt wird, O »Eins«, währenc

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E »Null« bleibt. Ist dagegen die Anzahl der »Einsen« gerade, so bleibt O »Null«, während E »Eins« wird.

Das logische Netz 12 enthält acht »Und-nicht«- Gatter 40 bis 47. Die ersten vier Gatter sind mit ihren Ausgängen zusammengeschaltet. Ebenso sind die zweiten vier Gatter mit ihren Ausgängen zusammengeschaltet. Jedes Gatter hat verschiedene Eingangskombinationen von A und B jeweils in Dreiergruppen. Wenn keine Information A₁ oder A, oder A₃ anwesend ist, bleiben sämtliche »Und-nicht«- Gatter40 bis 47 verriegelt. Wenn beispielsweise die Information A₁ nicht anwesend ist, so ist A_x -— 1 und B₁-I, wie oben erklärt. Da sämtliche »Und-ntcht«- Galtcr an einem ihrer Eingänge entweder A₁ oder Zi₁ führen, sind in diesem Fall sämtliche »Und-nicht«- Gatter im Netz 12 inaktiviert. Das bedeutet, daß O₁ und E₁ »Null« bleiben. Ist die Information A₁ und A₂ und A₃ anwesend, so sind B₁, B₂ und Β_Λ Komplemente von A₁, A₂ bzw. Α._Λ, und eines der Gatter 41 bis 47 leitet. Es folgt, uaß die InfoniuUiun A₁ bis A₃ asynchron an den logischen Netzen 3 bis 11 eintreffen kann und daß dadurch die Operation der Netze 12 bis 20 in keiner Weise beeinträchtigt wird. Die letztgenannten Netze warten ab. bis die Information in den Netzen 3 bis 11 eingetroffen ist, woraufhin ein Gatter in jedem Netz geöffnet wird. Da die Information A und B asynchron auftreten kann, arbeiten die logischen Netze 12 bis 20 synchron. Jedes der Netze beginnt mit seiner Operation, sobald sämtliche Bits eines Oktalbuchstabens (beispielsweise A₁, A„ und /I₃), die für das Netz bestimmt sind, eintreffen.

Die Operation oder Arbeitsweise der logischen Netze 12 bis 20 wird durch die folgenden Booleschen Gleichungen beschrieben, wobei das logische Netz 12 als Beispiel genommen und der allgemeine Ausdruck daraus abgeleitet ist:

O₁= u + v + w + x.

Ersetzt man U-X durch A- und B-Werte, so erhält man

O₁ ZT₁ · E₂ · ^₃ + S₁ · /T₂ · B₃ + ^r B₂. B₃ + H₁ ■ Tl₁ ■ Tl In gleicher Weise ergibt sich

E₁ = B₁ · H₂ ■ Z₃ +

■ B₂

+ /Γ, · 'A₂ · F₃ + B₁ · B₂ · B₃

Man kann leicht zeigen, daß im allgemeinen Fall

En — B

_13n-2) ■

-2)

(₃π-2)

A_n .in - 21 '3«-2) '

3^Π - Vl

- ι)

„ (4)

wobei η eine ganze Zahl von 1 bis 9 ist. η = N — 11, wobei N sich auf dasjenige logische Netz bezieht, von dem die O- und E-Gliec'er abgeleitet sind.

einfach ausgedrückt, besagen die obigen Gleichungen, daß. wenn die drei Bits, der Information A und drei Bits der zu untersuchenden Information B anwesend sind, O — 1 und £ = 0, falls in den drei Eingangsbits B eine ungerade Anzahl von »Einsen« vorhinden ist, und O = O und E= 1, falls in den drei Eingangsbits B eine gerade Anzahl von »Einsen« ν srhanden ist. Die Wahrheitstabelle für ein logisches Netz 12 — als Beispiel — ist wie folgt:

Ai	Ai	0	Bi	B2	B,	Ox	E1	Anzahl von »Einsen«	Leitendes
		1						in den S-Ziffern	Gatter
0	0	0	1	1	1	1	0	ungerade	43
0	ο	1	1	1	0	0	1	gerade	46
0	ι	0	1	0	1	0	1	gerade	45
0	1	1	1	0	0	1	0	ungerade	42
1	0	0	0	1	1	0	1	gerade	44
1	0	1	0	1	0	1	0	ungerade	41
1	1	0	0	1	1	0	ungerade	40
1	1	0	0	0	0	1	gerade	47

F i g. 3 zeigt eines der logischen Netze im zweiten Logikpegel (Fig. 12) der Paritätsschaltung. Dieses in Fig. 3 als »logisches Netz 21« bezeichnete Netz enthält acht »Und-nicht«-Gatter 48 bis 55. Die logischen Netze 22 und 23 (F i g. 8) sind gleich ausgebildet wie das logische Netz 21, haben jedoch jeweils andere Eingänge und Ausgänge. Beispielsweise hat das loüische Netz 22 Eingänge O₄, O₅, O₆ und E₁, E_r>, El sowie Ausgänge F, und G₂, während das locische Netz 23 Eingänge O₇, O₈, O₉ und E₇, E₈, E₈ sowie Ausgänge F₃ und G, hat. Zweck dieser logischen Netze ist es, die O- und Ε-Bits jeweils in Dreiergruppen zu untersuchen und zu ermitteln, ob in den neun durch die drei O- und Ε-Bits dargestellten D-Bits eine ungerade oder gerade Anzahl von »Einsen« vorhanden ist. Wenn bei den drei O-Eingängen eines logischen Netzes die Anzahl der »Einsen« ungerade ist, so bleibt F »Eins«, und G wire

»Null«; wenn dagegen bei den drei O-Eingängen des Netzes die Anzahl der »Einsen« gerade ist, so wird F »Null«, und G bleibt »Eins«. Man kann ferner zeigen, daß, wenn eines der drei Eingangsbits abwesenc

1

it, beispielsweise wenn O₁ und E₁ beide gleich Null« sind, die Kombinationen der übrigen beiden lits, beispielsweise O.,, O_x und Ii.,, E₃, so beschaffen ind, daß F₁ und G₁ beide gleich »Eins« sind.

12 V

Die Arbeitsweise der Schaltung nach F i g. 3 ist derjenigen der Schaltung nach Fig. 2 ganz ähnlich. Die diese Arbeitsweise bestimmenden Booleschen Gleichungen für das Netz 21 sind wie folgt:

F₁= O₁-U₁-E, HO₁-E₂D^ E₁D₂D₃-I-E₁-E₂-E₃, G₁ == D₁ ■ E₂-E₁; E₁- ö., ■ E₃ γΈ^Έ.^-D₃ I D₁ ·D₂·D₃.

Der allgemeine Ausdruck ist zwar nicht angegeben, kann jedoch leicht abgeleitet werden, wie in Glei- :hungen (4) und (5) gezeigt.

Die	Ol	Wahrheitstabelle	0»	für das	logische	Netz 2L	als Beispiel	lür die	Netze 21 bis 23 ist wie	folgt:
	O2		Ei	Ei		Fi	Gi	Anzahl von »Einsen«	Leitendes
								in den O-Ziffern	»Und-nicht«-
O		O							Gatter
O	O	1	1	1	1	O	1	gerade	55
O	O	O	1	1	O	1	O	ungerade	48
O	1	1	·,	O	1 1	I	O	ungerade	49
1	1	O	1	O	O	O	1	gerade	52
1	O	1	O	I	1	1	O	ungerade	50
1	O	O	O	1	O	O	1	gerade	53
1	1	1	O	O	1	O	1	gerade	54
1	O	O	O	1	O	ungerade	51

Die die Operation des logischen Netzes 24 beschreibenden Booleschen Ausdrücke sind wie folgt:

Nach Beendigung der von den logischen Netzen nen von F- und G-Eingängen. Die ersten vier »Und-21 bis 23 durchgeführten Operationen verbleiben 30 nicht«-Gatter liefern am Ausgang ein H, die zweiten zwei Gruppen von je drei Binärziifern F₁, F.„ F., und vier Gatter ein L. G₁, G.,, G₃ (Fig. 8). Zweck der in Fig. 4 gezeigten Stufe 24 ist es, diese drei Ziffern zu untersuchen und anzuzeigen, ob in den beiden Gruppen jeweils eine ungerade oder eine gerade Anzahl von »Einsen« 35 vorhanden ist. Die Schaltung nach Fig. 4 ist identisch der nach Fig. 3. Sie enthält acht »IJnd-nicht«-

Gatter 56 bis 63. die jeweils in Vierergruppen zu- __ _ _ _

sammengeschaltet sind. Die einzelnen »Und-nicht«- ~ 1 2 3

Gatter empfangen jeweils verschiedene Kombinatio- 40 +G₁

//-F₁

F₂-U₃-I-F₁
+ G₁-F₂

G₂-F₃ F₃-I-G₁

G₂-G

₃,

Die Wahrheitstabelle für das logische Netz 24 ist wie folgt:

Fi	F;	Fj	G1	G2	G3	H	L	Anzahl von »Einsen«	Leitendes
								in den Fi-Ziffern	»Und-nichu-
									Gatter
0	0	0	1	1	1	0	1	gerade	63
0	0	1	1	1	0	1	0	ungerade	56
0	1	0	1	0	1	1	0	ungerade	57
0	1	1	1	0	0	0	1	gerade	60
1	0	0	0	1	1	1	0	ungerade	58
1	0	1	0	1	0	0	1	gerade	61
1	1	0	0	0	1	0	1	gerade	62
1	1	1	0	0	0	1	0	ungerade	59

Aus den obigen Gleichungen und der dazugehörigen Wahrheitstabelle wird ersichtlich, daß, wenn in den drei F-Eingängen eine gerade Anzahl von »Einsen« vorhanden ist, L »Eins« wird und H »Null« bleibt, während, wenn in den drei F-Eingängen eine ungerade Anzahl von -»Einsen« vorhanden ist, L »Null« bleibt und H »Eins« wird. Es sind daher die 27 ursprüngisch untersuchten Bits auf ein einziges Bit reduziert worden. Man kann zeigen, daß, wenn man jeweils in Dreiergruppen erst diese 27 Bits,

dann die resultierenden neun Bits und schließlich die resultierenden drei Bits untersucht, wie geschehen, das schließlich resultierende Bit L dann »Eins« ist, wenn die 27 übertragenen D-Bits eine gerade Anzahl von »Einsen« enthalten, während bei Vorhandensein einer ungeraden Anzahl von »Einsen« in den Π übertragenen D-Bits das schließliche Ausgangsbit I »Null« ist.

Die Paritätskontrollstufe des Paritätssystems ist ii F i g. 5 gezeigt. Sie enthält zwei Inverter 68 und 68/1

1

die von der ebe.", erläuterten Stufe 24 die Bits H bzw. L empfangen. Der Inverter 68 schickt seine Ausgangssignale an »Und-nichU-Gatter 64 und 67, während der Inverter 68 Λ seine Ausgangssignale an »Und-nicbt«-Gatter 65 und 66 liefert. Das Paritätsbit B_p gelangt zu den »Und-nichU-Gattern 64 und 66, während das Paritätsbit A_n zu den »Und-nicht«- Gattern 65 und 67 gelangt. Wenn die Parität stimmt, liefert die Schaltung ein Ausgangssignal PC = 1, wählend bei unrichtiger Parität ein Ausgangssignal PU = 1 erzeugt wird.

Ist die Anzahl der »Einsen« in den 27 Datenbits des D-Wortes ungerade, so muß das Paritätsbit D_2R gleich »Null« sein (ebenso B_n = 0). Entsprechend maß, wenn die 27 Datenbits des D-Woites eine gerade Anzahl von »Einsen« enthalten, das Paritä^sbit D„_s »Eins<-. sein (ebenso B_n = 1). Es wurde bereits erwähnt, daß bei Vorhandensein einer ungeraden Anzahl von »Einsen« im D-Wort H = 1 und L = O ist, während bei Vorhandensein einer geraden Anzahl von »Einsen« im D-Wort H = O und L = 1 ist.

Die Arbeitsweise der Schaltung nach F i g. 5 wird ic bündig in der nachstehenden Tabelle beschrieben. Diese Tabelle zeigt, daß die Schaltung in der erforderlichen Weise arbeitet. Wenn die Parität des Wortes richtig ist, so ist PC = 1 und PU = 0, während, wenn die Parität des Wortes unrichtig ist, PL' = 1 ist!

Anzahl von »Einsen« if im B-Wort

Parität

Leitendes Gatter

Ausgans

Ungerade	1	0	0	1	richtig	64	PC= 1
Gerade	0	1	1	0	richtig	CS	PC = 1
Ungerade	1	0	1	0	falsch	67	Pi; = ι
Gerade	0	i	0	1	falsch	66	Pi/= 1

Die Anzeigen PU und PC können dazu verwendet werden, ein fehlendes Bit oder falsche Parität wahrzunehmen. Wenn nach dem Beginn einer Datenübertragung sowohl PC als auch PU über einen langen Zeitraum, beispielsweise das Fünffache der längsten Datenübertragungszeit, »Null« bleiben, so ist anzunehmen, daß ein Bit fehlt. In diesem Fall wird ein Alarmgeber oder -anzeiger (nicht gezeigt) betätigt. Daraufhin kann der Rechner automatisch gestoppt werden, oder der Rechner wiederholt automatisch die vorausgegangene Instruktion, oder der Rechner kann automatisch eine diagnostische Analyse zur Ermittlung der Fehlerquelle einleiten. Die gleichen Vorgänge können durch ein Signal PU--= 1, das eine falsche Parität anzeigt, ausgelöst werden.

Die Schaltung, die den Zustand PU = PC = 0 wahrnimmt, kann eine Verzögerungsleitung, der eines der Signale RO = 0 (Fig. 1) zugeleitet wird, sowie ein »Und-nichU-Koinzidenzgatter, das an seinen drei Eingängen das Ausgangssignal der Verzögerungsleitung sowie das Signal PU und das Signal PC empfängt, enthalten. Die von der Verzögerungsleitung eingeführte Verzögerung beträgt in diesem Fall das Fünffache der längsten zu erwartenden Ubertragungsverzögerung, wie oben erörtert.

Die Schaltung, die den Zustand PU — 1 wahrnimmt, kann einfach aus einem Verstärker bestehen, der das Signal PU = 1 empfängt und sein Ausgangssignal dem Alarmgeber zuleitet.

Der Alarmanzeiger selbst sowie die verschiedenen obenerwähnten Anordnungen für die Fehlerquellenermittlung, Instruktionswiederholung usw., sind üblich ausgebildet und gehören nicht zum Gegenstand vorliegender Erfindung. Sie brauchen daher hier nicht im einzelnen beschrieben zu werden.

Die bisher erläuterten Schaltungen bilden zusammengenommen ein System zum Kontrollieren der Parität eines achtundzwanziggliedrigen oder -zifTrigen Wortes. Stimmt die Parität des Wortes, so erzeugt die Schaltung nach Fig.5 ein Ausgangsignal PC — 1. Die in Fig.6 gezeigte Schaltung stellt denjenigen Teil der Paritätsschaltung dar, der für einen Teil dieses 28-Bit-Wortes Parität erzeugt.

Im vorliegenden beispielsweisen Fall ist angenommen, daß die Datenbits D₁ bis D₃ und D₁₉ bis D„_o maskiert oder ausgeblendet und der Rest des Wortes, nämlich D₄ bis D₁₈, einem später zu erläuternden Speicherregister zugeleitet werden sollen. Bei dem betrachteten System ist es erforderlich, die richtige Parität für diesen Rest des Wortes zu erzeugen. Das geschieht in der vorliegenden Anordnung in der Weise, daß zunächst die Parität für die ausgeblendeten Bits D, bis D₃ und D₁₉ bis D₂₆ erzeugt und dann das so erzeugte Paritätsbit mit dem Paritätsbit für das Gesamtwort, d. h. das 28-Bit-Wort, verglichen wird. Die in Fig. 6 gezeigte Schaltung dient dazu, das Paritätsbit für das ausgeblendete Wort zu erzeugen. Die in F i g. 7 gezeigte, später zu erläuternde Schaltung dient dazu, das Paritätsbit für den Rest des Wortes zu erzeugen.

Zunächst wird daran erinnert, daß die im ersten Logikpegel (wie in F i g. 2 teilweise gezeigt) erzeugten Bits O und E jeweils einem Oktalbuchstaben, d. h. drei Bits, entsprechen. Ferner sind bei Anwesenheit von Daten oder Kommandos die Bits B gleich den Bits D: Beispielsweise entsprechen die Ziffern O₁ und E₁ den Oktalbuchstaben B₁, B₂, B₃ und A₁, A„, A_v Wenn O = 1 und E = 0, so ist im Buchstaben B (und im entsprechenden Buchstaben D) eine ungerade Zahl von »Einsen« vorhanden. Wenn O = O und E = 1, so ist die Anzahl der »Einsen« im Oktalbuchstaben B gerade. E kann daher als das Paritätsbit (ungerade Parität vorausgesetzt) für den Oktalbuchstaben B angesehen werden.

Ebenso entsprechen die in dem bereits beschriebenen Paritätssystem erzeugten Bits F und G jeweils drei O-Ziffcrn bzw. drei Ε-Ziffern. Das heißt, beispielsweise kann G dem Paritätsbit für die neun Bits B und F dem Paritätsbit für die neun Bits A entsprechen. Wenn G = O und F = 1, so ist in den neun dargestellten Ziffern ß eine ungerade An-

IO

zahl von »Einsen« vorhanden. Entsprechend ist, wenn G = 1 und F = O, in den neun dargestellten Bits B eine gerade Anzahl von »Einsen« vorhanden.

Die in F i g. 6 gezeigte Schaltung enthält zwei Inverter 105 und 106, die die Signale O₁ bzw. E₁ empfangen. Die Bits O und E kommen vom Paritätssystem über später zu erörternde Gatter. Der Inverter 105 liefert seine Ausgangssignale an »Undnicht«-Gatter 107 und 113. Der Inverter 106 liefen seine Ausgangssignale an »Und-nichu-Gaiter 108 und 109. Die Eingangssignale G₃ und F₃ gelangen ebenfalls zu den Gattern. Und zwar gelangt G₃ auf den zweiten Eingang der »Und-nichu-Gatter 107 und 109, während F₃ auf den zweiten Eingang der »Und-nicht«-Gatter 108 und 110 gelangt. Die Eingangssignale F und G durchlaufen später zu erörternde Gatter.

Wie bereits erwähnt, stellt das Eingangssignal E₁ die Anzahl von »Einsen« in den drei Bits B₁ und B₂ und B₃, die ausgeblendet werden sollen, dar. Entsprechend stellt das Eingangssignal G die neun Bits S₁₉ bis B₂₇, die ausgeblendet werden sollen, dar. Die in Fig. 6 gezeigte Schaltung arbeitet nach dem Prinzip, daß eine ungerade Anzahl von »Einsen« plus einer ungeraden Anzahl von »Einsen« gleich einer geraden Anzahl von »Einsen«, eine serade Anzahl von »Einsen« plus einer geraden Anzahl von »Einsen« gleich einer geraden Anzahl von »Einsen« und eine ungerade Anzahl von »Einsen«

ίο plus einer geraden Anzahl von »Einsen« gleich einer ungeraden Anzahl von »Einsen« ist. Auf dieser Grundlage werden für die neun ausgeblendeten Bits das korrekte Paritätsbit ME und sein Komplement MO erzeugt. Die nachstehende Tabelle beschreibt bündig die Arbeitsweise der Schaltung. NL¹Ji sieht, daß ME »Null« bleibt, wenn die Gesamtzahl der »Einsen« in den ausgeblendeten zwölf Bits ungerade ist, während ME »Eins« wird, wenn die Gesamtzahl der »Einsen« in den zwölf ausgeblendeten Bits gerade ist. ME ist daher das Paritätsbit für das ausgeblendete Wort B (oder D).

Oi	Et	Anzahl von »Einsen« in den drei Bits Di bis Da	0 0 1 1	1 1 0 0	Anzahl von »Einsen«: in den neun Bits Dio bis D3T	Anzahl von »Einsen« in den zwölf Bits (D1 bis D3) + (Du bis D27)	Leitendes Gatter	ME	MO
0 1 0 1	1 0 1 0	gerade ungerade gerade ungerade		ungerade ungerade gerade gerade	ungerade gerade gerade ungerade	109 107 108 110	0 1 1 0	1 0 0 1

Die in F i g. 7 gezeigte Schaltung empfängt Eingangssignale, welche die Anzahl von »Einsen« im Gesamtwort und die Anzahl von »Einsen« im ausgeblendeten Wort darstellen. Diese Schaltung arbeitet nach dem Prinzip, daß bei Vorhandensein einer geraden Anzahl von »Einsen« im Gesamtwort und einer geraden Anzahl von »Einsen« im ausgeblendeten Wort das Restwort eine gerade Anzahl von »Einsen«, bei Vorhandensein einer ungeraden Anzahl von »Einsen« im Gesamtwort und einer ungeraden Anzahl von »Einsen« im ausgeblendeten Wort das Restwort eine gerade Anzahl von »Einsen«, bei Vorhandensein einer ungeraden Anzahl von »Einsen« im Gesamtwort und einer geraden Anzahl von »Einsen« im ausgeblendeten Wort das Restwort eine ungerade Anzahl von »Einsen« und bei Vorhandensein einer geraden Anzahl von »Einsen« im Gesamtwort und einer ungeraden Anzahl von »Einsen« im ausgeblendeten Wort das Restwort eine ungerade Anzahl von »Einsen« enthält.

Die in F i g. 7 gezeigte Schaltung enthält drei Inverter 113, 114 und 1115. Der erste Inverter empfängt das Signal PC von der in F i g. 5 gezeigten Paritätskontrollstufe. Der zweite Inverter empfängt das Signal ME von der in F i g. 6 gezeigten Stufe, und der dritte Inverter empfängt das Signal MO von der in Fig. 6 gezeigten Stufe. Die Inverter 114 und 115 geben ihre Ausgangsignale auf »Und-nicht«- Gatter 111 bzw. 112. Der Inverter 113 liefert seine Ausgangssignalc an beide »Und-nicht«-Gatter 111 und 112. Die Paritätsbits A_n und B_n gelangen von den in F i g. 1 gezeigten Invertern auf Eingänge der »Und-nichte-Gatter 111 bzw. 112.

Wenn die Parität des Gesamtwortes stimmt, so ist PC= 1, und das Ausgangssignal des Inverters 113 öffnet die Gatter 111 und 112. Wenn die Parität falsch ist, so ist PC = O, und die »Und-nicht«-Gatter 111 und 112 bleiben beide gesperrt. Dadurch wird verhindert, daß ein Paritätsbit G_n erzeugt wird, wenn das ursprüngliche Wort (das 28-Bit-Wort) falsche Parität hat.

Enthält das ausgeblendete Zwölf-Bit-WortD., bis D₃ und D₁₉ bis D₂₇ eine gerade Anzahl von »Einsen«,

so ist ME = 1 und MO — O. Bei Vorhandensein einer ungeraden Anzahl von »Einsen« in den zwölf ausgeblendeten Bits ist ME = O und MO =1. Bei Vorhandensein einer geraden Anzahl von »Einsen« im Gesamtwort ist /_2R = O, D₂₈ = 1, B₁, = 1 und

ungerade, so ist D₂₈ = 0, /₂₈
Die in F i g. 7 gezeigte Schaltung vergleicht die obigen Ziffern A, B, ME und MO. Stellt B_n eine ungerade Αηζεη! von »Einsen« und ME eine gerade Anzahl von »Einsen« im D-Wort dar oder stellt B₁ eine gerade Anzahl von »Einsen« und ME eine ungerade Anzahl von »Einsen« dar, so ist das Paritätsbr G_n für das Restwort D₄ bis D₁₈ »Null«. Zu anderer Zeiten leitet eines der »Und-nicht«-Gatter 111 unc 112, und es ist G_n = 1. Die Arbeitsweise der Schal tung ist bündig in der nachstehenden Tabelle be schrieben. In dieser Tabelle ist angenommen, daß di< Parität des Gesamtwortes stimmt, d. h. PC = 1.

_{28 28 1}

A_n = 0. Ist die Anzahl der »Einsen« im Gesamtwort

ME MO Anzahl von >Einsen« im B

ausgeblendeten Wort °

D₁ bis D₃
+ Dis bis β«

1004 Anzahl von
»Einsen«
im Gesamtwor
Di bis Dst

Anzahl von
»Einsen«
im Restwort
D* bis Dis

Leitendes G Gatter

1	0	gerade	1	0	gerade	gerade	111	1
0	1	ungerade	0	1	ungerade	gerade	112	1
1	0	gerade	0	1	ungerade	ungerade	—	0
0	1	ungerade	1	0	gerade	ungerade	—	0

Fig.8

Der vollständige Paritätskontrollteil des Systems ist in F i g. 8 gezeigt. Die verschiedenen darin enthaltenen Blöcke sind bereits im einzelnen beschrieben worden und in F i g. 8 jeweils mit gleichen Bezugsnummern versehen wie in den vorhergehenden Figuren. Die verschiedenen in F i g. 8 gezeigten Leitungen stellen in einigen Fällen Eindrahtkabel und in anderen Fällen Mehrdrahtkabe! dar. Beispielsweise stellt die erste Leitung oben links mit dem Symbol SZl₁ bis A₃« drei Leiter und die zweite Leitung von links mit dem Symbol »ß_t bis ß_a« ebenfalls drei Leiter dar.

Wenn keine Information anwesend ist, sind sämtliche Λ-Bits und sämtliche ß-Bits gleich »Eins«. Sämtliche O-Pits und Ε-Bits sind gleich »Null«, und sämtliche F-Bits und G-BUs sind gleich »Eins«. H und L sind gleich »Null«, und PC und PU sind gleich »Null«,

Die Aufgabe der Inverter (Fig. 1), von denen die A- und ß-Bits abgeleitet werden, besteht darin, zu ermitteln, ob eine Information anwesend ist oder nicht. Wenn eine Information anwesend ist, sind die /!-Bits und die ß-Bits komplementär, und jeweils ein Gatter in jedem Netz leitet. Bei Nichtvorhandensein eines D-Bits bleiben diu diesem D-Bit entsprechenden A- und ß-Bits »Eins«. Sämtliche Gatter in demjenigen Netz, dem diese A- und ß-Bits zugeleitet werden, sind verriegelt.

Die Aufgabe der logischen Netz:e 12 bis 20 im ersten Logikpegel besteht darin, die Eingangsziffern und ihre Komplemente jeweils in Oktalbuchstaben, d. h. Dreiergruppen, zu untersuchen und ein Ausgangssignal zu erzeugen, das anzeigt, ob in der untersuchten Dreizifferngruppe eine ungerade oder gerade Anzahl von »Einsen« vorhanden ist. Wenn die drei untersuchten D-Bits eine gerade Anzahl von »Einsen« enthalten, so wird E »Eins« und O bleibt »Null«.

Die Aufgabe der Netze 21 bis 23 im zweiten Logikpegel besteht darin, die 0-Ziffern (und ihre Komplemente, die E-ZifTern) jeweils in Dreiergruppen zu untersuchen, um zu ermitteln, ob die drei Ε-Ziffern eiee ungerade oder gerade Anzahl von :^^:r:-;n« enthalten. Ist in den untersuchtenE-Ziffern die Anzahl der »Einsen« gerade, so bleibt F »Eins«, und G wird »Null«.

Die Aufgabe des logischen Netzes 24 im dritten Logikpegel besteht darin, die drei F-ZifTern (und ihre Komplemente, die drei G-Ziffern) zu unteisuchen, um zu ermitteln., ob die Anzahl der »Einsen« in den drei G-ZifTern ungerade oder gerade ist. 1st die Anzahl der »Einsen« in den drei F-Ziffcrn gerade, so wird L »Eins«, und // bleibt »Null«.

Die Paritätsstufe 25 hat die Aufgabe, die Paritätsbits A_p und B₀ mit den Bits H und L zu vergleichen, um erstens zu bestimmen, ob die gesamte Information die Paritätsstufe erreicht hat, und zweitens zu ermitteln, ob die Parität stimmt.

Die in F i g. 8 gezeige Paritätskontrollstufs arbeitet asynchron. Das heißt, die ersten y4-Ziffern und ihre Komplemente B können die Netze im ersten so Logikpegel zu verschiedenen Zeiten erreichen. Jedes Netz wartet so lange, bis drei Ziffern und ihre Komplemente eingetroffen sind, und leitet sodann ein Ausgangssitmal an ein entsprechendes Netz im zweiten Yogikpegel. In gleicher Weise warten die Nefe im zweiten LogiKpegel das Eintreffen sämtlicher Informationssignale ab, ehe sie eine Information an den dritten Logikpegel weiterleiten.

Ein wichtiger Vorteil des System: besteht darin, daß es hohe Arbeitsgeschwindigkeiten ermöglicht, obwohl die ankommende Information zu verschiedenen Zeiten eintrifft und die verschiedenen logischen Netze unterschiedliche Eigenverzögerungen aufweisen können. Dies läßt sich an Hand des folgenden Beispiels zeigen. Es sei angenommen, daß das schnellste Stück einer Information ein logisches Netz im ersten Logikpegel in 0,2 Mikrosekunden und das langsamste Informationsstück das logische Netz im ersten Logikpegel in 2 Mikrosekunden erreicht. Es sei weiter angenommen, daß das schnellste der Netze eine Verzögerung von nur 0,2 Mikrosekunden, das langsamste dagegen eine Verzögerung von 2 Mikrosekunden erteile. Wäre die Schaltung synchron, so würde dies bedeuten, daß man alles auf den schlechtesten Fall, d. h. ein langsames Informationsstück (eines, das 2 Mikrosekunden benötigt, um ein Netz zu erreichen) und ein langsames Netz (eines, das eine Verzögerung von 2 Mikrosekunden einführt), abstellen muß. Das heißt, es müssen mindestens 4 Mikrosekunden zwischen dem Zeitpunkt, da ein Informationsstück nach dem ersten Logikpegel losgeschickt wird, und dem Zeitpunkt, da das Informationsstück nach dem zweiten Logikpegel weitergeleitet werden kann, vorgesehen werden. Fernei muß man eine gewisse Toleranz vorsehen, um Schwankungen in den verschiedenen Verzögerungen zu berücksichtigen, so daß eine Zeitspanne von mindestens 6 oder 8 Mikrosekunden eingeplant werder muß.

Bei der erfindungsgemäßen Schaltung dagegen lieg: — auf statistischer Grundlage — die durchschnittliche Arbeitsgeschwindigkeit unter den oben vorausgesetzten Bedingungen näher bei 2 Mikrosekunder als bei 6 oder 8 Mikrosekunden. Im schlechtestmög liehen Fall ergibt ein in einer trägen oder langsamer Stufe eintreffendes langsames Signal eine maximal· Verzögerung von 4 Mikrosekunden. Eine. Toleran; ist nicht erforderlich, da jede Stufe unabhängi] arbeitet und keine Stufe eine Information an dii

nächstfolgende Stufe weiterleitet, ehe sie ihre logische Operation beendet hat. Im Durchschnittsfall erreicht ein durchschnittliches Signal, beispielsweise mit einer Verzögerung von einer Mikrosekunde oder weniger, eine mit durchschnittlicher Geschwindigkeit, beispielsweise ungefähr einer Mikrosekunde, arbeitende Stufe in etnsr solchen Weise, daß sich eine Gesamtverzögerung von 2 Mikrosekunden ergibt. In einem anderen Normalfall — auf statistischer Grundlage — erreicht ein schnelles Signal, beispielsweise mit einer Verzögerung von nur 0,2 Mikrosekunden, "ine langsame Stufe, beispielsweise mit 2 Mikrosekunden Arbeitzeit, in solcher Weise, daß sich eine Gesamtverzögeiung von etwas mehr als 2 Mikrosekunden ergibt. In einem weiteren Fall erreicht ein langsames Signal, beispielsweise mit einer Verzögerung von

2 Mikrosekunden, eine schnelle Stufe, beispielsweise mit einer Arbeitszeit von 0,2 Mikrosekundend, wiederum so, daß sich eine Gesamtverzögerung von etwas mehr als 2 Mikrosekunden ergibt.

Ein weiterer wichtiger Vorteil der erfindungsgemäßen Schaltung besteht darin, daß die Einrichtung nicht dadurch arbeitsunfähig wird, daß Schaltungselemente altern oder anderweitige Änderungen in den Schaltungselementen auftreten, durch welche die durch die einzelnen logischen Netze bedingten Verzögerungen verändert werden. Derartige Erscheinungen führen lediglich dazu, daß die Arbeitsgeschwindigkeit der betreffenden Stufe sich etwas verlangsamt. Es sei beispielsweise angenommen, daß die Verzögerung des logischen Netze:; 5 sich von einer Mikrosekunde in 3 Mikrosekunden ändere. Dabei arbeitet die Schaltung einwandfrei weiter, jedoch wird im schlechtesten Fall die von der betreffenden Stufe eingeführte Verzögerung nunmehr

3 Mikrosekunden, nämlich gleich ihrer Eigenverzögerung plus denjenigen 2 Mikrosekunden, die das langsamste Signal benötigt, um diese Stufe zu erreichen.

Ein weiterer Vorteil der erfindungsgemäßen Schaltung besteht darin, daß das Fehlen einer Information nicht irrtümlich mit einer Information verwechselt werden kann. Es sei beispielsweise angenommen, daß das Binärbit A₁ im logischen Netz 14 nicht eintrifft. Dies bedeutet, daß A₁ und B₁ beide »Eins« sind, so daß keine Stufe im Netz 14 leitet. Dies bedeutet, daß O₃ und E₃ »Null« bleiben. F₁ und G₁ bleiben daher beide »Eins«, während H und L beide »Null« unc¹ PC und PU beide »Null« bleiben. Dies bedeutet, daß ein Informationsstück die Paritätsstufe 25 nicht erreicht hat.

Das gesamte Paritätssystem einschließlich der Einrichtung zur Paritätskontrolle eines Gesamtwortes, der Einrichtung zum Ausblenden eines Teiles des Wortes und der Einrichtung zum Erzeugen der Parität für den Rest des Wortes ist in Fig. 12 in Blockform dargestellt. Der größte Teil dieser Figur versteht sich von selbst, und die Bezugszeichen in den Blöcken beziehen sich auf die entsprechenden anderen Figuren, in denen die Einzelheiten der betreffenden Blöcke gezeigt sind. Nicht erörtert wurden jedoch bisher die Blöcke 120 bis 125,

Der Block 121 besteht aus einer Gruppe von Gattern, die entweder »Und-nicht«-Gatter oder »Und'.-Gatter sein können. Zweck dieser Gatter ist es, bestimmte der E- und O-ZifTern derjenigen Stufe zuzuleiten, welche die Parität für die ausgebk-ndeien Bits erzeugt. Der Block 122 stellt eine andere Gruppe von Gattern dar, die eine ähnliche Funktion haben wie dis Gatter 121, jedoch an die Paritätsgeneratorstufe für die ausgeblendeten Bits jeweils neun Bits darstellende Ziffern weiterleiten. Diese beiden Stufen sollen nunmehr kurz beschrieben werden.

In dem hier betrachteten Beispiel werden zwölf Bits des Wortes ausgeblendet. Selbstverständlich ist aber die Erfindung nicht auf die Ausblendung von

ίο gerade dieser Anzahl von Bits beschränkt Beispielsweise kann man jede beliebige Anzahl von Bits, einzeln oder in Vielfachen von drei oder in Vielfachen von einer beliebigen anderen Ziffer, ausblenden. Um die einzelnen Bits auszublenden, benötigt man am Ausgang der im Block 126 gezeigten Inverter eine Gatterstufe. Sollen z. B. sechs Bits ausgeblendet werden, so werden durch den Ausblendgenerator zugeleitete Steuerspannungen zwei der Gatter im Block 121 geöffnet und sämtliche Gatter des Blockes 122

ao gesperrt. Zum Eingeben eines Satzes von O-, E-Bits in die Leitung 150 benötigt man entsprechende Schalter,

Eine geringe Abwandlung der Logikschaltung im Paritätsgenerator 127 ist erforderlich, falls diese Generatorstufe mehr als insgesamt vier Eingänge erhält. Diese Umgestaltung hat den Zweck, die mehr als vier Eingänge in vier Eingänge umzusetzen. Sind beispielsweise Eingangssignale O₁, E₁, F₂, G₂, F₃ und G₃ vorhanden, so muß man F.-, mit F₃ und G₂ mit G₃ kombinieren, um F_x, G_x zu erhalten. Letztere zeigen die Anzahl von »Einsen« in den durch F₂ und F₃ dargestellten 18 Bits an. F_x und G_x werden in die Leitung 150 gegeben. Die Schaltung zum Gewinnen von F₁ und G_x kann ähnlich ausgebildet sein wie die Schaltung in Fi g. 6.

Erhält die Stufe 127 nur vier Eingangssignale, beispielsweise O₁ und E₁ und O₂ und E₂, so werden O₁ und E₁ der gleichen Stelle in der Schaltung zugeleitet wie in Fig. 6. O„ und E₂ werden denjenigen Schaliungskkmmen zugeleitet, denen bei der gezeigten Ausführungsform G₃ und F₃ zugeleitet werden.

Zweck der Gatter 125 ist es, den nicht ausgeblendeten Teil des Gesamtwortes an die Gatter 123 weiterzuleiten. Diese Gatter können entweder »Undnicht«-Gatter oder »Und«-Gatter sein; eine Ausführungsform dieser Gatter ist in F i g. 9 gezeigt.

Die Gatter 123 haben die Aufgabe, das Teilwort D₄ bis D,_s im vorliegenden Beispiel sowie das für dieses

Teilwort erzeugte Paritätsbit G_n dem Teilwortregister 124 zuzuleiten. Diese Gatter und das Teilwortregister sind in F i g. 9 gezeigt.

Die zwischen das Wortkabel 1 und die Gatter 123 geschalteten Gatter 125 sind in Fig. 9 als »Und«- Gatter dargestellt. Der Block 12.5 enthält insgesamt 27 derartige »Und«-Gatter, und zwar je eines für jede Ziffer des Wortes. Um die Zeichnung zu vereinfachen, sind jedoch nur zwei derartige Gatter 130 und 131 gezeigt. Die übrigen Gatter sind schematisch durch die gestrichelte Linie angedeutet. Jedes Gatter ist jeweils an einen der 27 verschiedenen Leiter des Wortkabels angeschaltet. Der achtundzwanzigste Leiter, der das Paritätsbit für das Ge:samtwort führt, iist an kein Gatter angeschlossen, da die Parität für das weilerzuleitende Teilwort nicht notwendig gleich der Parität ties Gesamtwortes sein muß.

Im Betrieb empfangen diejenigen der Gatter 125, die geöffnet werden sollen, vom Ausblendgenerator

120 (Fig. 12) ein Öffnungssignal ROPW (Abfrage-Teilwort). Der Ausblendgenerator ist in üblicher Weise ausgebildet und kann ein Teil des Steuersystems des Rechners sein. Ihm wird durch Maschineninstruktionssignale befohlen, die Signale ROPW zu übertragen. Durch die Signale ROPW wird die Zusammensetzung (die Bits) des in ein bestimmtes Teilwortregister zu schiekenden Teilwortes bestimmt.

Die in Fig. 9 als »Und«-Gatter dargestellten Gatter 123 empfangen die Ausgangssignale der Gatter 125. Die Anzahl der Gatter in dieser Stufe ist gleich der Anzahl der Flip-Flops im Teilwortregister. Das bestimmte in der Zeichnung gezeigte Wortregister 124 hat 17 Flip-Flops, und zwar 16 für Datenbits und das siebzehnte für das Paritätsbit. Um die Zeichnung zu vereinfachen, sind lediglich drei der Gatter 132 bis 134 und drei der Flip-Flop 135 bis 137 gezeigt.

Sollen das Teilwort und die Paritätsziffer für das Teilwort eingesagt oder eingegeben werden, so wird sämtlichen Gattern 123 ein Steuersignal RIPW (Einsage-Teilwort) zugeleitet. Dieses Steuersignal kommt vom zentralen Steuersystem des Rechners und ist ein Maschincnir.stnsktionssignal. Es kann aber auch das

Steuersignal gewünschtenfalls das Signal PC sein, das anzeigt, daß die Paritätskontrolle des Gesamtwortes beendet ist und die Parität des Gesamtwortes stimmt.

Der Block 121 in Fig. 10 enthält insgesamt 18 »Und«-Gatter, und zwar neun für die O-Bits und neun für die Ε-Bits. Vier der Gatter 138 bis 141 sind in der Zeichnung gezeigt. Diese Gatter werden durch vom Ausblendgenerator 120 gelieferte Signale geöffnet. In dem gezeigten Ausführungsbeispiel wird MA₁ »Eins« gemacht, wodurch die Gatter 138 und 140 geöffnet werden. MA₀ bis MA₉ bleiben »Null«, so daß die übrigen Gatter geschlossen bleiben.

In dem in F i g. 11 gezeigten Block 122 sind insgesamt sechs »Und-nicht«-Gatter 142 bis 147 vorgesehen. Jedes dieser Gatter empfängt ein anderes Signal F oder G. Ein vom Ausblcndgenerator geliefertes Signal MAS-O dient dazu, die Gatter "gewünschtenfalls zu öffnen. In dem gezeigten Ausführungsbeispiel wird MAS₃ gleich »Null« gemacht, während MAS_i und MAS₂ »Eins« bleiben. Es gelangen daher die Signale F, und G₁ durch die geöffneten Gatter 146 und 147 zur Paritätsgcneratoistufc 127. Die übrigen Gatter bleiben gesperrt.

Hierzu 5 Blatt Zeichnungen

77ft

Claims (1)

eisten Stufe erzeugten Paritätssignale und zur ErPatentansprüche: zeugung einer noch kleineren Anzahl wn dritten Paritätssignalen (F, G), die jeweils die Anzahl

1. Paritätsschaltung für eine Datenverarbei- der »Einsen« in den untersuchten Grup^n aniungsanfcge zum Erzeugen einer Paritätsziffer für 5 geben, sowie eine dritte Schaltungsstufe (F ι g 4) :inen TeU eines aus zwei Teilen bestehenden enthält, die schließlich eine einzige Pantatsziffer Wortes, mit einer Paritätsprüfschaltung, die auf (H, L) liefert, welche die Anzahl der *Einsen« alle BiLs des Wortes anspricht und im Verlaufe im ganzen Wort anzeigt daß eine weitere Pander Paritätsprüfung des Wortes Paritätssignale tätspriifstufe (25) vorgesehen ist die auf die emerzeugt, die eine ungerade bzw. eine gerade An- io zige Paritätsziffer anspricht und eine Anzeige zahl von »Einsen« in einzelnen Bitgruppen des (PQ liefert, die angibt ob die Pantatsziffer des Wortes und in dem ganzen Wort anzeigen, d a - Wortes richtig ist und daß die Pantatsgeneratordurch gekennzeichnet, daß eine Tor- schaltung (Fig. 6 und Fιg. 7) auf die Anzeige schaltungsanordnung (121, 122) während der Pa- (PC) und mindestens eines der dritten und zweiritätsprüfung durch die Paritätsprüfschaltung 15 ten Paritätssignale (£, O bzw i-, O) anspricht, (Fig. 8) von dieser erzeugte Paritätssignale (O₁, urn die Paritätsziffer (Gp) fur den einen Teil des E₁, F₃, G₃) in Abhängigkeit von dem einen Teil Wortes zu erzeugen.

(D₁, D, und D₁₉ bis D₂₇; oder D. bis D₁₈) des 6. Paritätsschaltung nach Anspruch 1, mit Wortes, für den die Paritätsziffer erzeuge werden einer Paritätsprüfschaltung, die bei Ubereinstimsoll, auswählt und sie einer Faritätsgeneraior- *c mung der Paritätsziffer des Wortes mit der erschaltung (Fig. 6, Fig. 7) zuführt, welche unter zeugten Paritätsziffer ein die richtige Parität anVerwendung dieser ausgewählten Paritätssignale zeigendes Signal liefert, dadurch gekennzeichnet, die Paritätsziffer (ME, MO oder Gp) für den daßdieParitätsgeneratorschaltung(Fig.6 Fig.7) einen Teil des Wortes ebenfalls während der eine Sperrschaltung (111 bis 115) enthalt, die Zeit erzeugt, in der die Paritätsprüfschaltung *5 bei Abwesenheit des die richtige Paritat anzei-(Fig. 8) die Paritätsprüfung durchführt. genden Signals (PC) die Pantatsgeneratorschal-