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Schaltungsanordnung zur Ermittlung des Vollständigkeitskontrollsignals
bei einer gesicherten Übertragung oder Verarbeitung von im Drei-Exzeß-Code binär
verschlüsselten Dezimalziffern oder durch solche dargestellten Informationen, vorzugsweise
in elektronischen Datenverarbeitungsanlagen In der elektronischen Datenverarbeitungstechnik,
aber auch in der Datenübertragungstechnik und auf anderen Gebieten der Nachrichtentechnik,
sind häufig binär verschlüsselte Zahlen oder durch Zahlen darstellbare Informationen
gesichert zu verarbeiten oder zu übertragen. Vielfach werden daher Verfahren zur
automatischen Fehlererkennung angewandt. Wenn ein Fehler auftritt, spricht eine
Kontrollschaltung an und zeigt den Fehler an oder korrigiert ihn sogar.
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Es sind verschiedenartige Kontrollverfahren zur automatischen Fehlererkennung
bekanntgeworden. Dabei wird allgemein bei der Verschlüsselung der zahlenmäßigen
Informationen eine Redundanz an Informationselementen vorgesehen, sei es in der
Form einer Wiederholung oder in der Form von angefügten speziellen Kontrollsignalen.
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Ein solches Kontrollsignal kann beispielsweise kennzeichnen, ob die
Binärquersumme eines binär verschlüsselten Zeichens, d. h. beispielsweise die Summe
der Binär-Einsen, gerade oder ungerade ist (»Paritätskontrolle«). Diese Kontrolle
wird vor und nach der Verarbeitung oder Übertragung vorgenommen. Die Gleichheit
der beiden Ergebnisse wird überwacht. Dadurch wird festgestellt, ob die Anzahl der
Binär-Einsen und die Anzahl der Binär-Nullen erhalten blieb, ob also das Zeichen
noch vollständig ist (daher wird dieses Kontrollverfahren auch »Vollständigkeitskontrolle«
genannt). Mittels dieser einfachen Kontrolle können paarweise auftretende Fehler
nicht festgestellt werden, weil sich dabei die Parität nicht ändert. Sollen auch
solche Fehler festgestellt werden können, so sind kompliziertere Kontrollverfahren
anzuwenden.
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Eine vorbekannte Schaltungsanordnung zur Vollständigkeitskontrolle
addiert die vier binären Informationselemente einer binär verschlüsselten Dezimalziffer
(Tetrade) mittels dreier binärer Halbaddiererschaltungen. Das Resultat kann nur
Null oder Eins sein und gibt an, ob die Anzahl der Binär-Einsen gerade oder ungerade
ist. Ein Nachteil dieser Lösung ist der erforderliche große Aufwand. Ein anderer
wesentlicher Nachteil ist die große Laufzeit der Signale durch die zeitlich nacheinander
zu durchlaufenden Halbaddiererschaltungen.
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Erfindungsgemäß wird eine Schaltungsanordnung zur Ermittlung des Vollständigkeitskontrollsignals
bei einer gesicherten Verarbeitung oder Übertragung von im Drei-Exzeß-Code binär
verschlüsselten Dezimalziffern (Tetraden) oder durch solche dargestellten Informationen,
vorzugsweise in elektronischen Datenverarbeitungsanlagen, vorgeschlagen, bei der
mittels einer Gatterschaltung auf die zur Unterscheidung zwischen verschlüsselten
Ziffern mit gerader bzw. ungerader Anzahl von Binär-Einsen hinreichenden Kombinationen
von jeweils nur zwei oder drei binären Informationselementen der verschlüsselten
Ziffer geprüft wird.
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Dies ist nicht etwa bei jeder Art der Verschlüsselung möglich, beispielsweise
nicht bei rein binärer Verschlüsselung. Vielmehr müßten in diesem Falle alle vier
Informationselemente jeder binär verschlüsselten Dezimalziffer (Tetrade) geprüft
werden. Das würde wesentlich größeren Aufwand bedingen, insbesondere im Rahmen einer
speziellen, viel benutzten elektronischen Schaltkreistechnik, die nur bis zur Dreifachkoinzidenz
einen besonders einfachen Aufbau von Koinzidenzgattern gestattet (ein Vierfachkoinzidenzgatter
benötigt etwa doppelt so viele Bauelemente wie Dreifachkoinzidenzgatter). Daher
stellt die erfindungsgemäße einfachere Schaltungsanordnung eine beträchtliche technische
Verbesserung dar.
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Als besonders vorteilhaft werden zwei einander ähnliche Ausführungen
der erfindungsgemäßen Schaltungsanordnung vorgeschlagen. Mittels der einen Ausführung
wird geprüft, ob drei Informationselemente der beiden niedrigstwertigen und einer
der beiden höchstwertigen Binärstellen der im Drei-Exzeß-Code verschlüsselten Dezimalziffer
einander gleich sind. Mittels der anderen Ausführung wird geprüft, ob das Informationselement
der niedrigstwertigen Binärstelle entweder von dem Informationselement der zweitniedrigsten
- Stelle oder von den Informationselementen der beiden höchstwertigen
Binärstellen
der im Drei-Exzeß-Code verschlüsselten Dezimalziffer verschieden ist oder ob Gleichheit
besteht.
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Besonders wirksam hinsichtlich der Fehlerentdeckung sind die erfindungsgemäßen
Schaltungsanordnungen zur Vollständigkeitskontrolle, falls gesichert ist, daß keine
Pseudotetraden (d. h. keine der sechs für die Darstellung einer Dezimalziffer unzulässigen
der sechzehn möglichen Kombinationen der vier binären Informationselemente) auftreten.
Daher empfiehlt es sich auch, die erfindungsgemäßen Schaltungsanordnungen zur Vollständigkeitskontrolle
in Verbindung mit an sich bekannten Schaltungsanordnungen zur Pseudotetradenkontrolle
zu verwenden.
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Weitere Einzelheiten und vorteilhafte Ausgestaltungen des Erfindungsgedankens
sind der folgenden ausführlichen Beschreibung zu entnehmen. Die Erfindung wird an
Hand der Zeichnungen zu zwei Ausführungsbeispielen erläutert. Ohne Beschränkung
der Allgemeinheit wird eine spezielle Transistorschaltkreistechnik zugrunde gelegt.
Es zeigt F i g. 1 eine vorbekannte Schaltungsanordnung zur Vollständigkeitskontrolle,
F i g. 2 eine erfindungsgemäße Schaltungsanordnung zur Vollständigkeitskontrolle
und F i g. 3 eine ebenfalls erfindungsgemäße Schaltungsanordnung zur Vollständigkeitskontrolle.
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In der F i g. 1 ist eine vorbekannte Schaltungsanordnung zur Vollständigkeitskontrolle
dargestellt. Die vier binären Informationselemente a, b, c, d einer im Drei-Exzeß-Code
binär verschlüsselten Dezimalziffer (Tetrade) werden paarweise dem Halbaddierer
1 bzw. dem Halbaddierer 2 zugeführt. Es werden auch die inversen Signale
ä, b, c, d der vier binären Informationselemente als Eingangsgrößen benötigt.
Die Ausgangssignale e, e, f, 1 der Halbaddiererschaltungen 1 und 2 werden der Halbaddiererschaltung
3 als Eingangssignale zugeführt. Deren Ausgangssignale sind das Vollständigkeitskontrollsignal
v und sein Inverses v.
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Die binären Halbaddiererschaltungen 1 bis 3 sind in der bekannten
RCT-Schaltkreistechnik ausgeführt und mittels der dort üblichen Symbolik dargestellt.
Für die Betriebsspannungsanschlüsse und für die Widerstände stehen die üblichen
Symbole, für die Transistoren stehen Kreissymbole. Die drei Anschlußleitungen des
Transistors sind angedeutet, doch steht das Symbol nicht nur für den Transistor
allein, sondern zugleich auch für eine Reihe von ihm fest zugeordneten anderen Bauelementen,
vor allem An- ; steuerorganen.
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Die beiden Schaltzustände eines Schalttransistors, »Ein« und »Aus«,
sind an den beiden verschiedenen Werten des Potentials an der Verbindungsstelle
zwischen Transistor und Widerstand zu erkennen. An dieser Stelle wird daher das
Ausgangssignal, z. B. e, abgenommen. Bei gesperrtem Transistor (Schaltzustand Aus)
tritt als Ausgangssignal das negative Betriebspotential auf, bei leitendem Transistor
(Schaltzustand Ein) das Erdpotential.
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Die Ausgangssignale können als Eingangssignale einen weiteren Schalttransistor
steuern. Das negative Betriebspotential als Eingangssignal macht ihn leitend, das
Erdpotential sperrt ihn.
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In der genannten Schaltkreistechnik ist es üblich, die Steuersignale
Erdpotential als Binärsignal Null und negatives Betriebspotential als Binärsignal
Eins zu bezeichnen. An einem leitenden Transistor wird also das Ausgangssignal Eins,
an einem gesperrten Transistor das Ausgangssignal Null abgenommen. Durch das Eingangssignal
Eins wird ein Transistor gesperrt, durch das Eingangssignal Null leitend gemacht.
Das Ausgangssignal eines Transistorschalters ist also gegenüber dem Eingangssignal
invertiert.
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Nun sei die Wirkungsweise der Vollständigkeitskontrollschaltung erläutert.
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Eine Tetrade hat eine gerade Binärquersumme, falls die Gruppe von
vier binären Informationselementen a bis d keine oder zwei oder vier
Binär-Einsen enthält. Dies ist gleichbedeutend mit der Bedingung, daß sich die vier
Informationselemente so in zwei Paare einteilen lassen, daß die je zwei zu einem
Paar zusammengefaßten Informationselemente einander gleich sind. Drei Beispiele
hierzu werden anschließend erläutert.
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Zunächst sei der Fall a = b = 1, c = d = 0 be-
trachtet. Die
Transistoren 4 und 5 werden gesperrt. Die mittels der inversen Signale angesteuerten
Transistoren 6 und 7 werden zwar leitend gesteuert, können aber wegen der mit ihnen
in Reihe geschalteten gesperrten Transistoren4 und 5 nicht leitend werden. Daher
ist das Ausgangssignale =0. Die Transistoren 8 und 9 werden leitend gesteuert, können
aber nicht leitend werden, weil die mittels der inversen Signale angesteuerten Transistoren
10 und 11 gesperrt sind. Daher ist das Ausgangssignal f = 0. Die Transistoren 12
und 13 werden leitend gesteuert, können aber nicht leitend werden, weil die mittels
der inversen Signale angesteuerten Transistoren 14 und 15 gesperrt sind.
Daher ist das als Ausgangssignal entstehende Vollständigkeitssignal v = 0. Das ist
das Kennzeichen dafür, daß die Binärquersumme gerade ist.
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Es sei nun a = e = 1, b = d = 0. Dann werden die Transistoren
4 und 8 gesperrt, die Transistoren 5 und 9 leitend gesteuert und mittels
der inversen Eingangssignale die Transistoren 6 und 10 leitend gesteuert, die Transistoren
7 und 11 aber gesperrt. Gleichzeitig leitend gesteuert sind nun also die Transistoren
5 und 6 sowie 9 und 10. Damit entstehen die Ausgangssignale e = 1
und f = 1. Die Transistoren 12 und 13 werden gesperrt. Das Vollständigkeitskontrollsignal
wird wieder il = 0. Auch hier ist ja die Binärquersumme gerade.
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Es sei schließlich a = b = 1, c = 0, d = 1. Wie im ersten Beispiel
wird e = 0. Aber jetzt wird f = 1, denn die Transistoren 8 und 11 werden gleichzeitig
leitend gesteuert. Daher werden jetzt die Transistoren 12 und 15 gleichzeitig leitend
gesteuert. Dadurch kommt als Ausgangssignal das Vollständigkeitssignal v = 1 zustande.
Dies ist das Kennzeichen für ungerade Binärquersumme.
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Ein Schalttransistor verursacht eine Verzögerung des Ausgangs- gegenüber
dem Eingangssignal. Diese Verzögerung entsteht auf Grund der Laufzeit der Signale
durch die Ansteuerungsglieder und die Transistoren. Da bei der beschriebenen Anordnung
die Signale zwei Halbaddierer nacheinander durchlaufen, wobei auch die die Ausgangssignale
invertierenden Transistoren zu durchlaufen sind, wird das Vollständigkeitssignal
v dreifach verzögert. Das kann zu Störungen der Betriebssicherheit führen.
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In der F i g. 2 ist eine erfindungsgemäße Schaltungsanordnung zur
Vollständigkeitskontrolle dargestellt. Auch hier werden die vier binären Informationselemente
a bis d sowie ihr Inverses ä bis a der
Schaltungsanordnung
als Eingangssignal zugeleitet. Das Ausgangssignal u ist 1, falls die Binärquersumme
ungerade ist, und 0, falls die Binärquersumme gerade ist. Um die Wirkungsweise der
Schaltungsanordnung zu verstehen, ist es erforderlich, den Aufbau des Drei-Exzeß-Code
näher zu betrachten. Er ist in der folgenden Tafel dargestellt.
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Unterstrichen sind diejenigenEingangssignalkombinationen, die für
das Zustandekommen einer Dreifachkoinzidenz und damit des Vollständigkeitssignals
u = 1 hinreichend sind.
| Dezimalziffer |
| 0 1 2 3 4 5 6 7 8 9 |
| d 0 0_ 0 0 0 1 1 1 1 1 |
| c 0 1 1 1 1 0_ 0 0 0 1 |
| b 1 0_ 0 1 1 0_ 0 1 _1 0 |
| a 1 0_ 1 0 1 0_ 1 0 1 0 |
| u u u u |
Drei in Reihe liegende Transistoren werden gleichzeitig leitend gesteuert, falls
die Dezimalziffer 1 oder 4 oder 5 oder 8 vorliegt. Das sind genau die Fälle, in
denen die Binärquersumme ungerade ist.
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Besonders vorteilhaft ist es, daß die Laufzeit der Signale auf den
einfachen Wert, also auf ein Drittel verkürzt ist und daß statt fünfzehn nur acht
Transistoren benötigt werden.
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In der F i g. 3 ist eine ebenfalls erfindungsgemäße Schaltungsanordnung
zur Vollständigkeitskontrolle dargestellt. Das Vollständigkeitssignal g ist 1, falls
die Binärquersumme gerade ist, und 0, falls die Binärquersumme ungerade ist. Es
werden wiederum die vier binären Eingangssignale und ihr Inverses zugeführt, doch
sind die Gatter etwas anders aufgebaut. Die genannten Vorteile finden sich auch
hier. Zur Erklärung der Wirkungsweise wird wieder auf die folgende Tafel hingewiesen.
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Wieder sind diejenigen Eingangssignalkombinationen unterstrichen,
die für das Zustandekommen einer Koinzidenz und damit des Vollständigkeitssignals
g = 1 hinreichend sind.
| Dezimalziffer |
| 0 1 2 3 4 5 6 7 8 9 |
| d _0 0 0 0 0 1 1 1 1 _1 |
| C _0 1. 1 1. 1 0 0 0 0 _1 |
| b 1 0 _0 _1 1 0 _0 _1 1 0 |
| a _1 0 _1 _0 1 0 _1 _0 1 _0 |
| g g g 9 9 9 |
Das Vollständigkeitssignal g wird 1, falls eine Dezimalziffer 0 oder 2 oder 3 oder
6 oder 7 oder 9 vorliegt. In diesen Fällen ist die Binärquersumme gerade.
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Nur der Vollständigkeit wegen sei darauf hingewiesen, daß Pseudotetraden
(d. h. die sechs zur Darstellung von Dezimalziffern nicht zugelassenen der sechzehn
möglichen Kombinationen von vier binären Inforrtiationselementen) durch die Schaltungsanordnungen
gemäß F i g. 2 und 3 falsch bewertet werden. Das ist aber praktisch ohne Bedeutung,
da Pseudotetraden in der Regel durch andere bekannte Mittel verhindert bzw. entdeckt
werden.