JPS6112636Y2 - - Google Patents
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- Publication number
- JPS6112636Y2 JPS6112636Y2 JP17795081U JP17795081U JPS6112636Y2 JP S6112636 Y2 JPS6112636 Y2 JP S6112636Y2 JP 17795081 U JP17795081 U JP 17795081U JP 17795081 U JP17795081 U JP 17795081U JP S6112636 Y2 JPS6112636 Y2 JP S6112636Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- resistor
- rom
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000003780 insertion Methods 0.000 claims 1
- 230000037431 insertion Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】
本考案は、Ｐ−ROM識別装置、特にピン（端
子）配列を異にするＰ−ROMの同一番号ピンに
流れる電流の相違に基づいてＰ−ROMを識別す
るようにしたＰ−ROM識別装置に関するもので
ある。
子）配列を異にするＰ−ROMの同一番号ピンに
流れる電流の相違に基づいてＰ−ROMを識別す
るようにしたＰ−ROM識別装置に関するもので
ある。
電子技術の発達に伴ない或る情報を電源がオフ
となつた場合でも、その情報を記憶している
ROMが大量に使用されるようになつてきた。
となつた場合でも、その情報を記憶している
ROMが大量に使用されるようになつてきた。
ところで現在、例えば4KX8ビツトのEP−
ROM（Erasable Programmable−ROM）はピン
配列を異にするＸ社系とＹ社系の２系統があり、
それぞれ第１図，に示されるようなピン配列
となつている。同図（）で示されるＸ社系のピ
ン配列と同図で示されるＹ社系のピン配列とを
比較すると、ピン番号１８，２０，２１のみが異
なり、他は同一である。ここでA0ないしA11はア
ドレス入力、O1ないしO8はデータ出力、はチ
ツプイネーブル、／ＶPPは出力イネーブル／
プログラム電圧入力（＋25V）、ＶCCは電源（＋
5V），GNDはグランド、PD／PGMはパワーダウ
ン／プログラム端子、ＶPPはプログラム電圧入力
（＋25V）を表わしている。
ROM（Erasable Programmable−ROM）はピン
配列を異にするＸ社系とＹ社系の２系統があり、
それぞれ第１図，に示されるようなピン配列
となつている。同図（）で示されるＸ社系のピ
ン配列と同図で示されるＹ社系のピン配列とを
比較すると、ピン番号１８，２０，２１のみが異
なり、他は同一である。ここでA0ないしA11はア
ドレス入力、O1ないしO8はデータ出力、はチ
ツプイネーブル、／ＶPPは出力イネーブル／
プログラム電圧入力（＋25V）、ＶCCは電源（＋
5V），GNDはグランド、PD／PGMはパワーダウ
ン／プログラム端子、ＶPPはプログラム電圧入力
（＋25V）を表わしている。
或る情報をEP−ROMに書込む場合、プログラ
ム電圧入力に高電圧、例えば＋25V印加すること
によつて書込まれるが、第１図から判るように書
込み用の高電圧すなわちプログラム電圧が印加さ
れるプログラム電圧入力ＶPPのピン配列がＸ社系
とＹ社系とでは異なつている。それ故プログラム
電圧入力ピンでないピンに高電圧のプログラム電
圧を印加するとEP−ROMが破壊される。
ム電圧入力に高電圧、例えば＋25V印加すること
によつて書込まれるが、第１図から判るように書
込み用の高電圧すなわちプログラム電圧が印加さ
れるプログラム電圧入力ＶPPのピン配列がＸ社系
とＹ社系とでは異なつている。それ故プログラム
電圧入力ピンでないピンに高電圧のプログラム電
圧を印加するとEP−ROMが破壊される。
１つのROM書込み器で上記ピン配列の異なる
Ｘ社系のEP−ROMとＹ社系のEP−ROMとの書
込みができるROM書込み器はスイツチ等により
プログラム電圧入力を切替えるようにしており、
このスイツチ等の切替えを誤まると、EP−ROM
を破壊してしまう欠点があつた。
Ｘ社系のEP−ROMとＹ社系のEP−ROMとの書
込みができるROM書込み器はスイツチ等により
プログラム電圧入力を切替えるようにしており、
このスイツチ等の切替えを誤まると、EP−ROM
を破壊してしまう欠点があつた。
本考案は上記の欠点を解決することを目的とし
ており、正規のプログラム電圧を印加する前に、
低電圧を印加し、等該低電圧が印加されたピンに
流れる電流の相違いに基づいて、プログラム電圧
を印加しようとしている位置にプログラム電圧入
力ピンが配列されているか否かを判別し、系統を
異にするＰ−ROMに不用のプログラム電圧の印
加を未然に防止するＰ−ROM識別装置を提供す
ることを目的としている。
ており、正規のプログラム電圧を印加する前に、
低電圧を印加し、等該低電圧が印加されたピンに
流れる電流の相違いに基づいて、プログラム電圧
を印加しようとしている位置にプログラム電圧入
力ピンが配列されているか否かを判別し、系統を
異にするＰ−ROMに不用のプログラム電圧の印
加を未然に防止するＰ−ROM識別装置を提供す
ることを目的としている。
なおＸ社系のEP−ROM及びＹ社系のEP−
ROMともプログラム電圧入力ピンに上記の低電
圧（＋5V）を印加すると1mA以上の電流が流
れ、他のピンに低電圧が印加されたとき10μＡ以
下の電流しか流れないことが実験により確認され
ている。
ROMともプログラム電圧入力ピンに上記の低電
圧（＋5V）を印加すると1mA以上の電流が流
れ、他のピンに低電圧が印加されたとき10μＡ以
下の電流しか流れないことが実験により確認され
ている。
以下第２図の本考案に係るＰ−ROM識別装置
の一実施例回路構成を参照しながら説明する。
の一実施例回路構成を参照しながら説明する。
スイツチングを行なうトランジスタTR１のエ
ミツタ側はダイオードＤ１を介してアースさせ、
コレクタ側はトランジスタTR３のベースに接続
されている。カソードが相対向するように接続さ
れた温度補償用ダイオードＤ２と定電圧ダイオー
ドＤ３は、トランジスタTR１がオフ状態にある
ときトランジスタTR３のベースに印加される電
圧が一定に保されるように抵抗Ｒ３と直列に接続
されて定電圧回路を構成している。すなわち抵抗
Ｒ３の一端は陽極（＋12V）へ、他端はダイオー
ドＤ２のアノードと共にトランジスタTR３のベ
ースへ、定電圧ダイオードＤ３のアノードはアー
スへそれぞれ接続されている。トランジスタTR
３のコレクタ側はダイオードＤ４，Ｄ５を介して
陽極に接続されており、トランジスタTR３のエ
ミツタ側は逆電流防止用ダイオードＤ６、抵抗Ｒ
６を介してトランジスタTR４のコレクタに接続
されている。当該トランジスタTR４のエミツタ
はアースされ、そのベース側は抵抗Ｒ２を介して
端子１０１に接続される。またテスト端子１０１
から抵抗Ｒ１を介してトランジスタTR１のベー
スに接続されている。ダイオードＤ４，Ｄ５に発
生する順方向降下電圧を分割する抵抗Ｒ４及びＲ
５の接続点はトランジスタTR２のベースに接続
され、該トランジスタTR２のエミツタは陽極
に、またコレクタ側は出力回路にそれぞれ接続さ
れている。出力回路は抵抗Ｒ７ないしＲ９及びト
ランジスタTR５で構成され、エミツタがアース
に接続されているトランジスタTR５のベースは
抵抗Ｒ７とＲ８との接続点につながれており、当
該トランジスタTR５のコレクタ側は出力抵抗Ｒ
９を介して電源（＋5V）に接続されている。そ
して抵抗Ｒ６とダイオードＤ６の接続点からEP
−ROMの21番ピンに低電圧（約＋5V）が供給さ
れると同時に、例えば書込み器１０２の高電圧す
なわちプログラム電圧（＋25V）もトランジスタ
１０３の作動によつてEP−ROMの21番ピンに供
給される。なおC1はコンデンサを表わしてい
る。
ミツタ側はダイオードＤ１を介してアースさせ、
コレクタ側はトランジスタTR３のベースに接続
されている。カソードが相対向するように接続さ
れた温度補償用ダイオードＤ２と定電圧ダイオー
ドＤ３は、トランジスタTR１がオフ状態にある
ときトランジスタTR３のベースに印加される電
圧が一定に保されるように抵抗Ｒ３と直列に接続
されて定電圧回路を構成している。すなわち抵抗
Ｒ３の一端は陽極（＋12V）へ、他端はダイオー
ドＤ２のアノードと共にトランジスタTR３のベ
ースへ、定電圧ダイオードＤ３のアノードはアー
スへそれぞれ接続されている。トランジスタTR
３のコレクタ側はダイオードＤ４，Ｄ５を介して
陽極に接続されており、トランジスタTR３のエ
ミツタ側は逆電流防止用ダイオードＤ６、抵抗Ｒ
６を介してトランジスタTR４のコレクタに接続
されている。当該トランジスタTR４のエミツタ
はアースされ、そのベース側は抵抗Ｒ２を介して
端子１０１に接続される。またテスト端子１０１
から抵抗Ｒ１を介してトランジスタTR１のベー
スに接続されている。ダイオードＤ４，Ｄ５に発
生する順方向降下電圧を分割する抵抗Ｒ４及びＲ
５の接続点はトランジスタTR２のベースに接続
され、該トランジスタTR２のエミツタは陽極
に、またコレクタ側は出力回路にそれぞれ接続さ
れている。出力回路は抵抗Ｒ７ないしＲ９及びト
ランジスタTR５で構成され、エミツタがアース
に接続されているトランジスタTR５のベースは
抵抗Ｒ７とＲ８との接続点につながれており、当
該トランジスタTR５のコレクタ側は出力抵抗Ｒ
９を介して電源（＋5V）に接続されている。そ
して抵抗Ｒ６とダイオードＤ６の接続点からEP
−ROMの21番ピンに低電圧（約＋5V）が供給さ
れると同時に、例えば書込み器１０２の高電圧す
なわちプログラム電圧（＋25V）もトランジスタ
１０３の作動によつてEP−ROMの21番ピンに供
給される。なおC1はコンデンサを表わしてい
る。
以上のように構成されたＰ−ROMの識別装置
の動作を次に説明する。
の動作を次に説明する。
(1) Ｘ社系のEP−ROMの場合
テスト端子１０１をTTLレベルの論理
「０」にすると、トランジスタTR１，TR４は
オフとなる。これにより抵抗Ｒ３、ダイオード
Ｄ２及び定電圧ダイオードＤ３の定電圧回路が
働き、トランジスタTR３のベースは５＋ＶD2
（定電圧ダイオードＤ３は5Vのものが使用され
ている）の電圧となる。従つて抵抗Ｒ６とダイ
オードＤ６の接続点には約5Vの電圧が現わ
れ、この電圧がEP−ROMの21番ピンに印加さ
れる。EP−ROMの21番ピンは第１図から判
るようにアドレス入力A11であるから、トラン
ジスタTR３のコレクタ電流は10μＡ以下であ
る。従つてダイオードＤ４とＤ５との順方向降
下電圧は極めて小さく、この順方向降下電圧を
抵抗Ｒ４とＲ５とで分割した抵抗Ｒ４の両端の
電圧はトランジスタTR２の作動電圧0.7V以下
となつており、該トランジスタTR２はオフと
なる。これにより出力回路のトランジスタTR
５はオフとなり、電源電圧＋5Vすなわち論理
「１」が出力される。
「０」にすると、トランジスタTR１，TR４は
オフとなる。これにより抵抗Ｒ３、ダイオード
Ｄ２及び定電圧ダイオードＤ３の定電圧回路が
働き、トランジスタTR３のベースは５＋ＶD2
（定電圧ダイオードＤ３は5Vのものが使用され
ている）の電圧となる。従つて抵抗Ｒ６とダイ
オードＤ６の接続点には約5Vの電圧が現わ
れ、この電圧がEP−ROMの21番ピンに印加さ
れる。EP−ROMの21番ピンは第１図から判
るようにアドレス入力A11であるから、トラン
ジスタTR３のコレクタ電流は10μＡ以下であ
る。従つてダイオードＤ４とＤ５との順方向降
下電圧は極めて小さく、この順方向降下電圧を
抵抗Ｒ４とＲ５とで分割した抵抗Ｒ４の両端の
電圧はトランジスタTR２の作動電圧0.7V以下
となつており、該トランジスタTR２はオフと
なる。これにより出力回路のトランジスタTR
５はオフとなり、電源電圧＋5Vすなわち論理
「１」が出力される。
(2) Ｙ社系のEP−ROMの場合
テスト端子１０１をTTLレベルの論理
「０」にすると、上記(1)の場合と同様に、抵抗
Ｒ６とダイオードＤ６の接続点には約5Vの電
圧が現われる。EP−ROMの21番ピンは第１図
から判るようにプログラム電圧ＶPPであるか
ら、トランジスタTR３のコレクタ電流は1mA
以上である。従がつてダイオードＤ４とＤ５と
の順方向降下電圧は大となり、この順方向降下
電圧を抵抗Ｒ４とＲ５とで分割された抵抗Ｒ４
の両端の電圧はトランジスタTR２をオンさせ
る電圧となるから、当該トランジスタTR２は
オンとなる。これにより出力回路のトランジス
タTR５にベース電流が流れ、トランジスタTR
５はオンとなり、論理「０」が出力される。
「０」にすると、上記(1)の場合と同様に、抵抗
Ｒ６とダイオードＤ６の接続点には約5Vの電
圧が現われる。EP−ROMの21番ピンは第１図
から判るようにプログラム電圧ＶPPであるか
ら、トランジスタTR３のコレクタ電流は1mA
以上である。従がつてダイオードＤ４とＤ５と
の順方向降下電圧は大となり、この順方向降下
電圧を抵抗Ｒ４とＲ５とで分割された抵抗Ｒ４
の両端の電圧はトランジスタTR２をオンさせ
る電圧となるから、当該トランジスタTR２は
オンとなる。これにより出力回路のトランジス
タTR５にベース電流が流れ、トランジスタTR
５はオンとなり、論理「０」が出力される。
このようにテスト端子１０１を論理「０」に
することにより、Ｘ社系のEP−ROMの場合は
論理「１」が出力され、Ｙ社系のEP−ROMの
場合は論理「０」が出力されるので、識別が可
能となる。
することにより、Ｘ社系のEP−ROMの場合は
論理「１」が出力され、Ｙ社系のEP−ROMの
場合は論理「０」が出力されるので、識別が可
能となる。
そして(2)のＹ社系のEP−ROMの場合は、上
記論理「０」の出力に基づいて書込み書１０２
のトランジスタ１０３をオンとなるようにして
おけば、EP−ROMの21番ピンに＋25Vの高電
圧を印加し書込むことが自動的に可能となる。
記論理「０」の出力に基づいて書込み書１０２
のトランジスタ１０３をオンとなるようにして
おけば、EP−ROMの21番ピンに＋25Vの高電
圧を印加し書込むことが自動的に可能となる。
以上説明した如く、本考案によれば、高電圧の
プログラム電圧を印加する前に低電圧を印加する
ことにより、系統を異にするEP−ROMを識別す
ることが可能となり、不用意にプログラム電圧を
印加してEP−ROMを破壊させることが避けられ
る。
プログラム電圧を印加する前に低電圧を印加する
ことにより、系統を異にするEP−ROMを識別す
ることが可能となり、不用意にプログラム電圧を
印加してEP−ROMを破壊させることが避けられ
る。
第１図，はピン配列を説明する説明図、第
２図は本考案に係るＰ−ROM識別装置の一実施
例回路構成を示している。 図中、TR１ないしTR５はトランジスタ、Ｄ
１，Ｄ２，Ｄ４ないしＤ６はダイオード、Ｄ３は
定電圧ダイオード、Ｒ１ないしＲ９は抵抗、１０
１はテスト端子を表わしている。
２図は本考案に係るＰ−ROM識別装置の一実施
例回路構成を示している。 図中、TR１ないしTR５はトランジスタ、Ｄ
１，Ｄ２，Ｄ４ないしＤ６はダイオード、Ｄ３は
定電圧ダイオード、Ｒ１ないしＲ９は抵抗、１０
１はテスト端子を表わしている。
Claims (1)
- エミツタをアースに、コレクタをトランジスタ
TR３のベースに、ベースを抵抗Ｒ１にそれぞれ
接続し、抵抗Ｒ１に接続されたテスト端子に印加
されるTTLレベルの電圧変化でスイツチングを
行なうトランジスタTR１と；トランジスタTR１
がオフのときトランジスタTR３のベースに印加
される電圧を定電圧にする定電圧ダイオードＤ３
と抵抗Ｒ３とを直列に接続し、陽極とアースとの
間に接続された定電圧ダイオードＤ３と抵抗Ｒ３
との定電圧回路と；トランジスタTR３のクレク
タと陽極との間に順方向に接続されたダイオード
Ｄ４，Ｄ５と；該ダイオードＤ４，Ｄ５の順方向
降下電圧を抵抗Ｒ４とＲ５とで分割し、分割され
た電圧でバイアスされ、エミツタが陽極に接続さ
れているトランジスタTR２と；該トランジスタ
TR２の動作状態に応じて出力信号を出す出力回
路と；エミツタはアースに、ベースは抵抗Ｒ２を
介してテスト端子に、コレクタは抵抗Ｒ６を介し
てトランジスタTR３のエミツタに接続されたト
ランジスタTR４と；上記トランジスタTR３のエ
ミツタと抵抗Ｒ６との接続点に接続されたＰ−
ROMのピン挿着用端子とを備え、上記テスト端
子に印加されるTTLレベルの論理電圧の変化及
び上記挿着用端子に挿着されるＰ−ROMのピン
配列の相違に起因して、上記出力回路に生じる電
圧の相違を識別することにより、Ｐ−ROMの品
種を識別するようにしたことを特徴とするＰ−
ROM識別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17795081U JPS58148797U (ja) | 1981-11-30 | 1981-11-30 | Ｐ−ｒｏｍ識別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17795081U JPS58148797U (ja) | 1981-11-30 | 1981-11-30 | Ｐ−ｒｏｍ識別装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58148797U JPS58148797U (ja) | 1983-10-06 |
| JPS6112636Y2 true JPS6112636Y2 (ja) | 1986-04-19 |
Family
ID=30102374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17795081U Granted JPS58148797U (ja) | 1981-11-30 | 1981-11-30 | Ｐ−ｒｏｍ識別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148797U (ja) |
-
1981
- 1981-11-30 JP JP17795081U patent/JPS58148797U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58148797U (ja) | 1983-10-06 |
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