JPS63107000A - プログラマブル・リ−ド・オンリ−・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的に内容を書込むことの出来る読み出し
専用メモリ回路、すなわちプログラマブル・リード・オ
ンリー・メモリ（以下、Ｐ　ＲＯＭと称する）に関し、
特にＰＲＯＭに書込む前の“白紙”状態での回路のテス
ト用に設置された制御回路を具備するＦＲＯＭに関する
ものである。

〔従来の技術〕

最近、ＰＲＯＭ、特にバイポーラＰＲＯＭはユーザーが
１個毎に自由に記憶させる内容を書込める融通性の故に
、極めて広汎な各種情報処理、制御用途に多用されてい
る。かかるＰＲＯＭの記憶セルとしては、第２図（ａ）
に示されるように、２つのダイオード１を互いに逆方向
に直列接続してこの両端をメモリの行および列に接続し
たいわゆるジャンクション方式のものがある。この方式
では、未書込状態ではセルは非導通状！９を呈し、一方
のダイオード１を短絡させることにより導通させて第３
図（ａ＞の如くにして書込みを行なうものである。また
、第２図（ｂ）に示される様に、ダイオード１とヒユー
ズ２を直列接続して行列間に接続したいわゆるヒユーズ
方式のものにあっては、未書込み状態で導通し、書込み
は第３図（ｂ）の如くヒユーズ２を溶断させて行列間を
非導通として行なうものである。

しかしながら、この様なセルへ論理情報を書込む際の問
題として、歩留りの問題がある。すなわち、ＰＲＯＭは
、未書込状態では“白紙”、つまりどのアドレスを選択
しても出力はすべて１（またはすべてＯ）のため、その
ままでは周辺回路が正常に働いているかどうかをテスト
する事が出来ない。このため、周辺回路の不良について
は、ある種のビットパターンを書込んで初めて明らかに
なり、この段階では、このＦＲＯＭは書込不良となる。

したがって、この書込不良を減らして書込み歩留を向上
させる為には何らかの手段を用いて事前に周辺回路をテ
ストせねばならず、その為に種々の工夫がなされてきた
。

最もよく使われるのは、ダミーセル、すなわち正規の記
憶セルマＩ〜リクスの他にあらかじめ適当な論理情報を
書込んだセルの行または列を追加し、これを通じて対応
する周辺回路、つまり列または行デコーダをテストする
方式である。この様な行または列に設けられたダミーセ
ルを選択する為には、各々独立に選択出来る様に制御回
路を設置し、かつ各々独立した制御端子を設けることが
考えられる。しかしながら、この方法では端子を追加せ
ねばならず、端子は本来ユーザーが使用する為にあるの
に対し余分な端子の増加を招く事になり、さらには他の
メーカーとの端子互換性も失なわれることになり、実際
上不可能である。

従って、従来からＰＲＯＭメーカーは通常ユーザーが使
用するアドレス及びチップセレクト用の入力端子をテス
ト用の端子としても割り当て共用する方式をとっている
。この場合、ユーザーが使用する信号はＴＴＬインター
フェースの場合の論理電圧範囲内の−０，５〜＋５．５
■にて使用されるが、メーカーがテスト用として使用す
る場合は、論理電圧域以上の電圧（＋５．５Ｖ以上）を
追加した場合、はじめてテスト用回路が活性化される様
に工夫して入力端子の共用を実現している。例えば、従
来からよく使われている回路としては、第４図に示され
るように、入力端子ＩＮに論理電圧域以上の電圧を加え
てはじめてテスト用回路を活性化する制御回路がある。

この制御回路はトランジスタＱ２のリーク補償用の抵抗
Ｒ１と限流用の抵抗Ｒ２と７〜８Ｖで導通するツェナー
ダイオードＤ２とで構成され、入力端子ＩＮに論理電圧
域内の電圧（−０，５〜＋５．５Ｖ）が印加されてもツ
ェナーダイオードＤ２により遮断されているためにトラ
ンジスタＱ２は非導通であり、すなわちユーザーが使用
するのに何ら影響のない回路であるが、ＰＲＯＭメーカ
ーがテスト用として使用する時は、論理電圧域以上の電
圧を入力端子ＩＮに印加してツェナーダイオードＤ２と
導通させ、トランジスタＱ２を導通させる回路である。

このトランジスタＱ２のコレクタ出力により種々のテス
ト用回路が活性化される様に設計してやれば良いわけで
ある。従って、ＰＲＯＭは未書込状態では“白紙″すな
わち、どのアドレスを選択しても出力はすべて１（まな
はすべてＯ）のため、そのままでは周辺回路が正常に働
いているかどうかをテストすることはできないが、ダミ
ーセル等テスト用回路の追加により周辺回路が正常に働
いているかどうかをテストすることで、書込み歩留りを
向上させることが出来る。

〔発明が解決しようとする問題点〕

しかしながら、従来のＰＲＯＭでは、ダミーセル等テス
１−用回路に１対１で対応する第４図に示すような制御
回路が接続される制御用端子を設けていたのでは、メモ
リの大容量化並びにそれにともなうテスト用回路の複雑
化によってテスト用の制御端子数が増えることになる。

前述した様に、これらテスト用の制御端子はユーザーが
使用するアドレス及びチップセレクト入力端子に割り当
てられ、共用するものなので、使用可能な入力端子数に
も制限があり、大容量化によるテストの多様化に追従出
来なくなるという問題がある。

上述した従来のＰＲＯＭでは固定記憶素子に情報を書込
む前の状態における周辺回路のテスト用回路の活性化の
ために設けられた制御回路の入力は入力端子に１対１に
対応して割り当てられているのに対し、本発明では上記
の制御回路を電源端子と地気間にも設けているのでさら
に多くのテスト用回路を制御出来るという独創的内容を
有する。

〔問題点を解決するための手段〕

本発明のＰ　ＲＯＭは、電気的に書込み可能な固定記憶
素子と、該固定記憶素子の読み書きを制御する周辺回路
と、該固定記憶素子に情報を書き込む前に該周辺回路を
テストするためのテスト用回路を具備したプログラマブ
ル・リード・オンリー・メモリにおいて、電源端子の該
固定記憶素子の読み書きのための通常の論理電源電圧域
以外の所定の電圧を印加した時に信号を伝えて前記テス
ト用回路を制御する制御回路を含んで構成される。

本発明のＰＲＯＭは、制御回路は電源端子に印加される
所定の電圧の大きさに応じて少くとも２種類以上の信号
を伝えてテスＩ〜用回路を制御するように構成されるこ
ともできる。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例のＰＲＯＭのテスＩ・用回路
の活性化のための制御回路を示し、電源端子Ｖｃｃにツ
ェナーダイオードＤ、が接続され、さらにＩ−ランジス
タＱｌのベース及びトランジスタＱ＋のリーク補償用抵
抗Ｒ，の一端が接続され、抵抗Ｒ１の他端が接地されて
いる。ツェナーダイオードＤ１のブレークダウン電圧を
論理電源電圧域の最高電圧より高い電圧とすると、第１
図の回路は、電源端子■ｃｃに論理電源電圧域内の電圧
を印加されてもツェナーダイオードＤ、により遮断され
ている為にトランジスタＱｌは非導通であり、すなわち
ユーザーが使用するのに何ら影響のない回路であり、Ｐ
ＲＯＭメーカーがテスト用として使用する時は論理電源
電圧域以上の電圧を電、源端子Ｖｃｃに印加するとツェ
ナーダイオードＤ。

を導通させ、トランジスタＱ１が導通し、トランジスタ
Ｑ＋（エミッタを接地）のコレクタ出力に接続されてい
るテスト用回路を活性化させることが出来る。このよう
に第１図の回路をＰＲＯＭに設けることにより、従来の
ＰＲＯＭのようにアドレス用の端子からのみならず電源
端子ＶＣＣからもテスト用回路を制御するための信号を
入力できる。しかしながら、第１図に示した本発明の一
実施例による制御回路では、トランジスタＱｓのコレク
タ出力に接続されるテスＩ〜用回路のみ制御出来るのみ
である。

第５図は本発明の他の実施例のＰＲＯＭのテスト用回路
の活性化のための制御回路を示す。第５図の回路は、電
源端子ＶＣＣに論理電源電圧域以上の電圧の少なくとも
２つの電圧レベルに対応してテス）〜用の制御信号を入
力させれば、少なくとも２つのテスト用回路を制御出来
ることに着目したものである。第５図において、電源端
子ＶＣＣにツェナーダイオードＤ３とＤ５が接続され、
ツェナーダイオードＤ４にはさらに１〜ランジスタＱ４
のベース及びトランジスタＱ４のリーク補償用抵抗Ｒ９
が接続され、又ツェナーダイオードＤ、にはダイオード
Ｄ５が接続され、さらにダイオードＤ、にトランジスタ
ＱＳのベース及びトランジスタＱ、のリーク補償用抵抗
Ｒ４が接続されており、■・ランジスタＱ３．Ｑ４のエ
ミッタを接地し、トランジスタＱ３．Ｑ４のコレクタを
端子Ａ、Ｂとしである。ツェナーダイオードＤ３とＤ４
のブレークダウン電圧は第１図で示したツェナーダイオ
ードＤ、と同じとする。

ツェナーダイオードＤ４を導通させてトランジスタＱ４
を導通させる論理電源電圧領域（例えば５．５Ｖ）以上
の電源電圧を■ｌ　（例えば６Ｖ）とし、ダイオードＤ
５の順方向電圧をＶ２（約０．８Ｖ）とすると、電源端
子ＶＣＣが電圧■ｌの時にはトランジスタＱ４は導通し
、Ｉ・ランジスタＱ３は非導通のままである。

また電圧（Ｖ、＋ｖ２）においては、トランジスタＱ３
．Ｑ４がともに導通状態となる。つまリ、電源端子Ｖｃ
ｃに印加される論理電源電圧域以上の電圧Ｖ１．（Ｖｌ
　＋Ｖ２　）により２種の論理情報を作り出すことが出
来る。ただしトランジスタＱ３．Ｑ４のコレクタ、つま
り端子Ａ、Ｂを単純にテスＩ・用回路に接続したのでは
、例えば電源端子ＶＣＣの印加電圧が（Ｖ１＋Ｖ２）の
時、トランジスタＱ３．Ｑ４がともに導通している為、
端子ＡとＢに接続されているテスト用回路が同時に制御
されてしまう。しかし、端子Ａ、Ｂそれぞれに接続され
ているテスト用回路を各々独立に制御する為、端子Ａ、
Ｂに適切な論理回路を設ければ、それぞれのテスト用回
路を各々独立に制御出来る。

第５図では電源端子■ｃｃに論理電源電圧域外の電圧を
２段階にわけた場合について示しているが、電源端子に
ツェナーダイオードと直列に接続するダイオードの数（
ダイオードの数をＭとする）を増やすことにより（Ｍ＋
１＞本のテスト用回路の制御が可能となる。

〔発明の効果〕

以上説明したように本発明は、書込前のナス１〜回路を
制御する為の制御回路を電源端子に接続して設けること
により、論理電源電圧域以上の電源電圧に対応したテス
ト用の制御信号を出力することにより、複雑化及び多様
化したテスト用回路を制御することが出来、従って書込
み歩留りの向上を図れる効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例のＰＲＯＭに設ける制御回路
の回路図、第２図＜ａ）、（ｂ）はそれぞれＰＲＯＭの
固定記憶セルの構成を示す回路図、第３図（ａ）、（ｂ
）はそれぞれ第２図（ａ＞、（ｂ）のセルに書込みを行
なったときの等価回路を示す回路図、第４図は従来のＰ
ＲＯＭにおける制御回路の一例を示す回路図、第５図は
本発明の第２の実施例のＰＲＯＭに設ける制御回路の回
路図である。 １・・・ダイオード、２・・・ヒユーズ、Ａ、Ｂ・・・
（制御用）出力、Ｄ、−、−Ｄ４・・・ツェナーダイオ
ード、Ｄ、・・・ダイオード、ＶＣＣ電源端子、ＩＮ・
・・入力端子、Ｑ１〜Ｑ４・・・トランジスタ、Ｒ１−
Ｒ９・・・抵抗。 電３覆塙５ 箭１図 箔２図 カ３図

Claims (2)

【特許請求の範囲】
1. （１）電気的に書込み可能な固定記憶素子と、該固定記
   憶素子の読み書きを制御する周辺回路と、該固定記憶素
   子に情報を書き込む前に該周辺回路をテストするための
   テスト用回路を具備したプログラマブル・リード・オン
   リー・メモリにおいて、電源端子の該固定記憶素子の読
   み書きのための通常の論理電源電圧域以外の所定の電圧
   を印加した時に信号を伝えて前記テスト用回路を制御す
   る制御回路を含むことを特徴とするプログラマブル・リ
   ード・オンリー・メモリ。
2. （２）制御回路は電源端子に印加される所定の電圧の大
   きさに応じて少くとも２種類以上の信号を伝えてテスト
   用回路を制御する特許請求の範囲第１項記載のプログラ
   マブル・リード・オンリー・メモリ。