JPS5828680B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体記憶装置に関し、特にＰＲＯＭ（Ｐｒｏ
ｇｒ ａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏ
ｒｙ）などの各メモリセルを電流により導電状態（短絡
）あるいは非導電状態（開放）にすることにより情報の
書込みを行う半導体装置のデコーダ回路に関する。

一般にＦＲＯＭはアドレスインバータ、デコーダ、メモ
リセル、マルチプレクサ、アウトプットバッファ、プロ
グラム回路等の他にワード線とピット線の各交点にそれ
ぞれ接続され、書込み電流による発熱でエミッタ・ベー
ス接合が短絡される接合形あるいは書込み電流により蒸
着金属や多結晶シリコンを溶断するヒユーズ形のメモリ
セルを有する。

このような半導体記憶装置においては、記憶容量の増大
に伴なってメモリセル部の小型化と共にデコーダ回路や
マルチプレクサの簡易化、小型化を図る必要がある。

第１図は従来の半導体記憶装置、特に接合形ＦＲＯＭの
一回路側を示す図である。

図において、■Ｎｖｏｏ〜■Ｎ■１１はインバータ、Ａ
Ｌ。

〜ＡＬ３はアドレス信号線、１はデコーダ回路、Ｑ１〜
Ｑ４はトランジスタ、Ｒ１−Ｒ５は抵抗、Ｄｌ はダイ
オード、２はマルチプレクサ、３はメモリセル部、Ｑｏ
ｏ −Ｑｔｎ・・・・・・はトランジスタ、ＷＬ。

。ＷＬｌ・・・・・・はワード線、ＢＬｏ−ＢＬｎはピ
ット線を示す。

まずこの回路の書き込み動作をメモリセル部３のトラン
ジスタＱ。

０のエミッタ・ベース接合を短絡して情報を書込む場合
を例にして説明する。

アドレス信号がインパーク■ＮｖｏｏとＩＮＶ、。

の入力端子Ａ。

とＡ１に印加されるとアドレス信号線ＡＬｏ−ＡＬ３に
はＡ。

とＡ１の信号レベルに応じたレベルに設定される。

即ち、Ａｏが Ｌ（低）レベル、Ａ、がＬレベルとする
とＡＬｏはＨ（高）レベル、ＡＬ、は寮 〃 Ｌレベル、ＡＬ２は Ｈレベル、ＡＬ３はＬ レベルと
なる。

選択すべきトランジスタＱ。０が接続されるワード線ｗ
Ｌｏが連なるデコーダ回路において、入力段のマルチエ
ミッタトランジスタＱ１のエミッタはアドレス信号線Ａ
ＬｏとＡＬ２に接続されていて、いずれも Ｈレベルと
なるために、トランジスタＱ１はオフして電源ＶＣＣか
ら抵抗Ｒ１を介してトランジスタＱ２のベース電流が供
給されるので、トランジスタＱ２はオンしこれによりト
ランジスタＱ３およびＱ４がオン、すなわち′ｗＬｏが
選択される。

この時トランジスタＱ。０に２００ｍＡ程度の書込電流
をＢＬｏ ＱＯＯＱ４ＶＧＮＤの経路で流し、エミッ
ターベース接合を短絡し、書込みを行う。

この際、デコーダ回路の最終段トランジスタＱ４には書
込み電流的２００ｍＡを吸収するに充分な大きさのベー
ス電流がトランジスタＱ２．Ｑ３により供給されている
。

次に、この回路の読出し動作を上記の様にして情報が書
込まれたトランジスタＱ。

０について説明する。

情報の読出しはトランジスタＱ。

０に電流が流れるか否かを検出すればよいので、ピット
線には上記の書込み時のような大電流を流す必要がない
。

即ち、読出し時にＡ。

にＬレベル、Ａ、に ＬＬ／ベルが印加され、これによ
りトランジスタＱ１がオフ、トランジスタＱ２．Ｑ３．
Ｑ４がオンとなることは書込み時と同じであるが、ピッ
ト線ＢＬｏおよびワード線ＷＬ。

には書込み時より小さい０．５ｍＡ程度の読出し電流が
ＢＬｏ −Ｑｏｏ −Ｑ４ ＶＧＮ Ｄの経路で流れ
る。

この際、上記書込み時にはＷＬｏが高電位のためにオフ
状態であったダイオードＤ１は読出し時にＷＬｏが低電
位であるのでオン状態となり、■ｃｃからＲ１を介して
供給されるＱ２のベース電流はエミッタ側とコレクタ側
とに分流して流れるので、Ｑ３に供給されるベース電流
は書込み時より小さく、従ってＱ４のベース電流も０．
５ｍＡ程度の電流をＷＬ。

より引込むに充分な程度の小電流となる。

つまり書込み電流と読出し電流とが２００ ｍＡと０．
５ｍＡのように大きく異なるＦＲＯＭにおいては、読出
し時おいても読出し電流を引込むトランジスタＱ４のベ
ース電流を、書込み電流２００ｍＡを引込むに充分な大
きさのベース電流を流してしまうとベース電流が過剰な
状態となり、トランジスタＱ４が飽和してベースに過剰
な電荷が蓄積され、Ｑ４がオフする際のオフ時間が長く
なって高速動作に適さなくなる。

そこでこれを防止するために従来のデコーダ回路では、
ダイオードＤ１を有する帰還回路を設けて書込み時と読
出し時とでそれぞれ適当なベース電流がＱ４に供給され
るようにしていた。

しかしながら、このような帰還回路を設けることは回路
構成を複雑化し、回路の高集積化にとって好ましいもの
ではない。

また第１図に明らかなように帰還回路はトランジスタＱ
２のコレクタとトランジスタＱ４のコレクタをダイオー
ドＤ１を介して接続するためにトランジスタＱ３の配線
を越えなければならないので、配線が複雑になるなどの
欠点もあった。

もちろん、このような帰還回路を設けずに電源ＶＣＣを
書込み時と読出し時とで切替ることも考えられるが、■
ｃｃはデコーダのみならず他の回路にも供給される電圧
であるから、ＶＣＣを切替えることは他の回路設計との
兼合せて限界がある。

本発明は従来のこのような欠点を解決し、回路構成が簡
単で高集積化を図ることのできる半導体記憶装置を提供
することを目的とし、本発明の特徴は各メモリセルを導
電状態あるいは非導電状態とすることにより情報を書き
込む半導体記憶装置において、ワード線に連なるデコー
ダ回路の最終段トランジスタのベース電流を供給するト
ランジスタのコレクタ側に選択されたメモリセルの読出
し時には電源電圧を印加し、書込み時には該電源電圧よ
り高い電圧を印加する事にある。

以下図面を参照して本発明の一実施例を説明する。

第２図は本発明による半導体装置の特にワード線ＷＬｏ
が連なるデコーダ回路の一実施例を示したもので、第１
図と同じ符号は同じものを示す。

尚インバータやエンコーダ回路は図示はしないが第１図
と同様に存在する。

本実施例回路の特徴はトランジスタＱ２とダイオードＤ
１を介した帰還回路をなくシ、最終段トランジスタＱ４
にベース電流を供給するトランジスタＱ３のコレクタ回
路に外部端子ＥＸＴを設けたことにある。

このような回路において、書込み時にはＥＸＴ例えばチ
ップイネイブル入力端子に対して■ｃｃ（例えば５Ｖ）
より高い電圧、例えば２０Ｖを印加することによって最
終段トランジスタＱ４が２００ ｍＡ、程度の電流をＷ
Ｌ。

より引き込むのに充分な大きさのベース電流がＱ３を介
して供給される。

一方、読出し時にはＥＸＴ例えばチツプイネイプル端子
に入力信号（−１，５〜＋５．５Ｖ）が印加されるが、
ツェナーダイオードＺＤにより電流の流入は阻止され、
ｖｃｃからＲ１，Ｑｌを介して流れる電流と、ｖｃｃか
らＲ２＋ Ｄ２ ＋ Ｑ３を介して流れる電流とによっ
て供給されるベース電流によってＱ４を動作させ、ＷＩ
Ｊｏから０．５ｍＡ程度の読出し電流を引込む。

尚ＥＸＴが低電位でＱ３のコレクタ電位が高電位の場合
にはｖｃｃよりＤ３を通過する電流がＥＸＴ側へ流出す
るのを防いでいる。

このように書込み時に外部から最終段トランジスタＱ４
のベース電流を供給することによって従来回路のような
帰還回路が不要となる上、外部から電流を供給するため
段数を増して電流増幅を行う必要がなく、段数も減らせ
る。

以上説明したように、本発明によれば書込み時と読出し
時とでデコーダ回路の最終段トランジスタのベース電流
を切替るための帰還回路が不要となるので、回路構成や
製造時のマスクデザインが簡単で集積度の高い半導体記
憶装置が実現される。

尚、上記実施例では外部端子ＥＸＴとしてチップイネイ
ブル端子を用いたが、この他にＶＣＣより高い電圧（例
えば２０Ｖ）を印加することができるアドレス入力端子
を用いることもできる。

【図面の簡単な説明】

第１図は従来の半導体記憶装置の一例を示す図、第２図
は本発明による半導体記憶装置、特にデコーダ回路の一
実施例を示す図である。 図において、１はデコーダ回路、２はエンコーダ回路、
３はメモリセル部、Ｑ１〜Ｑ４ ＋ Ｑｏｏ・・・はト
ランジスタ、Ｒ１−Ｒ７は抵抗、Ｄ１〜Ｄ３はダイオー
ド、ＢＬｏ〜ＢＬｏはピット線、ＷＬｏ・・・はワード
線、ＥＸＴは外部端子を示す。

Claims (1)

【特許請求の範囲】
1. １ 各メモリセルを導電状態あるいは非導電状態とする
   ことにより情報を書き込む半導体記憶装置において、ワ
   ード線に連なるデコーダ回路の最終段トランジスタのベ
   ース電流を供給するトランジスタのコレクタ側に、選択
   されたメモリセルの読出し時には電源電圧を印加し、書
   込み時には該電源電圧より高い電圧を印加することを特
   徴とする半導体記憶装置。