JPS6273498A - プログラマブル・モノリシツク集積回路 - Google Patents
プログラマブル・モノリシツク集積回路Info
- Publication number
- JPS6273498A JPS6273498A JP60212834A JP21283485A JPS6273498A JP S6273498 A JPS6273498 A JP S6273498A JP 60212834 A JP60212834 A JP 60212834A JP 21283485 A JP21283485 A JP 21283485A JP S6273498 A JPS6273498 A JP S6273498A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- base
- circuit
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブルΦモノリシ、り集積回路に関し
、詳しくはプログラム可能な読出し専用メモリ（以下Ｆ
ＲＯＭと略称する）の各メモリセルを電流により導通状
態（短絡）あるいは非導通状態（開放）にすることによ
り情報の書込みを行なうプログラマブル・モノリシック
集積回路のデコーダ回路に関するものである。
、詳しくはプログラム可能な読出し専用メモリ（以下Ｆ
ＲＯＭと略称する）の各メモリセルを電流により導通状
態（短絡）あるいは非導通状態（開放）にすることによ
り情報の書込みを行なうプログラマブル・モノリシック
集積回路のデコーダ回路に関するものである。
一般に、ＦＲＯＭはアドレスインバータ、デコーダ、メ
モリセル、アウトプットバッファ、プログラミング回路
等で構成されており、メモリセルはワード線とビット線
の各交点にそれぞれ接続され、書込′＃を流による発熱
でエミ、り・ベース接合を短絡させる接合破壊型あるい
は杏込篭流によシ蒸ル金属や多結晶シリコンを溶断する
ヒユーズ型に分けられる。
モリセル、アウトプットバッファ、プログラミング回路
等で構成されており、メモリセルはワード線とビット線
の各交点にそれぞれ接続され、書込′＃を流による発熱
でエミ、り・ベース接合を短絡させる接合破壊型あるい
は杏込篭流によシ蒸ル金属や多結晶シリコンを溶断する
ヒユーズ型に分けられる。
この様なプログラマブル・モノリシ、り集積回路におい
ては、記憶容量の増大に伴なってメモリセル部の動小化
と共にデコーダ回路の簡易化、縮小化を図る必要がある
。
ては、記憶容量の増大に伴なってメモリセル部の動小化
と共にデコーダ回路の簡易化、縮小化を図る必要がある
。
ｊｇ２図は従来のプログラマブル・モノリシック集積回
路、峙に接合破壊型ＦＲＯＭの一回路例を示す図である
。
路、峙に接合破壊型ＦＲＯＭの一回路例を示す図である
。
図ニオイて、Ｑａｔｅｌ〜Ｇａｔｅ４ Ｆｉインバータ
、Ｌ１〜Ｌ４はアドレス信号、ｌｉｄデコーダ回路、Ｑ
１〜Ｑ１はトランジスタ、Ｒ８−Ｒ５は抵抗、Ｄ１〜Ｄ
ｓｉｄダイオード、２はメモリセル部、Ｑ８１〜Ｑ＋
ｎ −Ｑ ｒｒｕ −Ｑｍｎは（ｍ Ｘ ｎ ）個のメ
モリセル、ＷＬ、−ＷＬｍｉ−１ワード線、ＤＬｌ〜Ｄ
Ｌ、ｕビット線を示す。まずこの回路の書込み動作をメ
そリセル部２のメモリセルＱｌ＋のエミ、り・ベース接
合を短絡して情報を香込む場合を例にして説明する。ア
ドレス信号がインバータＧａｔｅｌとＧａｔｅ３の入力
端子Ａ０とＡ、に印加されるとアドレス信号線Ｌ１〜Ｌ
４には八〇とＡ、の信号レベルに応じたレベルに設定さ
れる。すなわちＡｏがＬＯＷレベル、Ａ、がＬＯＷレベ
ルとするとり、はＨｉ ｇ ｈレベル、Ｌ、にＬＯＷレ
ベル、ＬｌはＨｉｇｈレベル、Ｌ４はＬＯＷレベルとな
る。選択すべきメモリセルＱ□が接続されるワード、ｉ
＠ＷＬ、が連なるデコーダ回路において、入力段のダイ
オードＤ、、Ｄ。
、Ｌ１〜Ｌ４はアドレス信号、ｌｉｄデコーダ回路、Ｑ
１〜Ｑ１はトランジスタ、Ｒ８−Ｒ５は抵抗、Ｄ１〜Ｄ
ｓｉｄダイオード、２はメモリセル部、Ｑ８１〜Ｑ＋
ｎ −Ｑ ｒｒｕ −Ｑｍｎは（ｍ Ｘ ｎ ）個のメ
モリセル、ＷＬ、−ＷＬｍｉ−１ワード線、ＤＬｌ〜Ｄ
Ｌ、ｕビット線を示す。まずこの回路の書込み動作をメ
そリセル部２のメモリセルＱｌ＋のエミ、り・ベース接
合を短絡して情報を香込む場合を例にして説明する。ア
ドレス信号がインバータＧａｔｅｌとＧａｔｅ３の入力
端子Ａ０とＡ、に印加されるとアドレス信号線Ｌ１〜Ｌ
４には八〇とＡ、の信号レベルに応じたレベルに設定さ
れる。すなわちＡｏがＬＯＷレベル、Ａ、がＬＯＷレベ
ルとするとり、はＨｉ ｇ ｈレベル、Ｌ、にＬＯＷレ
ベル、ＬｌはＨｉｇｈレベル、Ｌ４はＬＯＷレベルとな
る。選択すべきメモリセルＱ□が接続されるワード、ｉ
＠ＷＬ、が連なるデコーダ回路において、入力段のダイ
オードＤ、、Ｄ。
のカンードがアドレス信号Ａｉ Ｌ ｔとり、に接続さ
れていて、いづれもＨｉ ｇ ｈレベルとなっているた
めにダイオードＤ、、Ｄ、はオフして電源ｖＣｃから抵
抗Ｒ８を介してトランジスタＱ、のベースＫｌｌ流が供
給てれるので、トランジスタＱ、はオンしこれによシト
ランジスタＱ、およびＱ、がオン、すなわちＷＬｌが選
択される。この時メモリセルＱ１１に２０（ｌｓＡ程度
の書込電流をＤ Ｌｔ−Ｑｔｘ−Ｑａ−ＧＮＤ（７）経
路で流し、メモリセルＱｌｌのエミッターベース接合を
短路し、書込を行なう。この際、デコーダ回路のｆ終段
トランジスタＱ３には書込篭流約２００ＦＡＡｆｆ：＆
収するに充分な大きさのベース電流が流れ、そのトラン
ジスタＱ、のベース電流はトランジスタＱ、 、 Ｑａ
によシ供給されて−る。
れていて、いづれもＨｉ ｇ ｈレベルとなっているた
めにダイオードＤ、、Ｄ、はオフして電源ｖＣｃから抵
抗Ｒ８を介してトランジスタＱ、のベースＫｌｌ流が供
給てれるので、トランジスタＱ、はオンしこれによシト
ランジスタＱ、およびＱ、がオン、すなわちＷＬｌが選
択される。この時メモリセルＱ１１に２０（ｌｓＡ程度
の書込電流をＤ Ｌｔ−Ｑｔｘ−Ｑａ−ＧＮＤ（７）経
路で流し、メモリセルＱｌｌのエミッターベース接合を
短路し、書込を行なう。この際、デコーダ回路のｆ終段
トランジスタＱ３には書込篭流約２００ＦＡＡｆｆ：＆
収するに充分な大きさのベース電流が流れ、そのトラン
ジスタＱ、のベース電流はトランジスタＱ、 、 Ｑａ
によシ供給されて−る。
次に、この回路の読み出し動作を上記の様にして情報が
書き込筐ｎたメモリセルＱｌｌについて説明する。↑Ｒ
報の胱出しはメモリセＮＱ１□に電流が＃、ｒシるか否
かを検出すればよいので、ビット線には上記の書込み時
のような大電流を流す必要はない。即ち、読出し時にＡ
ｏにＬＯＷレベル、Ａ、にＬＯＷレベルが印加され、こ
れによシダイオードＤ、、Ｄ、がオフ、トランジスタＱ
、、Ｑ、、Ｑ、がオンとなることは書込時と同じである
が、ビット線ＤＬ１およびワード線ＷＬ、には書込み時
よシはるかに小さい０．５ ｍ Ａ程度の読み出し電流
がＤＬ。
書き込筐ｎたメモリセルＱｌｌについて説明する。↑Ｒ
報の胱出しはメモリセＮＱ１□に電流が＃、ｒシるか否
かを検出すればよいので、ビット線には上記の書込み時
のような大電流を流す必要はない。即ち、読出し時にＡ
ｏにＬＯＷレベル、Ａ、にＬＯＷレベルが印加され、こ
れによシダイオードＤ、、Ｄ、がオフ、トランジスタＱ
、、Ｑ、、Ｑ、がオンとなることは書込時と同じである
が、ビット線ＤＬ１およびワード線ＷＬ、には書込み時
よシはるかに小さい０．５ ｍ Ａ程度の読み出し電流
がＤＬ。
−Ｑｏ −Ｑｓ −ＧＮ Ｄの経路で流れる。この際、
上記書込み時にはＷＬ、が高電位のためオフ状態であつ
たダイオードＤ、は読み出し時にＷＬ、が低電位である
のでオン状態となり、ｖｃｏから”ｓｔ介して供給され
るＱ、のベース電流は書込み時より小さく、従ってＱ、
のベース電流も０．５ ｍ Ａ程度の電流をＷＬ、
より引込むに充分な程度の小電流となる。
上記書込み時にはＷＬ、が高電位のためオフ状態であつ
たダイオードＤ、は読み出し時にＷＬ、が低電位である
のでオン状態となり、ｖｃｏから”ｓｔ介して供給され
るＱ、のベース電流は書込み時より小さく、従ってＱ、
のベース電流も０．５ ｍ Ａ程度の電流をＷＬ、
より引込むに充分な程度の小電流となる。
つまジ誉込電流と読み出し電流とが２００ｍＡと０、５
ｍ Ａのように大きく異なるＦＲＯＭにおいては読み
出し時においても読み出し電流を引込むトランジスタＱ
、のベース電流を、書込み時の書込み電流２０ＯＦＦＩ
Ａを引込むに充分な大きさのベース電流を流してしまう
とペースｔ！流が過剰な状態となり、トランジスタＱ、
が飽和してベースに過＠な電荷が蓄積され％ Ｑｓがオ
フする際のオフ時間が長くなって高速動作に適さなくな
る。そこでこれを防止するために従来のデコーダ回路で
はダイオードＤ１を有する４４還回路を設けて臀込み時
と読み出し時とでそ九ぞれ適当なベース電流がＱ。
ｍ Ａのように大きく異なるＦＲＯＭにおいては読み
出し時においても読み出し電流を引込むトランジスタＱ
、のベース電流を、書込み時の書込み電流２０ＯＦＦＩ
Ａを引込むに充分な大きさのベース電流を流してしまう
とペースｔ！流が過剰な状態となり、トランジスタＱ、
が飽和してベースに過＠な電荷が蓄積され％ Ｑｓがオ
フする際のオフ時間が長くなって高速動作に適さなくな
る。そこでこれを防止するために従来のデコーダ回路で
はダイオードＤ１を有する４４還回路を設けて臀込み時
と読み出し時とでそ九ぞれ適当なベース電流がＱ。
に供給さｎるようにしていた。
しかしながら、このような帰還回路を設けることは回路
４１戊を複雑化し、回路の高集積化にとりて好ましいも
のではない。また第２図に明らかなように帰還回路はト
ランジスタＱ、のコレクタとトランジスタＱ、のコレク
タをダイオードＤ、を介して接続するためにトランジス
タＱ、の配線を越えなけれはならないので、配線が複雑
になるなどの欠点も６．た。もちろん、この様な帰新回
路を設けずに′１１Ｌ涼Ｖｃｃを書込み時と読み出し時
とで切ｔζえることも考えられるが、電源Ｖｃｃｔａｆ
コーダのみならず他の回ＭＫも供給される電圧であるか
ら、Ｖｃｃを切替えることは他の回路設計との兼ね合せ
て限界がある。
４１戊を複雑化し、回路の高集積化にとりて好ましいも
のではない。また第２図に明らかなように帰還回路はト
ランジスタＱ、のコレクタとトランジスタＱ、のコレク
タをダイオードＤ、を介して接続するためにトランジス
タＱ、の配線を越えなけれはならないので、配線が複雑
になるなどの欠点も６．た。もちろん、この様な帰新回
路を設けずに′１１Ｌ涼Ｖｃｃを書込み時と読み出し時
とで切ｔζえることも考えられるが、電源Ｖｃｃｔａｆ
コーダのみならず他の回ＭＫも供給される電圧であるか
ら、Ｖｃｃを切替えることは他の回路設計との兼ね合せ
て限界がある。
本発明は従来のこのような欠点を解決し、回路構成が１
部羊で高集積化を図ることのできるプログラマブル・モ
ノリシック集積回路を提供することを目的とする。本発
明の特徴σ各メモリセルを導通状〕４らる１ハ：１非導
通状聾とすることにより情報２＜＜込むプログラマブル
・モノリンツク集積回路、°（おいて、ワード線に連な
るデコーダ回路内のイ；／バータ回路部が、コレクタが
ワード線にエミッタがＧ：ＪＤに接読さ２″した簗１の
トランジスタのベースが蕗２のトランジスタのエミッタ
に接続され、第２のトランジスタのコレクタがダイオー
ドのカノードにＨａされ、ダイオードのアノードが第１
のトランジスタのコレクタに接続された構成で、読み出
し時にはワード線が低電位であるのでダイオード（ｉオ
フ状態となシ、第１のトランジスタが読み出し磁流全引
込むに充分な電流を第１のトランジスタのベースに流れ
るように第２のトランジスタのベース電流を供給するト
ランジスタで供給すればよく、書込み時にはワード線が
高電位であるのでダイオードはＯＮ状態となｐ書込電流
の１部が第２のコレクタに流れ、第２のトランジスタの
ベースに供給される電流と共に第１のトランジスタが書
込電流の大部分を引込むに充分な電流を第１のトランジ
スタに供給することにある。
部羊で高集積化を図ることのできるプログラマブル・モ
ノリシック集積回路を提供することを目的とする。本発
明の特徴σ各メモリセルを導通状〕４らる１ハ：１非導
通状聾とすることにより情報２＜＜込むプログラマブル
・モノリンツク集積回路、°（おいて、ワード線に連な
るデコーダ回路内のイ；／バータ回路部が、コレクタが
ワード線にエミッタがＧ：ＪＤに接読さ２″した簗１の
トランジスタのベースが蕗２のトランジスタのエミッタ
に接続され、第２のトランジスタのコレクタがダイオー
ドのカノードにＨａされ、ダイオードのアノードが第１
のトランジスタのコレクタに接続された構成で、読み出
し時にはワード線が低電位であるのでダイオード（ｉオ
フ状態となシ、第１のトランジスタが読み出し磁流全引
込むに充分な電流を第１のトランジスタのベースに流れ
るように第２のトランジスタのベース電流を供給するト
ランジスタで供給すればよく、書込み時にはワード線が
高電位であるのでダイオードはＯＮ状態となｐ書込電流
の１部が第２のコレクタに流れ、第２のトランジスタの
ベースに供給される電流と共に第１のトランジスタが書
込電流の大部分を引込むに充分な電流を第１のトランジ
スタに供給することにある。
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明によるプログラマブルφモノリシック集積回
路の特にワード線ＷＬ、が連なるデコーダ回路の一実施
例を示したもので、第２図と同じ符号は同じものを示す
。なおＱ□以外のメモリセルは図示していないが、第２
図と同様に存在する。
図は本発明によるプログラマブルφモノリシック集積回
路の特にワード線ＷＬ、が連なるデコーダ回路の一実施
例を示したもので、第２図と同じ符号は同じものを示す
。なおＱ□以外のメモリセルは図示していないが、第２
図と同様に存在する。
本実施例の特徴は、従来例を示す第２図のトランジスタ
Ｑ１ とトランジスタＱ、のコレクタ間に接続されたダ
イオードＤ、とトランジスタＱ、のコレクタと’を流Ｖ
ｃｃ間に接続された抵抗Ｂｓｔ−なくシ、トランジスタ
Ｑ、のコレクタをダイオードＤ５のカンードに接続し、
ダイオードＤ、のアノードをトランジスタＱ、のコレク
タ、つまりワード線ＷＬ、に接続したことにある。なお
、抵抗Ｒ・はトランジスタＱ、がオフする際の高速動作
を助けるＰａ１ｌｕｐ抵抗、ダイオードＤ４は書込み時
書込電流の抵抗Ｒ６を通じ電源Ｖｃｃへの流れ込み防止
である。このような回路において、読み出し時にはワー
ド線ＷＬ１が低電位であることからダイオードＤ、はオ
フ状態となり、Ｖｃｃから抵抗Ｒ１を介して流れる電流
とＶｃｃから抵抗馬を介して流する電流がトランジスタ
Ｑ、 、 Ｑ、のベースからエミ、りを通じトランジス
タＱ、のベースに供給され、トラン・ジスタＱ、をＯＮ
させＷＬｌからの０．５ｍＡ程度の膀み出し電流を引き
込む。一方曹込み時には、ワード線ＷＬ、が高電位にな
ることからダイオードＤ、はオン状態となり、トランジ
スタＱ、のベースへの電流供給は読み出し時と同じであ
るが書込電流の一部がダイオードＤ、を通じトランジス
タＤ、のコレクタに流ｎ込み、トランジスタＱ、のベー
ス電流と共にトランジスタＱ、のベースに流れ込むこと
で２０ＯＦＦ！Ａ程度の大部分の電流をトランジスタＱ
、が引き込むことが出来る。
Ｑ１ とトランジスタＱ、のコレクタ間に接続されたダ
イオードＤ、とトランジスタＱ、のコレクタと’を流Ｖ
ｃｃ間に接続された抵抗Ｂｓｔ−なくシ、トランジスタ
Ｑ、のコレクタをダイオードＤ５のカンードに接続し、
ダイオードＤ、のアノードをトランジスタＱ、のコレク
タ、つまりワード線ＷＬ、に接続したことにある。なお
、抵抗Ｒ・はトランジスタＱ、がオフする際の高速動作
を助けるＰａ１ｌｕｐ抵抗、ダイオードＤ４は書込み時
書込電流の抵抗Ｒ６を通じ電源Ｖｃｃへの流れ込み防止
である。このような回路において、読み出し時にはワー
ド線ＷＬ１が低電位であることからダイオードＤ、はオ
フ状態となり、Ｖｃｃから抵抗Ｒ１を介して流れる電流
とＶｃｃから抵抗馬を介して流する電流がトランジスタ
Ｑ、 、 Ｑ、のベースからエミ、りを通じトランジス
タＱ、のベースに供給され、トラン・ジスタＱ、をＯＮ
させＷＬｌからの０．５ｍＡ程度の膀み出し電流を引き
込む。一方曹込み時には、ワード線ＷＬ、が高電位にな
ることからダイオードＤ、はオン状態となり、トランジ
スタＱ、のベースへの電流供給は読み出し時と同じであ
るが書込電流の一部がダイオードＤ、を通じトランジス
タＤ、のコレクタに流ｎ込み、トランジスタＱ、のベー
ス電流と共にトランジスタＱ、のベースに流れ込むこと
で２０ＯＦＦ！Ａ程度の大部分の電流をトランジスタＱ
、が引き込むことが出来る。
以上説明したように本発明は、各メモリセルを導通状態
あるいは非導通状態とすることにより情報を書込むプロ
グラマブル・モノリシック集積回路においてワード線に
連なるデコーダ回路がコレクタがワード線にエミッタが
ＧＮＤに接続された第１のトランジスタのベースか第２
のトランジスタのエミッタに接続され、第２のトランジ
スタのコレクタがダイオードのカンードに接続され、ダ
イオードのアノードが第１のトランジスタのコレクタつ
まりワード線に接続された構成とすることで、書込み時
と読み出し時とでデコーダ回路の最終段トランジスタの
ベース電流を切替える丸めの帰還回路が不要となるので
、回路構成や製造時のマスクデザインが簡単で果槓度の
高いプログラマブル・モノリシック集積回路勿得ること
が出来、不発明の効果は甚大である。
あるいは非導通状態とすることにより情報を書込むプロ
グラマブル・モノリシック集積回路においてワード線に
連なるデコーダ回路がコレクタがワード線にエミッタが
ＧＮＤに接続された第１のトランジスタのベースか第２
のトランジスタのエミッタに接続され、第２のトランジ
スタのコレクタがダイオードのカンードに接続され、ダ
イオードのアノードが第１のトランジスタのコレクタつ
まりワード線に接続された構成とすることで、書込み時
と読み出し時とでデコーダ回路の最終段トランジスタの
ベース電流を切替える丸めの帰還回路が不要となるので
、回路構成や製造時のマスクデザインが簡単で果槓度の
高いプログラマブル・モノリシック集積回路勿得ること
が出来、不発明の効果は甚大である。
第１日は本発明の実施例金示す図、第２図は従来のプロ
グラマブル・モノリシ、り集積回路の一例を示す図であ
る。 Ｑ、〜Ｑ、・・・・・・トランジスタ、ＬＪ１〜Ｄ、・
・・・・・ダイオード、Ｒ８〜Ｒ，・−・・・−抵抗、
Ｑｔｔ〜Ｑｌｎ−Ｑｍｌ〜Ｑｍｎ・・・・・・メモリセ
ル、Ｇａｔｅｌ〜４・・・・・・インバータ、ＷＬ、〜
ＷＬｍ・・・・・・ワード綜、ＤＬ、 −ＩＪＩ、ｎ、
、。 ビット線
グラマブル・モノリシ、り集積回路の一例を示す図であ
る。 Ｑ、〜Ｑ、・・・・・・トランジスタ、ＬＪ１〜Ｄ、・
・・・・・ダイオード、Ｒ８〜Ｒ，・−・・・−抵抗、
Ｑｔｔ〜Ｑｌｎ−Ｑｍｌ〜Ｑｍｎ・・・・・・メモリセ
ル、Ｇａｔｅｌ〜４・・・・・・インバータ、ＷＬ、〜
ＷＬｍ・・・・・・ワード綜、ＤＬ、 −ＩＪＩ、ｎ、
、。 ビット線
Claims (1)
- メモリセルを導通状態あるいは非導通状態とすることに
より情報を書き込むプログラマブル・モノリシック集積
回路において、ワード線に連なるデコーダ回路内のイン
バータ回路部がエミッタ基準電源に接続され、コレクタ
がデコーダ回路の出力端子として導出された第１トラン
ジスタと、エミツタが該第１トランジスタのベースに接
続されコレクタがダイオードのカソード側に接続された
第２トランジスタと、アノード側が第１トランジスタの
コレクタに接続されたダイオードで構成されたことを特
徴とするプログラマブル・モノリシック集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21283485A JPH0664914B2 (ja) | 1985-09-25 | 1985-09-25 | プログラマブル・モノリシツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21283485A JPH0664914B2 (ja) | 1985-09-25 | 1985-09-25 | プログラマブル・モノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273498A true JPS6273498A (ja) | 1987-04-04 |
| JPH0664914B2 JPH0664914B2 (ja) | 1994-08-22 |
Family
ID=16629124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21283485A Expired - Lifetime JPH0664914B2 (ja) | 1985-09-25 | 1985-09-25 | プログラマブル・モノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664914B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105395A (ja) * | 1988-10-13 | 1990-04-17 | Nec Corp | プログラマブル・リード・オンリー・メモリ |
-
1985
- 1985-09-25 JP JP21283485A patent/JPH0664914B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105395A (ja) * | 1988-10-13 | 1990-04-17 | Nec Corp | プログラマブル・リード・オンリー・メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664914B2 (ja) | 1994-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4319341A (en) | Programming circuit for permanently storing data in a programmable read only memory | |
| JPS63166094A (ja) | メモリ内で冗長素子に切換えるためのスイッチ素子を備える集積回路 | |
| EP0019381A1 (en) | Semiconductor memory device with address signal level setting | |
| JPH0845293A (ja) | データを記憶および検索する回路とその方法 | |
| EP0055551A2 (en) | Output buffer circuit | |
| EP0018192A1 (en) | Bipolar programmable read only memory device including address circuits | |
| JPS6273498A (ja) | プログラマブル・モノリシツク集積回路 | |
| US4593383A (en) | Integated circuit memory | |
| JPH0777075B2 (ja) | デコーダ−ドライバ回路 | |
| JPS6022799A (ja) | プログラマブル・モノリシツク集積回路 | |
| JP2534697B2 (ja) | 半導体記憶装置 | |
| JPS5824876B2 (ja) | メモリ | |
| US5212413A (en) | Stable, programmable low-dissipation reference circuit | |
| KR830001005B1 (ko) | 데코더 회로 | |
| JPS58114B2 (ja) | メモリ装置 | |
| JPH05314789A (ja) | 冗長アドレス記憶回路 | |
| US4686651A (en) | Power switched read-only memory | |
| KR840001460B1 (ko) | 반도체 기억장치 | |
| EP0037734A2 (en) | Semiconductor memory chip, and a memory device including such chips | |
| JPH02105395A (ja) | プログラマブル・リード・オンリー・メモリ | |
| JP2580600B2 (ja) | 半導体メモリ装置 | |
| JP2878036B2 (ja) | 半導体記憶装置 | |
| JPS60237698A (ja) | 半導体回路 | |
| JPS60117496A (ja) | 半導体記憶装置 | |
| JP3163031B2 (ja) | トリミング回路 |