JP3163031B2 - トリミング回路 - Google Patents
トリミング回路Info
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- JP3163031B2 JP3163031B2 JP07831697A JP7831697A JP3163031B2 JP 3163031 B2 JP3163031 B2 JP 3163031B2 JP 07831697 A JP07831697 A JP 07831697A JP 7831697 A JP7831697 A JP 7831697A JP 3163031 B2 JP3163031 B2 JP 3163031B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣの内部回路の
トリミングを行うトリミング回路に関するもので、特に
ツェナーダイオードを選択的にザッピングするようにし
たトリミング回路に関する。
トリミングを行うトリミング回路に関するもので、特に
ツェナーダイオードを選択的にザッピングするようにし
たトリミング回路に関する。
【０００２】
【従来の技術】半導体集積回路において、ザッピング用
のツェナーダイオードを集積化しておき、このツェナー
ダイオードに外部から所定レベル以上の電圧を印加する
ことによって、ツェナーダイオードを破壊し、ツェナー
ダイオードの破壊または非破壊に応じてオン／オフを示
す信号を発生させていた。このオン／オフを示す出力信
号は、集積回路内の各々の回路の特性のバラツキを補正
するために用いられ、製造工程の調整過程でオン／オフ
を示す信号によって所望の回路特性が得られていた。図
３は、このようなツェナーダイオードの破壊によりオン
／オフを示す信号を発生する従来の回路を示す図であ
る。
のツェナーダイオードを集積化しておき、このツェナー
ダイオードに外部から所定レベル以上の電圧を印加する
ことによって、ツェナーダイオードを破壊し、ツェナー
ダイオードの破壊または非破壊に応じてオン／オフを示
す信号を発生させていた。このオン／オフを示す出力信
号は、集積回路内の各々の回路の特性のバラツキを補正
するために用いられ、製造工程の調整過程でオン／オフ
を示す信号によって所望の回路特性が得られていた。図
３は、このようなツェナーダイオードの破壊によりオン
／オフを示す信号を発生する従来の回路を示す図であ
る。
【０００３】図３において、集積回路のパッド１に所定
レベル以上の入力電圧を印加すると、入力電圧によって
ツェナーダイオード２が破壊され、ツェナーダイオード
２は低抵抗素子に変化する。その為、ツェナーダイオー
ド２のカソードと抵抗３との接続点Ａの電圧はアースレ
ベルに略等しくなり、トランジスタ５のベースにはバイ
アス電圧Ｖｂを抵抗３及び４により分圧した電圧が印加
される。抵抗３及び４の接続点Ｂの電圧がトランジスタ
５のベース−エミッタ間電圧より低くなるように、抵抗
３及び４の抵抗比が設定されているので、トランジスタ
５はオフする。その為、出力端子ＯＵＴから出力信号は
発生せず、出力端子ＯＵＴは「Ｌ」の状態になる。
レベル以上の入力電圧を印加すると、入力電圧によって
ツェナーダイオード２が破壊され、ツェナーダイオード
２は低抵抗素子に変化する。その為、ツェナーダイオー
ド２のカソードと抵抗３との接続点Ａの電圧はアースレ
ベルに略等しくなり、トランジスタ５のベースにはバイ
アス電圧Ｖｂを抵抗３及び４により分圧した電圧が印加
される。抵抗３及び４の接続点Ｂの電圧がトランジスタ
５のベース−エミッタ間電圧より低くなるように、抵抗
３及び４の抵抗比が設定されているので、トランジスタ
５はオフする。その為、出力端子ＯＵＴから出力信号は
発生せず、出力端子ＯＵＴは「Ｌ」の状態になる。
【０００４】また、パッド１に入力電圧が印加されない
と、ツェナーダイオード２は破壊されず、接続点Ａにツ
ェナーダイオード２の逆方向電圧が発生する。逆方向電
圧はトランジスタ５のベース−エミッタ間電圧より高い
ので、接続点Ｂの電圧もベース−エミッタ間電圧より高
くなる。その為、トランジスタ５はオンし、トランジス
タ５にコレクタ電流が発生する。コレクタ電流は電流ミ
ラー回路６を介して出力端子ＯＵＴに発生し、出力端子
ＯＵＴは「Ｈ」の状態になる。
と、ツェナーダイオード２は破壊されず、接続点Ａにツ
ェナーダイオード２の逆方向電圧が発生する。逆方向電
圧はトランジスタ５のベース−エミッタ間電圧より高い
ので、接続点Ｂの電圧もベース−エミッタ間電圧より高
くなる。その為、トランジスタ５はオンし、トランジス
タ５にコレクタ電流が発生する。コレクタ電流は電流ミ
ラー回路６を介して出力端子ＯＵＴに発生し、出力端子
ＯＵＴは「Ｈ」の状態になる。
【０００５】このようにして、ＩＣ内部の出力端子ＯＵ
Ｔに「Ｌ」又は「Ｈ」の状態を記憶させることができる
ので、その記憶値を用いてＩＣ内部のトリミング等に使
用できる。図２は、ツェナーダイオードを選択的にザッ
ピングしてＤＡ変換回路（１）のトリミングを行うよう
にしたトリミング回路を示す。図２ではＩＣのパッドの
数を減らすためにバスライン制御を使っている。パッド
Ｐ２６とパッドＰ２７にデータとクロックを印加してザ
ッピングするダイオードを選択するデータをバスデコー
ダＢ２１に印加する。例えば、図２のツェナーダイオー
ドＺ２１、Ｚ２２、Ｚ２３のうち、ツェナーダイオード
Ｚ２２のみを破壊したいとする。その場合にはバスデコ
ーダＢ２１からスイッチＳ２１、２２、２３を「閉、
開、閉」とする信号を発生する。すると、トランジスタ
Ｑ２５のみにベース電流が供給される。
Ｔに「Ｌ」又は「Ｈ」の状態を記憶させることができる
ので、その記憶値を用いてＩＣ内部のトリミング等に使
用できる。図２は、ツェナーダイオードを選択的にザッ
ピングしてＤＡ変換回路（１）のトリミングを行うよう
にしたトリミング回路を示す。図２ではＩＣのパッドの
数を減らすためにバスライン制御を使っている。パッド
Ｐ２６とパッドＰ２７にデータとクロックを印加してザ
ッピングするダイオードを選択するデータをバスデコー
ダＢ２１に印加する。例えば、図２のツェナーダイオー
ドＺ２１、Ｚ２２、Ｚ２３のうち、ツェナーダイオード
Ｚ２２のみを破壊したいとする。その場合にはバスデコ
ーダＢ２１からスイッチＳ２１、２２、２３を「閉、
開、閉」とする信号を発生する。すると、トランジスタ
Ｑ２５のみにベース電流が供給される。
【０００６】この状態でパッドＰ２０に高圧パルスが印
加されると、ツェナーダイオードＺ２２のみが破壊され
る。その結果、トランジスタＱ２１及びＱ２３は、その
ベースに電源端子ＶCCから電源電圧が印加され、オンす
る。又、トランジスタＱ２２は、そのベースが接地電位
となり、オフする。従って、ＤＡ変換回路（１）には３
値のデータが印加される。
加されると、ツェナーダイオードＺ２２のみが破壊され
る。その結果、トランジスタＱ２１及びＱ２３は、その
ベースに電源端子ＶCCから電源電圧が印加され、オンす
る。又、トランジスタＱ２２は、そのベースが接地電位
となり、オフする。従って、ＤＡ変換回路（１）には３
値のデータが印加される。
【０００７】図２の方式であれば、調整ビットが何ビッ
トであってもパッドＰ２６とパッドＰ２７にデータとク
ロックを印加するだけなので、パッドの数が大幅に削減
できる。
トであってもパッドＰ２６とパッドＰ２７にデータとク
ロックを印加するだけなので、パッドの数が大幅に削減
できる。
【０００８】
【発明が解決しようとする課題】しかしながら、図２の
回路では上述のトリミング値の検出が終了し、ＩＣが本
来の動作状態に使われている場合にスイッチＳ２１、２
２、２３を全て閉じなければならない。即ち、トリミン
グ値の記憶は、ツェナーダイオードの破壊にたよってい
るのでトランジスタＱ２４及びＱ２６にベース電流を供
給しなければその記憶値を読み出すことができない。
回路では上述のトリミング値の検出が終了し、ＩＣが本
来の動作状態に使われている場合にスイッチＳ２１、２
２、２３を全て閉じなければならない。即ち、トリミン
グ値の記憶は、ツェナーダイオードの破壊にたよってい
るのでトランジスタＱ２４及びＱ２６にベース電流を供
給しなければその記憶値を読み出すことができない。
【０００９】従って、図２の回路ではＩＣの通常動作時
に電源投入の度にデータとクロックを印加してスイッチ
Ｓ２１、２２、２３を全て閉じるようにしなければなら
ない。そのようなデータとクロックを使用することはト
リミング制御用のマイクロコンピュータの負担が増し、
電源投入時の立ち上がりスピードが遅くなるという問題
がある。
に電源投入の度にデータとクロックを印加してスイッチ
Ｓ２１、２２、２３を全て閉じるようにしなければなら
ない。そのようなデータとクロックを使用することはト
リミング制御用のマイクロコンピュータの負担が増し、
電源投入時の立ち上がりスピードが遅くなるという問題
がある。
【００１０】
【課題を解決するための手段】本発明は、上述の点に鑑
み成されたもので、複数のツェナーダイオードと、該複
数のツェナーダイオードを選択的にザッピングするため
のスイッチ群と、該スイッチ群のオンオフ状態を切り換
えるバスデコーダ回路と、電源投入時に前記スイッチ群
のオンオフ動作を強制的に切り換える制御回路とを備え
ることを特徴とする。
み成されたもので、複数のツェナーダイオードと、該複
数のツェナーダイオードを選択的にザッピングするため
のスイッチ群と、該スイッチ群のオンオフ状態を切り換
えるバスデコーダ回路と、電源投入時に前記スイッチ群
のオンオフ動作を強制的に切り換える制御回路とを備え
ることを特徴とする。
【００１１】
【発明の実施の形態】図１は、本発明のトリミング回路
を示すブロック図で、（１０）は電源からの電源電圧が
印加されたことを検出するＶCC検出回路、（１１）はＶ
CC検出回路（１０）の出力信号が所定値に上昇したこと
を検出すると「Ｈ」レベルの検出信号を発生するコンパ
レータ、（１２）は該コンパレータ（１１）の出力信号
に応じて反転するフリップフロップである。
を示すブロック図で、（１０）は電源からの電源電圧が
印加されたことを検出するＶCC検出回路、（１１）はＶ
CC検出回路（１０）の出力信号が所定値に上昇したこと
を検出すると「Ｈ」レベルの検出信号を発生するコンパ
レータ、（１２）は該コンパレータ（１１）の出力信号
に応じて反転するフリップフロップである。
【００１２】尚、図１において、図２と同一の回路ブロ
ックについては同一の符号を付し説明を省略する。電源
投入時に前記トランジスタ２４乃至２６のオンオフ動作
を強制的に切り換える制御回路として動作するのがＶCC
検出回路（１０）、コンパレータ（１１）、フリップフ
ロップ（１２）である。
ックについては同一の符号を付し説明を省略する。電源
投入時に前記トランジスタ２４乃至２６のオンオフ動作
を強制的に切り換える制御回路として動作するのがＶCC
検出回路（１０）、コンパレータ（１１）、フリップフ
ロップ（１２）である。
【００１３】図１において、ツェナーダイオードを破壊
しトリミング値を記憶させるザッピング動作は、図２の
場合と同様である。この時には、端子（１３）にザッピ
ング動作を示す「Ｈ」レベルのパルスが印加される。す
ると、フリップフロップ（１２）が反転しＱ出力が
「Ｌ」レベルとなる。フリップフロップ（１２）のＱ出
力が「Ｌ」レベルとなると、スイッチＳ２１、２２、２
３はフリップフロップ（１２）のＱ出力の影響を受けな
くなる。そして、バスデコーダＢ２１からスイッチＳ２
１、２２、２３を閉開する切換信号が印加される。これ
により、図２の場合と同様に、ツェナーダイオードの破
壊が行われる。
しトリミング値を記憶させるザッピング動作は、図２の
場合と同様である。この時には、端子（１３）にザッピ
ング動作を示す「Ｈ」レベルのパルスが印加される。す
ると、フリップフロップ（１２）が反転しＱ出力が
「Ｌ」レベルとなる。フリップフロップ（１２）のＱ出
力が「Ｌ」レベルとなると、スイッチＳ２１、２２、２
３はフリップフロップ（１２）のＱ出力の影響を受けな
くなる。そして、バスデコーダＢ２１からスイッチＳ２
１、２２、２３を閉開する切換信号が印加される。これ
により、図２の場合と同様に、ツェナーダイオードの破
壊が行われる。
【００１４】次に、ＩＣの通常動作時の動作について説
明する。電源が投入されると、電源電圧の発生をＶCC検
出回路（１０）が検出する。ＶCC検出回路（１０）の検
出出力信号は、コンパレータ（１１）に印加され、基準
電源（１４）の基準電圧と比較される。ここで、ＶCC検
出回路（１０）の検出出力信号が基準電源（１４）の基
準電圧レベルを越すと、「Ｈ」レベルの信号がフリップ
フロップ（１２）に印加される。「Ｈ」レベルの信号が
フリップフロップ（１２）に印加されると、フリップフ
ロップ（１２）は、セット状態となりＱ出力から「Ｈ」
レベルの信号をスイッチＳ２１、２２、２３に印加す
る。すると、スイッチＳ２１、２２、２３は、強制的に
閉じる。即ち、バスデコーダＢ２１の出力信号の影響を
スイッチＳ２１、２２、２３は受けなくなる。
明する。電源が投入されると、電源電圧の発生をＶCC検
出回路（１０）が検出する。ＶCC検出回路（１０）の検
出出力信号は、コンパレータ（１１）に印加され、基準
電源（１４）の基準電圧と比較される。ここで、ＶCC検
出回路（１０）の検出出力信号が基準電源（１４）の基
準電圧レベルを越すと、「Ｈ」レベルの信号がフリップ
フロップ（１２）に印加される。「Ｈ」レベルの信号が
フリップフロップ（１２）に印加されると、フリップフ
ロップ（１２）は、セット状態となりＱ出力から「Ｈ」
レベルの信号をスイッチＳ２１、２２、２３に印加す
る。すると、スイッチＳ２１、２２、２３は、強制的に
閉じる。即ち、バスデコーダＢ２１の出力信号の影響を
スイッチＳ２１、２２、２３は受けなくなる。
【００１５】スイッチＳ２１、２２、２３が閉じると、
電流源Ｉ２１、Ｉ２２、Ｉ２３からの電流がベース電流
としてトランジスタ２４乃至２６に供給される。従っ
て、ツェナーダイオードに記憶された値を読み出すこと
が可能となる。
電流源Ｉ２１、Ｉ２２、Ｉ２３からの電流がベース電流
としてトランジスタ２４乃至２６に供給される。従っ
て、ツェナーダイオードに記憶された値を読み出すこと
が可能となる。
【００１６】
【発明の効果】以上述べた如く、本発明に依れば、トリ
ミング値の検出が終了し、ＩＣが本来の動作状態に使わ
れている場合にバスライン制御によらないでツェナーダ
イオードに記憶された値を読み出すことが可能となる。
又、本発明に依れば、電源電圧の投入により回路的にツ
ェナーダイオードに記憶された値を読み出すことが可能
であるので、トリミング制御用のマイクロコンピュータ
の負担が減り、電源投入時の立ち上がりスピードが早く
なるという効果がある。
ミング値の検出が終了し、ＩＣが本来の動作状態に使わ
れている場合にバスライン制御によらないでツェナーダ
イオードに記憶された値を読み出すことが可能となる。
又、本発明に依れば、電源電圧の投入により回路的にツ
ェナーダイオードに記憶された値を読み出すことが可能
であるので、トリミング制御用のマイクロコンピュータ
の負担が減り、電源投入時の立ち上がりスピードが早く
なるという効果がある。
【図１】本発明のトリミング回路を示す回路図である。
【図２】従来のトリミング回路を示す回路図である。
【図３】従来のトリミング回路を示す回路図である。
（Ｚ２１） ツェナーダイオード （Ｚ２２） ツェナーダイオード （Ｚ２３） ツェナーダイオード （Ｓ２１） スイッチ （Ｓ２２） スイッチ （Ｓ２３） スイッチ （１０） ＶCC検出回路 （１１） コンパレータ （１２） フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】複数のツェナーダイオードと、 該複数のツェナーダイオードを選択的にザッピングする
ためのスイッチ群と、 該スイッチ群のオンオフ状態を切り換えるバスデコーダ
と、ザッピングの終了後通常動作時に電源を投入したとき前
記スイッチ群を強制的にオン状態に切り換える 制御回路
とを備えることを特徴とするトリミング回路。 - 【請求項２】複数のツェナーダイオードと、 該複数のツェナーダイオードを選択的にザッピングする
ためのスイッチ群と、 該スイッチ群のオンオフ状態を切り換えるバスデコーダ
と、ザッピングの終了後通常動作時に電源を投入したとき前
記スイッチ群を強制的にオン状態に切り換える 制御回路
と、ザッピング時に前記 制御回路の動作を停止させる停止回
路とを備えることを特徴とするトリミング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07831697A JP3163031B2 (ja) | 1997-03-28 | 1997-03-28 | トリミング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07831697A JP3163031B2 (ja) | 1997-03-28 | 1997-03-28 | トリミング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275893A JPH10275893A (ja) | 1998-10-13 |
| JP3163031B2 true JP3163031B2 (ja) | 2001-05-08 |
Family
ID=13658542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07831697A Expired - Fee Related JP3163031B2 (ja) | 1997-03-28 | 1997-03-28 | トリミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163031B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4712404B2 (ja) * | 2005-02-02 | 2011-06-29 | 三洋電機株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077599B2 (ja) * | 1984-05-25 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| KR960011261B1 (ko) * | 1993-06-11 | 1996-08-21 | 삼성전자 주식회사 | 반도체집적회로의회로소자값조정회로및방법 |
-
1997
- 1997-03-28 JP JP07831697A patent/JP3163031B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10275893A (ja) | 1998-10-13 |
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| JPS6225797Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
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