JP4712404B2 - 半導体装置 - Google Patents

Description

本発明は、半導体基板上に電子回路を形成される半導体装置に関し、特に、パッケージング後において当該電子回路の構成を変更する技術に関する。

例えば、アナログ集積回路の製造精度の限界により生じる素子誤差を製造工程に最終段階で補正する手段として「ツェナーザップトリミング」というオンチップトリミングの手法が知られている。これは、ツェナーダイオードに対し逆方向に或る一定電圧以上の電気パルス（ザッピングパルス）を印加して、当該ダイオードを破壊（ザッピング）し短絡することによるものであり、予め回路内に配置した複数のツェナーダイオードを選択的にザッピングすることにより、回路構成を変更し調整する。

ここで、電子回路を形成した半導体基板（ウェハー）状態でのザッピングに関しては、チップ上に各ツェナーダイオードそれぞれに対応してパッドを配置することは比較的容易であり、このパッドを利用してザッピングを行うことができる。これに対して、チップをパッケージ内に収納した後のザッピングに関しては、パッケージに設けられる端子（ピン）数の増加に制限がある。すなわち、ピン数を増加することはパッケージサイズが大きくなり、またそれに伴いコストが増大するという問題があり、ツェナーダイオード毎に対応してピンを設けることが難しい。

この問題を解決する従来技術として、特許文献１に記載されるデコーダ回路を用いる方法が提案されている。この方法では、各ツェナーダイオードの一方端にトランジスタをスイッチ素子として接続し、各トランジスタのベースはデコーダ回路の出力信号線に接続される。デコーダ回路は、外部から入力されるデータに基づいて複数の出力信号線のいずれかに選択信号電圧を出力し、その選択信号電圧をベースに受けたトランジスタのみがオン状態とされる。トランジスタがオン状態とされることにより形成される電流路を介して、ザッピングパルスが選択的にツェナーダイオードに印加される。この構成によれば、ザッピングパルスを入力するピンは複数のツェナーダイオードに共通とすることができ、またデコーダ回路にデータを入力するためのピンの数はツェナーダイオードの数に応じたバイナリのビット数に減らすことができる。
特開平６−１４０５１２号公報

しかし、この従来技術では、チップ上にデコーダ回路を構成する必要があり、チップ面積が増大するという問題がある。特に、トリミング対象の回路自体が小規模であるほど、デコーダ回路のオーバーヘッドは大きくなる。

本発明は、上述の問題点を解決するためになされたものであり、オンチップトリミングに関して、デコーダ回路をチップ上に設けることなく、パッケージのピン数の増大が抑制される半導体装置を提供することを目的とする。

本発明に係る半導体装置は、半導体基板上に形成された電子回路であって、メイン回路部と当該メイン回路部に接続され回路構成を調整されるトリミング回路部とを含むものにおいて、前記トリミング回路部が、ザッピング動作時に所定のザッピング電位差を外部から与えられる第１電圧入力端子及び第２電圧入力端子と、前記第１電圧入力端子及び前記第２電圧入力端子の間に接続され、前記ザッピング動作において前記ザッピング電位差に応じた逆バイアス電圧を印加され短絡されるツェナーダイオードと、前記ツェナーダイオードに直列に接続され、前記ザッピング動作においてスイッチ制御信号に応じてオン状態とされ前記ツェナーダイオードへの前記逆バイアス電圧の印加を可能とするスイッチ素子と、前記ザッピング動作時に前記第２電圧入力端子との間に所定のトリミング用電位差を生じる第３電圧入力端子と、前記トリミング用電位差に基づいて、前記スイッチ制御信号としてオン制御電圧及びオフ制御電圧を選択的に生成するスイッチ制御回路と、前記スイッチ制御回路が前記オン制御電圧及び前記オフ制御電圧のいずれを生成するかを制御する選択信号を入力されるザッピング選択端子と、を有し、前記第２電圧入力端子及び前記第３電圧入力端子が、前記ザッピング動作時以外において共通電位とされ、前記ザッピング選択端子が、前記メイン回路部の端子と共用されるものである。

他の本発明に係る半導体装置においては、前記スイッチ制御回路が、前記第２電圧入力端子及び前記第３電圧入力端子の間に直列に接続された選択用スイッチ素子と抵抗素子とを含み、前記選択用スイッチ素子が、前記選択信号により断続制御され、前記スイッチ制御信号が、前記抵抗素子の前記選択用スイッチ素子側の端子電圧である。

また他の本発明に係る半導体装置においては、前記第３電圧入力端子が、接地電位に固定され、前記第２電圧入力端子が、前記ザッピング動作時には前記接地電位より前記トリミング用電位差分だけ低い負電位とされ、前記第１電圧入力端子が、前記ザッピング動作時には前記第２電圧入力端子の電位より前記ザッピング電位差分だけ高い正電位とされる。

本発明の好適な態様は、前記スイッチ素子が、ベースに前記スイッチ制御信号を印加されるトランジスタである半導体装置である。また本発明の他の好適な態様は、前記選択用スイッチ素子が、ベースに前記選択信号を印加されるトランジスタである半導体装置である。

本発明によれば、ツェナーダイオードをザッピングする際には、第２電圧入力端子と第３電圧入力端子との間に電位差が与えられ、その電位差に基づいて動作するスイッチ制御回路が、ツェナーダイオードへのザッピングパルスの印加における電流路を形成するスイッチ素子をオン／オフ制御することができる。一方、半導体装置の通常の使用時には、第２電圧入力端子と第３電圧入力端子とを同電位とすることにより、スイッチ制御回路がスイッチ素子に対してオン制御電圧を生成することができないようにされ、メイン回路部の動作への影響が回避される。これにより、スイッチ制御回路を制御するザッピング選択端子をメイン回路部の端子と兼用のものとすることができ、半導体装置の端子数を抑制することができる。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

図１は本実施形態に係る半導体素子の概略のブロック構成図である。本半導体素子は、基本的に回路構成が固定のメイン回路部２と、このメイン回路部２に接続され、ツェナーダイオードのザッピングにより回路構成を変更することができるトリミング回路部４とを含んで構成される半導体装置である。例えば、メイン回路部２は基準電圧生成回路６を内蔵し、この基準電圧生成回路６が出力する基準電圧を調整するためにトリミング回路部４が設けられる。例えば、基準電圧生成回路６は、抵抗に電流を流し、その抵抗の端子電圧を基準電圧として出力するものであり、トリミング回路部４により、抵抗に流れる電流を調整することによって、当該抵抗の半導体素子毎のばらつきに起因する基準電圧の差異を補正することができる。

半導体素子のパッケージには、Ｖcc，Ｖz，Ｖsub，ＧＮＤ，Ｐ1〜Ｐnを含むピン群が設けられる。ここで、Ｖccは、本半導体素子内の回路にて共通の電源として利用される所定の正電圧（例えば＋５Ｖ等）の入力端子であり、ＧＮＤは回路内に共通の接地電位を与える端子である。また、Ｖzはトリミング回路部４内のツェナーダイオードをザッピングする際に利用されるザッピングパルスが入力される端子であり、Ｖsubは、回路が形成される半導体基板に所定の接地電位を印加する端子である。Ｐ1〜Ｐnは、メイン回路部２の各種の入力端子又は出力端子であると同時に、トリミング回路部４に対するザッピング動作時にて当該トリミング回路部４に設けられたｎ個のツェナーダイオードのうちザッピングするものを選択する選択信号を入力されるザッピング選択端子を兼ねる。

図２は、トリミング回路部４及び基準電圧生成回路６の概略の構成を示す回路図である。基準電圧生成回路６は、Ｖccと抵抗Ｒcの一方端Ｂとの間に、トランジスタＱa及び抵抗Ｒaからなる電流路と、定電流源Ｉk及びトランジスタＱbk（ｋ＝１，２，・・・，ｎ）からなる電流路とが並列に設けられる。ＱaはベースにオペアンプＡの出力電圧を印加され、コレクタをＶcc、エミッタをＲaの一方端に接続される。このＲaの一方端の電圧が基準電圧Ｖref2として基準電圧生成回路６から出力される。オペアンプＡの一方の入力端子は、基準電圧Ｖref1を入力され、他方の入力端子はＢに接続され、Ｖref1とＢ端子の電圧とが等しくなるように動作する。また、各ＱbkのエミッタはＶccに接続された定電流源Ｉkに、またコレクタはＢにそれぞれ接続され、ベースは共通のバイアス電圧Ｖbiasを印加される。

トリミング回路部４は各Ｑbkのエミッタに接続され、Ｑbkに並列な電流路を形成する。各Ｑbk（ｋ＝１，２，・・・，ｎ）に並列な電流路にはトランジスタＱdkがエミッタ−コレクタ間を接続される。後述するザッピングによりＱdkのオン／オフが決定され、トリミング回路部４が提供するＱdkを含む電流路に電流が流れるか否かが定められる。それに応じて、基準電圧生成回路６の各Ｑbkを介してＢに流れ込む電流量が変化し、その結果、Ｒaに流れる電流が変化して、Ｖref2の値の調整が実現される。

トリミング回路部４には、各Ｑdk（ｋ＝１，２，・・・，ｎ）それぞれに対応して、そのオン／オフを決定する回路が設けられる。この回路は、それぞれツェナーダイオードＺk，トランジスタＱek，Ｑfk、抵抗Ｒk1〜Ｒk4を含んで構成される。ここで、各トランジスタＱdk，Ｑek，Ｑfkは基本的にスイッチ素子として用いられている。

ＺｋはカソードをＶz、アノードをＱekのコレクタに接続され、ＱekのエミッタはＶsubに接続される。Ｑekのベースは、ＧＮＤとＶsubとの間に設けられるＱfk，Ｒk3及びＲk4からなる電流経路に接続される。

また、ＺkのアノードとＶsubとの間には、Ｒk1及びＲk2が直列接続され、Ｒk1とＲk2との接続点の電圧がＱdkのベースに印加される。

ＱfkはエミッタをＧＮＤに接続され、そのコレクタとＶsubとの間にＲk3及びＲk4が直列接続される。Ｒk3とＲk4との接続点の電圧がＱekのベースに印加される。一方、Ｑfkのベースは、端子Ｐkから電圧を印加される。なお、図２では、端子Ｐkに接続されるメイン回路部２は省略されている。

このトリミング回路部４の回路構成において、Ｑekは、後述するザッピング動作において、ベースに印加されるスイッチ制御信号に応じてオン状態とされツェナーダイオードＺkへの逆バイアス電圧の印加を可能とするスイッチ素子として機能する。また、Ｑfk，Ｒk3及びＲk4からなる電流経路は、ＧＮＤとＶsubとの電位差（トリミング用電位差）に基づいて、Ｑekに対するスイッチ制御信号としてオン制御電圧及びオフ制御電圧を選択的に生成するスイッチ制御回路として機能する。

次に、トリミング回路部４のツェナーダイオードＺkのザッピング動作について説明する。Ｖsubはメイン回路部２の通常動作時にはＧＮＤと同電位に設定されるが、トリミング回路部４でのザッピング動作時には、ＶsubはＧＮＤに対して電位差を与えられる。Ｑfk，Ｒk3及びＲk4からなるスイッチ制御回路を有効に動作させるためには、Ｖsubは例えば−２Ｖに設定される。

Ｑfkはここではｐｎｐ型トランジスタ、一方、Ｑekはｎｐｎ型トランジスタで構成され、例えば、Ｐkに印加する選択信号が０Ｖのとき、Ｑfkのエミッタ−コレクタ間はオフ状態とされ、Ｑekのベースにはスイッチ制御信号としてオフ制御電圧であるＶsubの電圧、すなわち−２Ｖが印加される。この場合には、ツェナーダイオードを逆バイアス状態としてザッピングし得る所定の高電圧のザッピングパルスを端子Ｖzに印加しても、Ｑekがオフ状態であるため、Ｚkはザッピングされない。

一方、例えば、Ｐkに印加する選択信号が−１Ｖのとき、Ｑfkのエミッタ−コレクタ間はオン状態とされ、Ｑekのベースにはスイッチ制御信号としてオン制御するために十分な電流が流れる。この場合には、端子Ｖzにザッピングパルスを印加すると、Ｑekがオン状態であるため、ＺkはＶzとＶsubとの間で逆バイアス状態とされ、ザッピングされる。

このように、ＶsubとＧＮＤとの間に電位差を設けた場合、Ｐkに印加する選択信号に応じて、Ｑekのオン／オフを制御することができ、それに基づいて対応するツェナーダイオードＺkを選択的にザッピングすることができる。

ちなみに、以上のザッピング動作ではＶsubを負電圧に設定し、Ｐkも負電圧側にて設定するように構成した。このように構成することにより、基本的にＧＮＤとＶccとの間の電位にて動作するメイン回路部２に対するザッピング動作の影響回避を図ることができる。

以上のようにザッピング動作が完了し、本半導体素子を通常動作させる際には、Ｖsubは既に述べたようにＧＮＤと同電位とされる。また、Ｖzは例えばＶccと同電位とされる。通常動作時にはＰkは、ザッピング選択端子としてではなく、メイン回路部２の端子として機能する。

ちなみに、通常動作時には、ＶsubとＧＮＤとが同電位であることから、Ｐkの電圧によらず、基本的にＱfkはオフ状態に維持され、Ｑekもオフ状態に保たれる。これにより、通常動作時には、Ｐkに印加された電圧はトリミング回路部４の影響を受けず、上述のようにＰkはメイン回路部２の端子として利用することが可能となる。

ザッピングされ短絡されたＺkのアノードの電位は、Ｖzに印加される電位Ｖccに応じた電圧となる。Ｑekがオフ状態であることから、そのアノードとＶsubとの電位差は、Ｒk1及びＲk2の直列接続に印加され、それらで分割された正電圧がＱdkのベースに印加される。これによりＱdkはオンし定電流源Ｉkの電流をバイパスするので、基準電圧生成回路６のＱbkに流れる電流が減少し、Ｖref2を変化させる。

一方、ザッピングされていないＺkに対応するＱdkのベース電位は基本的にＶsubの電位、すなわち接地電位となり、Ｑdkはオフ状態となる。よって、この場合には、定電流源Ｉkの電流はＱbkのみに流れ、Ｖref2を変化させない。

各定電流源Ｉkの電流値（又は各Ｑdkでバイパスされ得る電流量）が互いに異なるように構成することで、ザッピングされるＺkの組み合わせに応じて、各Ｑbkに流れる電流量の合計値を異ならせることができ、それに対応してＶref2を段階的に調整することができる。

上述の半導体素子において、トリミング回路部４のために特別に必要とされる端子は基本的にＶz及びＶsubであり、トリミング回路部４の他の端子はメイン回路部２と共用される。すなわち、トリミング回路部４を設けることによる半導体素子のピン数の増加が抑制される。

なお、ＶsubとＧＮＤとの電位差に基づいて、Ｑekにオン制御電圧とオフ制御電圧とを選択的に生成可能なスイッチ制御回路は、上記実施形態とは異なる構成のものを採用することができる。また、ＱekやＱfk等に代えて他のスイッチ素子を用いることも可能である。

実施形態に係る半導体素子の概略のブロック構成図である。 トリミング回路部及び基準電圧生成回路の概略の構成を示す回路図である。

符号の説明

２ メイン回路部、４ トリミング回路部、６ 基準電圧生成回路、Ｚ1〜Ｚn ツェナーダイオード、Ｑa，Ｑd1〜Ｑdn，Ｑe1〜Ｑen，Ｑf1〜Ｑfn トランジスタ、Ｒ13〜Ｒn3，Ｒ14〜Ｒn4 抵抗。

Claims (5)

1. 半導体基板上に形成された電子回路であってザッピング動作により回路構成を調整されるトリミング回路部を含む半導体装置において、
   それぞれ当該半導体装置の外部から電圧を印加可能な第１電圧入力端子、第２電圧入力端子、第３電圧入力端子及びザッピング選択端子を有し、
   前記トリミング回路部は、
   前記第１電圧入力端子及び前記第２電圧入力端子の間に接続され、所定電圧以上の逆バイアス電圧を印加されると破壊され短絡するツェナーダイオードと、
   前記ツェナーダイオードと直列に前記第１電圧入力端子及び前記第２電圧入力端子の間に接続され、スイッチ制御信号に応じてオン状態とオフ状態とを切り替えられ、前記ザッピング動作において前記オン状態とされ前記ツェナーダイオードへの前記逆バイアス電圧の印加を可能とするスイッチ素子と、
   前記スイッチ制御信号を生成する回路であって、前記第２電圧入力端子及び前記第３電圧入力端子の間に接続され、当該端子間に電位差が存在する場合に、選択信号に基づいて前記スイッチ制御信号としてオン制御電圧及びオフ制御電圧を選択的に生成する有効動作状態となるスイッチ制御回路と、
   を有し、
   前記第２電圧入力端子及び前記第３電圧入力端子は、外部から前記ザッピング動作時に前記スイッチ制御回路を前記有効動作状態とする電位差を印加され、前記ザッピング動作以外においては互いに同電位とされ、
   前記第１電圧入力端子及び前記第２電圧入力端子は、外部から前記ザッピング動作時に前記ツェナーダイオードを短絡する前記逆バイアス電圧を印加され、
   前記ザッピング選択端子は、外部から前記ザッピング動作時に前記スイッチ制御回路への前記選択信号を入力されること、
   を特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記スイッチ制御回路は、前記第２電圧入力端子及び前記第３電圧入力端子の間に直列に接続された選択用スイッチ素子と抵抗素子とを含み、
   前記選択用スイッチ素子は、前記選択信号により断続制御され、
   前記スイッチ制御信号は、前記抵抗素子の前記選択用スイッチ素子側の端子電圧であること、
   を特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記ツェナーダイオードのカソードは前記第１電圧入力端子に接続され、一方、アノードは前記スイッチ素子を介して前記第２電圧入力端子に接続され、
   前記スイッチ素子は、ベースに前記スイッチ制御信号を入力されるｎｐｎ型トランジスタからなり、
   前記選択用スイッチ素子は、ベースに前記選択信号を入力されるｐｎｐ型トランジスタからなり、
   前記第３電圧入力端子は、接地電位に固定され、
   前記第２電圧入力端子は、前記ザッピング動作時には負電位とされ、
   前記第１電圧入力端子は、前記ザッピング動作時には正電位とされること、
   を特徴とする半導体装置。
4. 請求項１又は請求項２に記載の半導体装置において、
   前記スイッチ素子は、ベースに前記スイッチ制御信号を印加されるトランジスタであること、を特徴とする半導体装置。
5. 請求項１、請求項２及び請求項４のいずれか１つに記載の半導体装置において、
   前記選択用スイッチ素子は、ベースに前記選択信号を印加されるトランジスタであること、を特徴とする半導体装置。

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