JPS5915217B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS5915217B2 JPS5915217B2 JP13130378A JP13130378A JPS5915217B2 JP S5915217 B2 JPS5915217 B2 JP S5915217B2 JP 13130378 A JP13130378 A JP 13130378A JP 13130378 A JP13130378 A JP 13130378A JP S5915217 B2 JPS5915217 B2 JP S5915217B2
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- JP
- Japan
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- circuit
- ttl
- transistor
- resistor
- logic
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/04—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using gas-filled tubes
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は論理回路に関し、特に使用される回路素子数を
減少せしめて高集積化を可能としたバイポーラ論理回路
の構成に−っの提案をするものであるＯ 半導体集積回路の一つとして、例えば半導体基板内に形
成されたＰＮ接合を破壊あるいは非破壊とするか、又は
半導体基板表面に配設されたヒユーズ材料を溶断あるい
は非溶断とする等して情報の′″１″あるいはｅｔ Ｏ
ｔｔに対応させ、該情報を記憶する所謂読出し専用記憶
装置（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ： ＲＯＭ）が
ある０ かかるＲＯＭにあっては、半導体基板に前記半導体基板
に前記ＰＮ接合あるいはヒユーズ材等からなる情報記憶
素子複数個をマ） ＩＪソックス状配置し、該記憶素子
とともに該半導体基板中に形成きれた番地選択回路（ア
ドレス回路）により該記憶素子者々に接続きれたワード
線及びビット線を選択して所望番地の記憶素子を選択し
、選択された記憶素子に対して情報の書込み更に読出し
がなきれる。
減少せしめて高集積化を可能としたバイポーラ論理回路
の構成に−っの提案をするものであるＯ 半導体集積回路の一つとして、例えば半導体基板内に形
成されたＰＮ接合を破壊あるいは非破壊とするか、又は
半導体基板表面に配設されたヒユーズ材料を溶断あるい
は非溶断とする等して情報の′″１″あるいはｅｔ Ｏ
ｔｔに対応させ、該情報を記憶する所謂読出し専用記憶
装置（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ： ＲＯＭ）が
ある０ かかるＲＯＭにあっては、半導体基板に前記半導体基板
に前記ＰＮ接合あるいはヒユーズ材等からなる情報記憶
素子複数個をマ） ＩＪソックス状配置し、該記憶素子
とともに該半導体基板中に形成きれた番地選択回路（ア
ドレス回路）により該記憶素子者々に接続きれたワード
線及びビット線を選択して所望番地の記憶素子を選択し
、選択された記憶素子に対して情報の書込み更に読出し
がなきれる。
このようなＲＯＭにおいて、前記番地選択回路（アドレ
ス回路）は、例えば第１図に示されるような２段のイン
バータ回路■Ｌ１．ｆＬ２をもって構成され、番地指定
入力信号ＡＯに対し、２つの出力信号Ａ。
ス回路）は、例えば第１図に示されるような２段のイン
バータ回路■Ｌ１．ｆＬ２をもって構成され、番地指定
入力信号ＡＯに対し、２つの出力信号Ａ。
、λ。が取り出し可能とされる。すなわち入力信号へ〇
に対し、同相の出力信号Ａ０と逆相の出力信号に０が取
り出し可能とされる。
に対し、同相の出力信号Ａ０と逆相の出力信号に０が取
り出し可能とされる。
該番地選択回路を、周知のＴＴＬ（Ｔｒａｎｓｉｓｔｏ
ｒ−Ｔｒａｎｓｉｓｔｅｒ −Ｌｏｇｉｃ ）回路で構
成する場合、従来第２図に示されるような回路構成とし
ていた。
ｒ−Ｔｒａｎｓｉｓｔｅｒ −Ｌｏｇｉｃ ）回路で構
成する場合、従来第２図に示されるような回路構成とし
ていた。
同図において、Ｌｌは前段のＴＴＬ回路、Ｌ２は後段の
ＴＴＬ回路であって、それぞれ前記第１図におけるイン
バータ回路■Ｌ１．■Ｌ２に対応している。
ＴＴＬ回路であって、それぞれ前記第１図におけるイン
バータ回路■Ｌ１．■Ｌ２に対応している。
そして、同図においてＴＴＬ回路Ｌ１を例にとって、そ
の構成を更に詳細に述べれば、入力トランジスタＱ１、
トランジスタＱ２、トランジスタＱ３、抵抗Ｒ１、抵抗
Ｒ２及び抵抗Ｒ３によってＮＡＮＤゲート回路が構成さ
れ、更にトランジスタＱ４、ダイオードＤ１、（及び抵
抗Ｒ４）によってオフバッファ（プルアップ）回路が構
成されている。
の構成を更に詳細に述べれば、入力トランジスタＱ１、
トランジスタＱ２、トランジスタＱ３、抵抗Ｒ１、抵抗
Ｒ２及び抵抗Ｒ３によってＮＡＮＤゲート回路が構成さ
れ、更にトランジスタＱ４、ダイオードＤ１、（及び抵
抗Ｒ４）によってオフバッファ（プルアップ）回路が構
成されている。
当該ＴＴＬ回路における閾値電圧（ｖｔｈ）は、Ｖｔｈ
＝ＶＢＢｇ）３＋ＶＢＥＱ２＋ＶＢＯＱ、 −ＶＢＥ
Ｑ。
＝ＶＢＢｇ）３＋ＶＢＥＱ２＋ＶＢＯＱ、 −ＶＢＥ
Ｑ。
で決定され、一般には、１．４〜１．６（ｙ）が選ばれ
ている。
ている。
そして当該ＴＴＬ回路の低レベル信号入力電圧として０
〜０．８■が、また高レベル信号入力電圧として２〜５
．０［Ｖｌが選択きれ、当該ＴＴＬ回路の入力端子ｉＮ
に印加されると、該入力に対応して出力端子（ＯＵＴ）
には該入力信号電圧とは逆相の出力信号電圧が取り出き
れる。
〜０．８■が、また高レベル信号入力電圧として２〜５
．０［Ｖｌが選択きれ、当該ＴＴＬ回路の入力端子ｉＮ
に印加されると、該入力に対応して出力端子（ＯＵＴ）
には該入力信号電圧とは逆相の出力信号電圧が取り出き
れる。
すなわち、入力端子ＩＮに低レベルの入力信号が印加さ
れると入カトランジスレＱ１がオン（ＯＮ）となり、該
トランジスタＱ１のエミッタに電流が流れ、トランジス
タＱ２のベース電位を低下せしめ該トランジスタＱ２を
オフ（ＯＦＦ）とする。
れると入カトランジスレＱ１がオン（ＯＮ）となり、該
トランジスタＱ１のエミッタに電流が流れ、トランジス
タＱ２のベース電位を低下せしめ該トランジスタＱ２を
オフ（ＯＦＦ）とする。
この結果該トランジスタＱ２のコレクタは高レベル電位
、エミッタは低レベル電位となり、該トランジスタＱ２
のコレクタに接続されたトランジスタｑのベース電位が
上昇して該トランジスタＱ４をオンとするとともに、前
記トランジスタＱ２のエミッタに接続されたトランジス
タＱ３のベース電位を低下せしめて該トランジスタＱ３
をオフとする○ この結果出力端子（ＯＵＴ）には、電源電圧ｖｃｃ（−
５，Ｏ［Ｖｌ）から抵抗Ｒ４による電位降下、トランジ
スタＱ４のコレクターエミッタ間電位降下（ＶＯＢＱ
）及びダイオードＤ１による電位降下（ＶＤ）分だけ降
下した高レベル出力電圧が得られる。
、エミッタは低レベル電位となり、該トランジスタＱ２
のコレクタに接続されたトランジスタｑのベース電位が
上昇して該トランジスタＱ４をオンとするとともに、前
記トランジスタＱ２のエミッタに接続されたトランジス
タＱ３のベース電位を低下せしめて該トランジスタＱ３
をオフとする○ この結果出力端子（ＯＵＴ）には、電源電圧ｖｃｃ（−
５，Ｏ［Ｖｌ）から抵抗Ｒ４による電位降下、トランジ
スタＱ４のコレクターエミッタ間電位降下（ＶＯＢＱ
）及びダイオードＤ１による電位降下（ＶＤ）分だけ降
下した高レベル出力電圧が得られる。
また、入力に高レベルの入力信号が印加きれると、前記
と逆の動作（電位変化）によって、出力端子ＯＵＴに低
レベル出力電圧が得られる。
と逆の動作（電位変化）によって、出力端子ＯＵＴに低
レベル出力電圧が得られる。
このようなＴＴＬ回路において、入力信号が低レベルか
う高レベルに、まだ高レベルかう低レベルに切換わる際
に、トランジスタＱ３及びトランジスタＱ４が同時にオ
ン状態となり、電源（Ｖａｃ）と接地（ＧＮＤ）間にス
パイク状の大電流が流れる状態を生じてしまう場合があ
る。
う高レベルに、まだ高レベルかう低レベルに切換わる際
に、トランジスタＱ３及びトランジスタＱ４が同時にオ
ン状態となり、電源（Ｖａｃ）と接地（ＧＮＤ）間にス
パイク状の大電流が流れる状態を生じてしまう場合があ
る。
該電源−接地間の大電流の発生は、該ＴＴＬ回路を電源
回路と接続する配線層に大きな負荷を与え、該配線層を
より断面積の大きな構造とせねばならなくなったり、更
には前記記憶装置の如く複数の番地選択回路が使用され
る場合にあっては該ＴＴＬ回路も複数個使用されること
から、電源回路の容量をも大きくしなくてはならない。
回路と接続する配線層に大きな負荷を与え、該配線層を
より断面積の大きな構造とせねばならなくなったり、更
には前記記憶装置の如く複数の番地選択回路が使用され
る場合にあっては該ＴＴＬ回路も複数個使用されること
から、電源回路の容量をも大きくしなくてはならない。
このため、前記オフバッファ回路のトランジスタＱ４と
電源（Ｖｃｃ）回路との間には抵抗Ｒ４の挿入接続が必
要とされ、該抵抗Ｒ４の挿入によって電源（Ｖｃａ）と
接地（ＧＮＤ）との間のスパイク状大電流を抑制してい
る。
電源（Ｖｃｃ）回路との間には抵抗Ｒ４の挿入接続が必
要とされ、該抵抗Ｒ４の挿入によって電源（Ｖｃａ）と
接地（ＧＮＤ）との間のスパイク状大電流を抑制してい
る。
該抵抗Ｒ４は一般に１００ Ｉｆｆ）程の抵抗値が選択
をれている。
をれている。
ところでこのような論理回路を、高い集積度を有して集
積回路化するためには、構造的にもまた電気的にも回路
素子数の少ないことが望ましい。
積回路化するためには、構造的にもまた電気的にも回路
素子数の少ないことが望ましい。
しかしながら前記記憶装置の番地選択回路等の形成にあ
たっては、前述の如＜ ＴＴＬ回路が番地信号数に対応
して多数個必要とされるため、例えば前記抵抗Ｒ４も該
ＴＴＬ回路の数だけ必要とされて当該記憶装置の集積度
を改善し得ない原因の一つとなっている。
たっては、前述の如＜ ＴＴＬ回路が番地信号数に対応
して多数個必要とされるため、例えば前記抵抗Ｒ４も該
ＴＴＬ回路の数だけ必要とされて当該記憶装置の集積度
を改善し得ない原因の一つとなっている。
本発明は、該抵抗Ｒ４の存在に着目し、後述する如く、
該抵抗Ｒ４の数を実質的に減少せしめて、より高集積化
が可能な論理回路の構成を提供するものである。
該抵抗Ｒ４の数を実質的に減少せしめて、より高集積化
が可能な論理回路の構成を提供するものである。
即ち本発明によれば、第１のＴＴＬインバータ回路と、
該第１のＴＴＬインバータ回路の出力を入力とする第２
のＴＴＬインバータ回路とからなる論理回路に於いて、
それぞれのＴＴＬインバータ回路の出力段に於いてオフ
バッファ回路を構成するトランジスタと電源との間に挿
入される抵抗を、該第１及び第２のＴＴＬインバータ回
路において共用してなることを特徴とする論理回路が提
供きれる。
該第１のＴＴＬインバータ回路の出力を入力とする第２
のＴＴＬインバータ回路とからなる論理回路に於いて、
それぞれのＴＴＬインバータ回路の出力段に於いてオフ
バッファ回路を構成するトランジスタと電源との間に挿
入される抵抗を、該第１及び第２のＴＴＬインバータ回
路において共用してなることを特徴とする論理回路が提
供きれる。
かかる構成は、前述の如く第１のＴＴＬ回路と該第１の
ＴＴＬ回路の出力を入力とする第２のＴＴＬ回路からな
る論理回路においては、第１すなわち前段のＴＴＬ回路
の出力と第２すなわち後段のＴＴＬ回路の出力とが逆相
の関係にあり、第１のＴＴＬ回路におけるトランジスタ
Ｑ４がオン（オフ）の時には、第２のＴＴＬ回路におけ
るトランジスタＱ４はオフ（オン）という相補的動作が
なされる点に基き案出された。
ＴＴＬ回路の出力を入力とする第２のＴＴＬ回路からな
る論理回路においては、第１すなわち前段のＴＴＬ回路
の出力と第２すなわち後段のＴＴＬ回路の出力とが逆相
の関係にあり、第１のＴＴＬ回路におけるトランジスタ
Ｑ４がオン（オフ）の時には、第２のＴＴＬ回路におけ
るトランジスタＱ４はオフ（オン）という相補的動作が
なされる点に基き案出された。
すなわちこのような第１のＴＴＬ回路の出力を、第２の
ＴＴＬ回路の入力とする論理回路においては、それぞれ
のオフバッファ回路のトランジスタＱ４のいずれか一方
はオフ状態にあるため、該２つのＴＴＬ回路に共用して
抵抗Ｒ４を使用したとしても、該抵抗Ｒ４には常に単一
のＴＴＬ回路において該抵抗Ｒ４に流れ得る電流しか流
れず、該抵抗Ｒ４はその抵抗値、電流容量等を変更する
ことなくして共用し得る。
ＴＴＬ回路の入力とする論理回路においては、それぞれ
のオフバッファ回路のトランジスタＱ４のいずれか一方
はオフ状態にあるため、該２つのＴＴＬ回路に共用して
抵抗Ｒ４を使用したとしても、該抵抗Ｒ４には常に単一
のＴＴＬ回路において該抵抗Ｒ４に流れ得る電流しか流
れず、該抵抗Ｒ４はその抵抗値、電流容量等を変更する
ことなくして共用し得る。
第３図に本発明による論理回路の一実施例を示す。
同図において、前記第２図に対応する箇所には同一番号
を付している。
を付している。
第３図において明らかな如く、本発明によれば、第１の
ＴＴＬ回路回路及１第２のＴＴＬ回路Ｌ２とにおいて、
それぞれオフバッファ回路を構成するトランジスタＱ４
と電源（Ｖｃｃ）との間に挿入される抵抗Ｒ４を共用し
て使用し、該第１のＴ■月路Ｌ１と第２のＴ貫月路Ｌ２
とにおいて、該抵抗Ｒ４を２つ必要としない。
ＴＴＬ回路回路及１第２のＴＴＬ回路Ｌ２とにおいて、
それぞれオフバッファ回路を構成するトランジスタＱ４
と電源（Ｖｃｃ）との間に挿入される抵抗Ｒ４を共用し
て使用し、該第１のＴ■月路Ｌ１と第２のＴ貫月路Ｌ２
とにおいて、該抵抗Ｒ４を２つ必要としない。
かかる本発明による構成によれば、半導体基板上におい
て、前記２段のＴＴＬ回路一つにつき抵抗体パターン１
本の形成が不要となり、該２段のＴＴＬ回路を複数個有
する例えば前記ＲＯＭにおいては、その集積度を著しく
改善することができる○ なお、本発明は、前記第３図に示した実施例に限定され
ず、その思想を逸脱することなく変形が可能である。
て、前記２段のＴＴＬ回路一つにつき抵抗体パターン１
本の形成が不要となり、該２段のＴＴＬ回路を複数個有
する例えば前記ＲＯＭにおいては、その集積度を著しく
改善することができる○ なお、本発明は、前記第３図に示した実施例に限定され
ず、その思想を逸脱することなく変形が可能である。
すなわち、例えば第４図に示す如く、ＴＴＬ回路の出力
段のオフバッファ回路にダーリントン接続を適用した場
合であっても、本発明による回路構成が適用きれ得る。
段のオフバッファ回路にダーリントン接続を適用した場
合であっても、本発明による回路構成が適用きれ得る。
同図において、前記第２図及び第３図に示した箇所と対
応する箇所には同一番号を付している。
応する箇所には同一番号を付している。
第４図に示す論理回路にあっては、第１のＴＴＬ回路Ｌ
１′及び第２のＴＴＬ回路Ｌ２′とにおいて、それぞれ
オフバッファを構成するダーリントン接続きれたトラン
ジスタＱ、 、 Ｑ５と電源（Ｖｃｃ）との間に挿入烙
れる抵抗Ｒ４を共用して使用し、該第１のＴＴＬ回路回
路及１２のＴＴＬ回路Ｌ２とにおいて該抵抗Ｒ４を２つ
必要とはしない。
１′及び第２のＴＴＬ回路Ｌ２′とにおいて、それぞれ
オフバッファを構成するダーリントン接続きれたトラン
ジスタＱ、 、 Ｑ５と電源（Ｖｃｃ）との間に挿入烙
れる抵抗Ｒ４を共用して使用し、該第１のＴＴＬ回路回
路及１２のＴＴＬ回路Ｌ２とにおいて該抵抗Ｒ４を２つ
必要とはしない。
まだ例えば第５図に示す如く、各ＴＴＬ回路の入力トラ
ンジスタＱ１をＰＮＰ型トランジスタから構成した場合
にあっては、第１段のＴＴＬ回路Ｌ １／／の出力が高
レベルすなわち第２段のＴＴＬ回路Ｌ２′の入力が高レ
ベルとなった時においても、第１段のＴＴＬ回路Ｌ １
／／のオフバッファ回路を構成するトランジスタＱ４及
び抵抗Ｒ４を通して該第２段のＴＴＬ回路Ｌ２′の入力
トランジスタＱｌ’に流入する電流ＩＩＨは極めて少な
い。
ンジスタＱ１をＰＮＰ型トランジスタから構成した場合
にあっては、第１段のＴＴＬ回路Ｌ １／／の出力が高
レベルすなわち第２段のＴＴＬ回路Ｌ２′の入力が高レ
ベルとなった時においても、第１段のＴＴＬ回路Ｌ １
／／のオフバッファ回路を構成するトランジスタＱ４及
び抵抗Ｒ４を通して該第２段のＴＴＬ回路Ｌ２′の入力
トランジスタＱｌ’に流入する電流ＩＩＨは極めて少な
い。
すなわち前記第２図乃至第３図に示した論理回路におけ
るＮＰＮ型入力トランジスタのＩＩＨが数１０〔μＡ〕
オーダーであるのに対し、ＰＮＰ型トランジスタのＩＩ
Ｈは（ｎＡ）オーダーである。
るＮＰＮ型入力トランジスタのＩＩＨが数１０〔μＡ〕
オーダーであるのに対し、ＰＮＰ型トランジスタのＩＩ
Ｈは（ｎＡ）オーダーである。
これは、該ＰＮＰ型入力トランジスタＱ１′の入力端子
であるベースに、オフバッファ回路を構成するトランジ
スタＱ４及び抵抗Ｒ４を通して印加される電圧が電源（
Ｖｃｃ）の電位に十分近い値であって、該入力トランジ
スタＱ１′のベース・コレクタ間の電位は近づき、また
ベース・エミッタ間の電位は逆方向にバイアスされてし
まうことによる。
であるベースに、オフバッファ回路を構成するトランジ
スタＱ４及び抵抗Ｒ４を通して印加される電圧が電源（
Ｖｃｃ）の電位に十分近い値であって、該入力トランジ
スタＱ１′のベース・コレクタ間の電位は近づき、また
ベース・エミッタ間の電位は逆方向にバイアスされてし
まうことによる。
従って、このようにＰＮＰ型トランジスタを入力トラン
ジスタとするＴＴＬ回路を用いた論理回路にあっては、
前述の如き、また該第５図に示すようなＴＴＬ回路２段
構成の論理回路に限らず、オフバッファ回路を構成する
トランジスタと電源との間に挿入される一つの抵抗を、
各ＴＴＬ回路全てにおいて共用した２つ以上のＴＴＬ回
路からなる大型の論理回路を構成することができる。
ジスタとするＴＴＬ回路を用いた論理回路にあっては、
前述の如き、また該第５図に示すようなＴＴＬ回路２段
構成の論理回路に限らず、オフバッファ回路を構成する
トランジスタと電源との間に挿入される一つの抵抗を、
各ＴＴＬ回路全てにおいて共用した２つ以上のＴＴＬ回
路からなる大型の論理回路を構成することができる。
まだ前述の如きＲＣＭ等の番地選択回路にあっては、番
地信号Ａ０．Ａ１．Ａ２．・・・、Ａｎの各々に対応す
る複数の論理回路（２段のＴＴＬインバータ回路）を、
オフバッファ回路を構成するトランジスタと電源との間
に挿入烙れる一つの抵抗を、該複数の論理回路を構成し
ている複数のＴＴＬ回路全てにおいて共用して構成する
ことができる。
地信号Ａ０．Ａ１．Ａ２．・・・、Ａｎの各々に対応す
る複数の論理回路（２段のＴＴＬインバータ回路）を、
オフバッファ回路を構成するトランジスタと電源との間
に挿入烙れる一つの抵抗を、該複数の論理回路を構成し
ている複数のＴＴＬ回路全てにおいて共用して構成する
ことができる。
すなわちこのような構成によれば、半導体装置として、
その集積度を更に改善することができる。
その集積度を更に改善することができる。
第１図は、半導体記憶装置における番地選択回路の一例
を示す論理記号、第２図は該番地選択回路をＴＴＬ回路
から構成した従来の論理回路、第３図は該番地選択回路
を本発明によるＴＴＬ回路から構成した論理回路、第４
図及び第５図は本発明による論理回路の他の実施例を示
す。 第２図乃至第５図において、Ｑ１〜Ｑ５・・・・・・ト
ランジスタ、Ｒ１−Ｒ３，Ｒ５・・・・・・抵抗、Ｒ４
・・・・・・スパイク状大電流抑制用抵抗、Ｄｌ・・・
・・・ダイオード。
を示す論理記号、第２図は該番地選択回路をＴＴＬ回路
から構成した従来の論理回路、第３図は該番地選択回路
を本発明によるＴＴＬ回路から構成した論理回路、第４
図及び第５図は本発明による論理回路の他の実施例を示
す。 第２図乃至第５図において、Ｑ１〜Ｑ５・・・・・・ト
ランジスタ、Ｒ１−Ｒ３，Ｒ５・・・・・・抵抗、Ｒ４
・・・・・・スパイク状大電流抑制用抵抗、Ｄｌ・・・
・・・ダイオード。
Claims (1)
- １ 第１のＴＴＬインバータ回路と、該第１のＴＴＬイ
ンバータ回路の出力を入力とする第２のＴＴＬインバー
タ回路とからなる論理回路に於いて、それぞれのＴＴＬ
インバータ回路の出力段に於いてオフバッファ回路を構
成するトランジスタと電源との間に挿入きれる抵抗を、
該第１及び第２のＴＴＬインバータ回路において共用し
てなることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13130378A JPS5915217B2 (ja) | 1978-10-25 | 1978-10-25 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13130378A JPS5915217B2 (ja) | 1978-10-25 | 1978-10-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5558627A JPS5558627A (en) | 1980-05-01 |
| JPS5915217B2 true JPS5915217B2 (ja) | 1984-04-07 |
Family
ID=15054797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13130378A Expired JPS5915217B2 (ja) | 1978-10-25 | 1978-10-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915217B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60181131U (ja) * | 1984-05-11 | 1985-12-02 | 朝日金属株式会社 | 通信電線用ワイヤ−固定装柱金物 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5830235A (ja) * | 1981-08-18 | 1983-02-22 | Fujitsu Ltd | ゲ−トアレイ |
| US4758747A (en) * | 1986-05-30 | 1988-07-19 | Advanced Micro Devices, Inc. | Programmable logic device with buried registers selectively multiplexed with output registers to ports, and preload circuitry therefor |
-
1978
- 1978-10-25 JP JP13130378A patent/JPS5915217B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60181131U (ja) * | 1984-05-11 | 1985-12-02 | 朝日金属株式会社 | 通信電線用ワイヤ−固定装柱金物 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5558627A (en) | 1980-05-01 |
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