KR102297453B1 - 집적 회로 및 그 형성 방법 - Google Patents

집적 회로 및 그 형성 방법 Download PDF

Info

Publication number
KR102297453B1
KR102297453B1 KR1020190085959A KR20190085959A KR102297453B1 KR 102297453 B1 KR102297453 B1 KR 102297453B1 KR 1020190085959 A KR1020190085959 A KR 1020190085959A KR 20190085959 A KR20190085959 A KR 20190085959A KR 102297453 B1 KR102297453 B1 KR 102297453B1
Authority
KR
South Korea
Prior art keywords
conductive
gate
layout pattern
layout
elements
Prior art date
Application number
KR1020190085959A
Other languages
English (en)
Other versions
KR20200008529A (ko
Inventor
존 린
친-셴 린
쿠오-난 양
충-싱 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200008529A publication Critical patent/KR20200008529A/ko
Application granted granted Critical
Publication of KR102297453B1 publication Critical patent/KR102297453B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/82—Auxiliary processes, e.g. cleaning or inspecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Evolutionary Computation (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

집적 회로는 제1 소자 세트, 금속층 세트 및 헤더 회로를 포함한다. 제1 소자 세트는 제1 공급 전압에서 동작하도록 구성되고 상기 집적 회로의 제1 층 상에 위치된다. 금속층 세트는 상기 제1 층 위에 배치되고, 제1 금속층 및 제2 금속층을 포함한다. 제1 금속층은 적어도 제1 방향 및 제2 방향으로 연장된다. 헤더 회로는 상기 제1 소자 세트 위에 배치된다. 상기 헤더 회로의 적어도 일부는 제1 금속층과 제2 금속층 사이에 배치된다. 상기 헤더 회로는 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성되고, 상기 제1 공급 전압과 상이한 제2 공급 전압을 가지는 제2 전압 공급부에 커플링되도록 구성된다.

Description

집적 회로 및 그 형성 방법{INTEGRATED CIRCUIT AND METHOD OF FORMING THE SAME}
[우선권 및 상호 참조]
본 출원은 2018년 7월 16일자로 출원되고 참조로 그 전체가 여기에 포함된 미국 가특허 출원 제62/698,491호의 이익을 주장한다.
반도체 집적 회로(IC) 산업은 여러 상이한 분야의 문제를 해결하기 위해 다양한 아날로그 및 디지털 장치를 생산하고 있다. IC가 점점 더 소형화되고 복잡해짐에 따라 이들 아날로그 및 디지털 장치의 작동 전압이 감소되어 이들 디지털 장치의 작동 전압 및 전반적인 IC 성능에 영향을 미친다. 또한 누설 전류로 인해 이러한 아날로그 및 디지털 장치의 전력 소비가 증가할 수 있다. 파워 게이팅(power gating)은 사용되지 않는 IC 내의 회로에 공급되는 전력을 차단함으로써 IC 내의 회로에서의 전력 소비를 줄이는 기술이다.
집적 회로는 제1 소자 세트, 금속층 세트 및 헤더 회로를 포함한다. 제1 소자 세트는 제1 공급 전압에서 동작하도록 구성되고 상기 집적 회로의 제1 층 상에 위치된다. 금속층 세트는 상기 제1 층 위에 배치되고, 제1 금속층 및 제2 금속층을 포함한다. 제1 금속층은 적어도 제1 방향 및 제2 방향으로 연장된다. 헤더 회로는 상기 제1 소자 세트 위에 배치된다. 상기 헤더 회로의 적어도 일부는 제1 금속층과 제2 금속층 사이에 배치된다. 상기 헤더 회로는 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성되고, 상기 제1 공급 전압과 상이한 제2 공급 전압을 가지는 제2 전압 공급부에 커플링되도록 구성된다.
특허 또는 출원 파일은 컬러로 실행된 도면/사진을 포함한다. 컬러 도면(들)/사진(들)과 함께 이 특허의 사본은 신청 및 필요한 수수료의 지불시 특허청에 의해 제공될 것이다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것이 아니라는 것을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 집적 회로의 블록도이다.
도 2a는 일부 실시예에 따른 집적 회로의 단면도이다.
도 2b는 일부 실시예에 따른 집적 회로의 헤더 회로의 단면도이다.
도 3a는 일부 실시예에 따른 집적 회로의 레이아웃 설계의 다이어그램이다.
도 3b는 일부 실시예에 따른 집적 회로의 다이어그램의 평면도이다.
도 4a는 일부 실시예에 따른 집적 회로의 레이아웃 설계의 다이어그램이다.
도 4b는 일부 실시예에 따른 집적 회로의 다이어그램의 평면도이다.
도 5a는 일부 실시예에 따른 집적 회로의 레이아웃 설계의 다이어그램이다.
도 5b는 일부 실시예에 따른 집적 회로의 다이어그램의 평면도이다.
도 6은 일부 실시예에 따른 집적 회로를 형성 또는 제조하는 방법의 흐름도이다.
도 7은 일부 실시예에 따른 집적 회로를 형성 또는 제조하는 방법의 흐름도이다.
도 8은 일부 실시예에 따른 집적 회로의 레이아웃 설계를 생성하는 방법의 흐름도이다.
도 9는 일부 실시예에 따른 IC 레이아웃 설계를 설계하고 제조하기 위한 시스템의 개략도이다.
도 10은 본 개시 내용의 적어도 하나의 실시예에 따른 IC 제조 시스템의 블록도 및 그와 관련된 IC 제조 흐름이다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분, 재료, 수치, 단계, 배치 등의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 다른 구성 성분, 재료, 수치, 단계, 배치 등이 고려된다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
일부 실시예에 따르면, 집적 회로는 집적 회로의 제1 층 상에 위치된 제1 디바이스 세트, 상기 제1 층 위의 금속층 세트, 및 상기 제1 디바이스 세트 위의 헤더 회로를 포함한다. 제1 디바이스 세트는 제1 공급 전압에서 작동하도록 구성된다. 헤더 회로의 적어도 일부는 금속층 세트 중의 제1 금속층과 금속층 세트 중의 제2 금속층 사이에 위치된다. 상기 헤더 회로는 상기 제1 디바이스 세트에 상기 제1 공급 전압을 제공하도록 구성되고, 상기 제1 공급 전압과는 다른 제2 공급 전압을 갖는 제2 전압 공급 장치에 커플링된다.
일부 실시예에서, 헤더 회로는 금속층 세트 중의 제1 금속층과 금속층 세트 중의 제2 금속층 사이에 위치된 스위치를 포함하여, 헤더 회로는 다른 접근법보다 작은 면적을 차지하게 된다.
일부 실시예에서, 헤더 회로의 스위치의 게이트 세트 중의 적어도 게이트 부분은 금속층 세트 중의 제1 금속층과 금속층 세트 중의 제2 금속층 사이에 위치되어, 헤더 회로는 다른 접근법보다 작은 면적을 차지하게 된다. 일부 실시예에서, 적어도 한 세트의 도전부가 적어도 헤더 회로의 스위치의 드레인 또는 소스에 커플링된다.
일부 실시예에서, 게이트 세트 중의 적어도 게이트 부분은 적어도 2개의 방향(2D 구조)(예를 들어, 제1 방향 및 제2 방향)으로 연장된다. 일부 실시예에서, 하나 이상의 도전부 세트가 적어도 2개의 방향(2D 구조)으로 연장된다. 일부 실시예에서, 게이트 세트 중의 적어도 게이트 부분이 적어도 2개의 방향으로 연장되게 함으로써, 게이트 세트의 유효 게이트 폭은 게이트가 단일 방향으로만 연장되는 다른 접근법보다 크다. 보다 큰 유효 게이트 폭을 가지는 것에 의해, 집적 회로는 헤더 밀도가 증가되어, 다른 접근법보다 더 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
일부 실시예에서, 적어도 하나 이상의 도전부 세트가 적어도 2개의 방향으로 연장되게 하는 것에 의해, 헤더 회로의 유효 헤더 폭은 다른 접근법보다 크다. 보다 큰 유효 헤더 폭을 가지는 것에 의해, 집적 회로는 헤더 밀도가 증가되어, 다른 접근법보다 더 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
집적 회로
도 1은 일부 실시예에 따른 집적 회로(100)의 블록도이다.
집적 회로(100)는 게이트(gated) 전력 회로(104)와 비-게이트(ungated) 전력 회로(106)에 커플링된 헤더 회로(102)를 포함한다. 게이트 전력 회로(104)는 헤더 회로(102)로부터 게이트 전력(gated power)(예, VVDD)을 수신하도록 구성된다. 비-게이트 전력 회로(106)는 제1 전압 공급부(TVDD)로부터 비-게이트 전력(예, TVDD)을 수신하도록 구성된다.
헤더 회로(102)는 제1 전압 공급부(TVDD)의 노드(N1) 및 노드(N2)에 커플링된다. 헤더 회로(102)는 제1 전압 공급부(TVDD)로부터 제1 전압을 수신하도록 구성된다. 일부 실시예에서, 제1 전압 공급부(TVDD)는 집적 회로(100)의 외부에 위치된 전압 공급 장치이며, 실제(true) VDD(TVDD)로 지칭된다. 일부 실시예에서, 제1 전압 공급부(TVDD)는 집적 회로(100)의 내부에 위치된 전압 공급부이다.
헤더 회로(102)는 제어 신호(GC)를 수신하도록 구성된다. 일부 실시예에서, 헤더 회로(102)는 제어 신호(GC)를 기초로 턴 온 되도록 구성된다. 일부 실시예에서, 헤더 회로(102)는 턴 온 되도록 구성되고, 제2 전압을 제2 노드(N2)에 제공하도록 구성되며, 가상 전압 공급부(VVDD) 또는 제2 전압 공급부(VVDD)로 지칭된다. 일부 실시예에서, 제1 전압 공급부(TVDD)의 제1 전압은 제2 전압 공급부(VVDD)의 제2 전압과 다르다. 일부 실시예에서, 제1 전압 공급부(TVDD)의 제1 전압은 제2 전압 공급부(VVDD)의 제2 전압과 동일하다.
헤더 회로(102)는 제어 신호(GC)에 응답하여 적어도 게이트 전력 회로(104) 또는 노드(N2)에 제2 전압을 제공하도록 구성된다. 일부 실시예에서, 게이트 전력 회로(104)의 상이한 전력 상태를 기초로, 헤더 회로(102)는 제어 신호(GC)에 응답하여 게이트 전력 회로(104)에 전력을 제공하도록 스위치 온 하도록 구성되거나, 헤더 회로(102)는 제어 신호(GC)에 응답하여 게이트 전력 회로(104)에 제공되는 전력을 차단하도록 스위치 오프 될 수 있게 구성된다. 예를 들어, 게이트 전력 회로(104)가 슬립 모드 또는 대기 모드에 있을 때, 헤더 회로(102)는 턴 오프 되도록 구성되고, 게이트 전력 회로(104)에 제공된 전력은 그에 따라 차단된다. 예를 들어, 게이트 전력 회로(104)가 활성 모드에 있을 때, 헤더 회로(102)는 턴 온 되도록 구성되고, 그에 따라 게이트 전력 회로(104)에 전력을 제공한다. 일부 실시예에서, 제어 신호(GC)는 전력 관리 제어기 회로(미도시)로부터 수신된다. 헤더 회로(102)는 게이트 전력 회로(104) 내의 누설 전류를 감소시키고, 따라서 게이트 전력 회로(104)에 의해 소비되는 전력을 감소시키도록 구성된다.
헤더 회로(102)는 p-형 금속 산화물 반도체(PMOS) 트랜지스터(P1)를 포함한다. 헤더 회로(102) 내의 다른 유형의 트랜지스터 또는 다수의 트랜지스터는 본 개시 내용의 의도된 범위 내에 있다. PMOS 트랜지스터(P1)의 게이트 단자는 제어 신호(GC)를 수신하도록 구성된다. PMOS 트랜지스터(P1)의 소스 단자는 제1 전압 공급부(TVDD)의 노드(N1)에 커플링된다. PMOS 트랜지스터(P1)의 드레인 단자는 노드(N2) 및 게이트 전력 회로(104)와 커플링된다. PMOS 트랜지스터(P1)는 제어 신호(GC)에 응답하여 적어도 게이트 전력 회로(104) 또는 노드(N2)에 제2 전압을 제공하도록 구성된다. 일부 실시예에서, 헤더 회로(102)는 제어 신호(GC) 및 제1 전압 공급부(TVDD)의 제1 전압을 기초로 턴 온 또는 턴 오프된다.
일부 실시예에서, 헤더 회로(102) 또는 PMOS 트랜지스터(P1)는 박막 트랜지스터(TFT)이다. 헤더 회로(102) 내의 다른 유형의 트랜지스터 또는 다수의 트랜지스터는 본 개시 내용의 의도된 범위 내에 있다. 일부 실시예에서, 헤더 회로(102)는 하나 이상의 다이오드 소자 또는 다이오드 커플링 트랜지스터를 포함한다. 일부 실시예에서, 헤더 회로(102)는 스위칭 동작 또는 기능을 나타낼 수 있는 하나 이상의 소자를 포함한다.
게이트 전력 회로(104)는 제2 전압 공급부(VVDD)의 노드(N2)와 공급 기준 전압(VSS)의 노드 사이에 커플링된다. 게이트 전력 회로(104)는 헤더 회로(102)로부터 게이트 전력(예컨대, 제 2 전압 공급부(VVDD))을 수신하도록 구성된다. 게이트 전력 회로(104)는 하나 이상의 트랜지스터, 집적 회로, 능동 또는 수동 소자, 또는 제2 전압 공급부(VVDD)에 대해 동작하도록 구성된 로직 회로를 포함한다.
비-게이트 전력 회로(106)는 제1 전압 공급부(TVDD)의 노드(N1)와 공급 기준 전압(VSS)의 노드 사이에 커플링된다. 비-게이트 전력 회로(106)는 제1 전압 공급부(TVDD)로부터 비-게이트 전력을 수신하도록 구성된다. 비-게이트 전력 회로(106)는 하나 이상의 트랜지스터, 집적 회로, 능동 또는 수동 소자, 또는 제1 전압 공급부(TVDD)에 대해 동작하도록 구성된 로직 회로를 포함한다.
일부 실시예에서, 로직 회로는 AND, OR, NAND, NOR, XOR, INV, AND-OR-Invert(AOI), OR-AND-Invert(OAI), MUX, 플립-플롭, BUFF, 래치, 지연, 클록 셀 등을 포함한다. 일부 실시예에서, 메모리 셀은 정적 랜덤 액세스 메모리(SRAM), 동적 RAM(DRAM), 저항성 RAM(RRAM), 자기 저항성 RAM(MRAM) 또는 읽기 전용 메모리(ROM)를 포함한다. 일부 실시예에서, 하나 이상의 능동 소자 또는 수동 소자는 트랜지스터 및 다이오드를 포함하지만, 이에 한정되지는 않는다. 일부 실시예에서, 트랜지스터는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(PFET/NFET 등), FinFET 및 상승된 소스/드레인을 갖는 평면 MOS 트랜지스터 등을 포함하지만, 이에 한정되는 것은 아니다. 수동 소자의 예로는 커패시터, 인덕터, 퓨즈 및 저항이 포함되지만, 이에 한정되는 것은 아니다.
도 2a는 일부 실시예에 따른 집적 회로(200)의 횡단면도이다. 도 2b는 일부 실시예에 따른 집적 회로(200)의 헤더 회로(202)의 횡단면도이다.
집적 회로(200)는 일부 실시예에 따른 도 1의 집적 회로(100)의 실시예이다.
도 2a는 A-A' 평면에 의해 교차되는 레이아웃 설계(300A)(도 3a) 또는 집적 회로(300B), B-B' 평면에 의해 교차되는 레이아웃 설계(400A)(도 4a) 또는 집적 회로(400B), 또는 C-C' 평면에 의해 교차되는 레이아웃 설계(500A)(도 5a) 또는 집적 회로(500B)에 대응하는 집적 회로(200)의 횡단면도이다.
집적 회로(200)는 헤더 회로(202), 게이트 전력 회로(204),비-게이트 전력 회로(206), 상호 접속부(208), 도전 구조체(210), 도전 구조체(212) 및 도전 구조체(214)를 포함한다.
헤더 회로(202)는 도 1a의 헤더 회로(202)와 유사하므로, 유사한 상세한 설명은 생략된다. 헤더 회로(202)의 일부의 확대도가 도 2b에 예시된다.
헤더 회로(202)는 상호 접속부(208)의 금속층(Mx-1)에 PMOS 트랜지스터(P1)의 게이트(232)를 포함한다. 게이트(232)는 도 1a의 PMOS 트랜지스터(P1)의 게이트와 유사하므로, 유사한 상세한 설명은 생략된다. 일부 실시예에서, 게이트(232)는 금속 게이트이다. 일부 실시예에서, PMOS 트랜지스터(P1)는 박막 트랜지스터(TFT)이다. 일부 실시예에서, 게이트(232)는 일종 이상의 구리 또는 구리 합금을 포함하고, 하나 이상의 단일 또는 이중 다마신 공정을 이용하여 형성된다. 일부 실시예에서, 게이트(232)는 Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, 다른 적절한 도전 재료 또는 이들의 조합과 같은 금속 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 헤더 회로(202)는 도전 구조체(210)와 도전 구조체(212) 사이에 위치된다. 게이트(232)의 다른 구성, 배치 또는 재료는 본 개시 내용의 의도된 범위 내에 있다.
헤더 회로(202)는 적어도 게이트(232) 상에 캐핑층(240c1)을 더 포함한다. 일부 실시예에서, 캐핑층(240c1)은 배선층(Mx)의 일부 및 배선층(Mx-1)의 일부를 전기적으로 절연시킨다. 일부 실시예에서, 캐핑층(240c1)의 제2 방향(Y)의 폭은 게이트(232)의 제2 방향(Y)의 폭보다 크다. 일부 실시예에서, 캐핑층(240c1)은 일종 이상의 절연 재료로 된 하나 이상의 층을 포함한다. 일부 실시예에서, 캐핑층(240c1)은 SiN, SiCN 등 또는 이들의 조합을 포함하는 유전체 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 유전체 재료의 하나 이상의 층은 저유전율(로우-k) 재료로 형성된다. 일부 실시예에서, 캐핑층(240c1)은 에칭 정지층(ESL)으로도 지칭된다. 일부 실시예에서, 캐핑층(240c1)은 적어도 게이트(232)의 상부면 상에 있다. 일부 실시예에서, 캐핑층(240c1)은 CVD, 스핀-온 중합체 유전체 또는 다른 적절한 성막 공정을 이용하여 형성된다. 캐핑층(240c1)의 다른 구성, 배치 또는 재료는 본 개시 내용의 의도된 범위 내에 있다.
헤더 회로(202)는 캐핑층(240c1) 상에 게이트 유전체 층(234)을 더 포함한다. 일부 실시예에서, 게이트 유전체 층(234)의 제2 방향(Y)의 폭은 게이트(232)의 제2 방향(Y)의 폭보다 크다. 일부 실시예에서, 게이트 유전체 층(234)은 게이트(232)를 반도체 층(236)(예, PMOS 트랜지스터(P1))의 소스 또는 드레인 영역으로부터 전기적으로 절연시킨다. 일부 실시예에서, 게이트 유전체 층(234)은 SiO2, Al2O3 등 또는 이들의 조합을 포함한다. 게이트 유전체 층(234)의 다른 구성, 배치 또는 재료는 본 개시 내용의 의도된 범위 내에 있다.
헤더 회로(202)는 게이트 유전체 층(234) 상에 반도체 층(2360을 더 포함한다. 일부 실시예에서, 반도체 층(236)의 제1 부분은 PMOS 트랜지스터(P1)의 소스에 대응하고, 반도체 층(236)의 제2 부분은 PMOS 트랜지스터(P1)의 드레인에 대응한다. 일부 실시예에서, 제1 부분은 반도체 층(236)의 제2 부분으로부터 반대인 반도체 층(236)의 단부 상에 있다. 일부 실시예에서, 반도체 층(236)의 제2 방향(Y)의 폭은 게이트 유전체 층(234)의 제2 방향(Y)의 폭과 상이하다. 일부 실시예에서, 반도체 층(236)의 제2 방향(Y)의 폭은 게이트 유전체 층(234)의 제2 방향(Y)의 폭과 상이하다. 일부 실시예에서, 반도체 층(236)은 ZnO, In-Ga-Zn-O 등등 또는 이들의 조합과 같은 반도체 재료의 하나 이상의 층을 포함한다. 반도체 층(236)의 다른 구성, 배치 또는 재료는 본 개시 내용의 의도된 범위 내에 있다.
헤더 회로(202)는 반도체 층(236) 상에 하드 마스크(238)를 더 포함한다. 일부 실시예에서, 하드 마스크(238)는 상호 접속부(208) 내에 하나 이상의 배선층(M0,..., Mx-1, Mx)의 형성 중에 반도체 층(236)을 보호한다. 일부 실시예에서, 하드 마스크(238)의 제2 방향(Y)의 폭은 반도체 층(236)의 제2 방향(Y)의 폭과 다르다. 일부 실시예에서, 하드 마스크(238)는 소스의 부분들을 반도체 층(236)의 드레인의 여러 부분으로부터 전기적으로 절연시킨다. 일부 실시예에서, 하드 마스크(238)는 SiO2, Si3N4 등등 또는 이들의 조합을 포함한다. 하드 마스크(238)의 다른 구성, 배치 또는 재료는 본 개시 내용의 의도된 범위 내에 있다. 일부 실시예에서, 헤더 회로(202)의 적어도 일부는 제1 방향(X) 및 제2 방향(Y)으로 연장된다. 일부 실시예에서, 집적 회로(300B)(도 3b), 집적 회로(400B)(도 4b) 또는 집적 회로(500B)(도 5b)에 예시된 하나 이상의 요소와 유사하게, 게이트(232), 게이트 유전체 층(234), 캐핑층(240c1), 반도체 층(236) 또는 하드 마스크(238) 중 하나 이상은 적어도 일부가 제1 방향(X) 및 제2 방향(Y)으로 연장된다. 헤더 회로(202)의 다른 구성, 배치 또는 재료는 본 개시 내용의 의도된 범위 내에 있다.
게이트 전력 회로(204)는 도 1a의 게이트 전력 회로(104)와 유사하므로, 유사한 상세한 설명은 생략된다. 비-게이트 전력 회로(206)는 도 1a의 비-게이트 전력 회로(106)와 유사하므로, 유사한 상세한 설명은 생략된다.
게이트 전력 회로(204) 및 비-게이트 전력 회로(206)는 기판(미도시) 위에 배치된다. 일부 실시예에서, 게이트 전력 회로(204) 및 비-게이트 전력 회로(206)는 전처리(FEOL) 제조 공정의 일부로서 형성된다. 일부 실시예에서, 게이트 전력 회로(204) 및 비-게이트 전력 회로(206)는 적어도 제2 방향(Y)으로 서로 분리된다. 일부 실시예에서, 게이트 전력 회로(204) 및 비-게이트 전력 회로(206)는 공급 기준 전압(VSS)을 공유하도록 구성된다. 비-게이트 전력 회로(206)의 다른 구성 및 배치는 본 개시 내용의 의도된 범위 내에 있다.
일부 실시예에서, 비-게이트 전력 회로(206)는 컨트롤러(206a)를 포함한다. 일부 실시예에서, 컨트롤러(206a)는 제어 신호(GC)를 생성하도록 구성된다. 일부 실시예에서, 컨트롤러(206a)는 제어 신호(GC)의 값에 응답하여 헤더 회로(202)를 턴 온 또는 턴 오프하도록 구성된다. 일부 실시예에서, 컨트롤러(206a)는 전력 관리 제어기 회로이다. 일부 실시예에서, 게이트 전력 회로(204)와 유사한 추가적인 게이트 전력 회로 및 헤더 회로(202)와 유사한 추가적인 헤더 회로가 비-게이트 전력 회로(206)에 인접하게 위치되지만, 단순화를 위해 도 2a에는 예시되지 않는다. 이들 실시예에서, 컨트롤러(206a)는 제어 신호(GC)를 추가적인 헤더 회로에 전송하도록 구성되며, 추가적 헤더 회로는 추가적인 게이트 전력 회로에 전압(TVDD)을 공급하도록 구성된다. 게이트 전력 회로(204)의 다른 구성 및 배치는 본 개시 내용의 의도된 범위 내에 있다.
상호 접속부(208)는 게이트 전력 회로(204) 및 비-게이트 전력 회로(206) 위에 배치된다. 일부 실시예에서, 상호 접속부(208)는 게이트 전력 회로(204)와 적어도 제2 전압 공급부(VVDD) 또는 기준 전압 공급부(VSS) 사이에 전기적 접속을 제공하도록 구성된다. 일부 실시예에서, 상호 접속부(208)는 헤더 회로(202)로부터 게이트 전력 회로(204)로 제2 전압 공급부(VVDD)의 제2 전압을 제공하도록 구성된다.
일부 실시예에서, 상호 접속부(208)는 비-게이트 전력 회로(206)와 적어도 제1 전압 공급부(TVDD) 사이에 전기적 접속을 제공하도록 구성된다. 일부 실시예에서, 상호 접속부(208)는 제1 전압 공급부(TVDD)의 제1 전압을 비-게이트 전력 회로(206)에 제공하도록 구성된다.
일부 실시예에서, 상호 접속부(208)는 게이트 전력 회로(204)와 적어도 기준 전압 공급부(VSS) 사이에 전기적 접속을 제공하도록 구성된다. 일부 실시예에서, 상호 접속부(208)는 기준 전압 공급부(VSS)의 기준 전압을 게이트 전력 회로(204) 또는 비-게이트 전력 회로(206)에 제공하도록 구성된다.
상호 접속부(208)는 전력 공급부(예, 비-게이트 전력 셀(206) 및 게이트 전력 셀(204)) 사이에 전기적 접속을 제공하도록 구성된 복수의 배선층(M0, ..., Mx-1, Mx)(여기서, x는 배선층 번호에 대응하는 정수)을 포함한다. 복수의 배선층(M0, ..., Mx-1, Mx) 각각은 선행하는 배선층 위에 적층된다. 배선층(M0, ..., Mx-1, Mx)은 비-게이트 전력 셀(206) 및 게이트 전력 셀(204) 위에 배치된다.
일부 실시예에서, 배선층(Mx)은 집적 회로(200)의 최상부 금속층으로 지칭되고, 배선층(Mx-1)은 집적 회로(200)의 제2의 최상부 금속층으로 지칭되고, 배선층(M0)은 집적 회로(200)의 최하부 금속층 또는 제1 금속층으로 지칭된다. 일부 실시예에서, 헤더 회로(202)는 배선층(Mx)과 배선층(Mx-1) 사이에 위치된다. 일부 실시예에서, 헤더 회로(202)는 다른 배선층 사이에 제공된다. 일부 실시예에서, 헤더 회로(202)는 상호 접속부(208)의 일부이다. 일부 실시예에서, 헤더 회로(202) 및 상호 접속부(208)는 후처리(BEOL) 공정의 일부로서 형성된다. 일부 실시예에서, 배선층(Mx) 또는 배선층(Mx-1)의 적어도 일부는 제1 방향(X) 및 제2 방향(Y)으로 연장된다.
복수의 배선층(M0, ..., Mx-1, Mx)의 다른 구성 및 배치는 본 개시 내용의 의도된 범위 내에 있다.
상호 접속부(208)는 하나 이상의 도전 영역(230a, 230b, 230c, 230d)(집합적으로 "도전 영역(230)"으로 칭함), 하나 이상의 캐핑층(240a, 240b, 240c, 240d)(집합적으로 "캐핑층(240)"으로 칭함), 하나 이상의 ILD 층(220a, 220b, 220c)(집합적으로 "ILD(220)"로 칭함) 및 하나 이상의 ILD 층(222a, 222b, 222c)(집합적으로 "ILD(222)"로 칭함)을 포함한다.
도전 영역(230)의 각 층은 배선층(M0, ..., Mx-1, Mx) 중의 대응하는 배선층이다. 일부 실시예에서, 캐핑층(240) 중의 캐핑층은 한 쌍의 배선층(M0, ..., Mx-1, Mx)을 서로 분리시킨다.
캐핑층(240)은 게이트 전력 회로(204) 및 비-게이트 전력 회로(206) 위에 제공된다. 일부 실시예에서, 각각의 캐핑층(240a, 240b, 240c, 240d)은 제3 방향(Z)으로 대응하는 ILD(220a, 220b, 220c)와 교대로 배치된다. 일부 실시예에서, 각각의 캐핑층(240a, 240b, 240c, 240d)은 제3 방향(Z)으로 대응하는 ILD(222a, 222b, 222c)와 교대로 배치된다. 예를 들어, ILD(220a, 222a)는 캐핑층(240a) 상에 존재하고, 캐핑층(240b)은 ILD(220a, 220a) 상에 존재하고, ILD(220b, 222b)는 캐핑층(240b) 상에 존재하고, 캐핑층(240c)은 ILD(220b) 상에 존재하고, ILD(220c)는 캐핑층(240c) 상에 존재한다. 캐핑층(240c1)은 ILD(222b)의 한 쌍의 ILD 상에 있고, 하드 마스크(238)는 캐핑층(240c1) 위에 있고, ILD(222c)는 하드 마스크(238) 상에 있다. 캐핑층(240d)은 ILD(220c, 222c) 상에 있다.
도전 영역(230a)은 ILD(220)와 ILD(222) 사이의 영역 내에 있다. 마찬가지로, 도전 영역(230b)은 ILD(220)와 ILD(222) 사이의 영역 내에 있다. 도전 영역(230c)은 ILD(220) 중의 2개의 ILD 사이의 영역 내에 있다. 유사하게, 도전 영역(230d)은 ILD(222) 중의 2개의 ILD 사이의 영역 내에 있다.
도전 영역(230a)은 배선층(Mx)에 위치된 도전 영역(230a1)을 포함한다. 도전 영역(230b)은 배선층(Mx)에 위치된 도전 영역(230b1)을 포함한다. 도전 영역(230c)은 배선층(Mx)에 위치된 도전 영역(230c1)을 포함한다.
일부 실시예에서, 게이트(232)는 ILD(222b) 중의 2개의 ILD 사이에 있다. 일부 실시예에서, 도전 영역(230d)은 비-게이트 전력 회로(206)의 컨트롤러(206a)와 게이트(232) 사이에 전기적 도전 경로를 제공한다. 일부 실시예에서, 컨트롤러(206a)는 전력 관리 제어 신호에 응답하는 스위치를 포함한다. 일부 실시예에서, 스위치는 PMOS 또는 n-형 금속 산화물 반도체(NMOS) 트랜지스터를 포함한다.
일부 실시예에서, 도전 영역(230) 중의 적어도 하나의 도전 영역의 일부는 비아, 금속 라인 또는 도전 패드를 포함한다. 일부 실시예에서, 상호 접속부(208)의 ILD(220 및 222)에 형성된 도전 영역(230)은 집적 회로(200)의 하나 이상의 재배선층(RDL)으로 지칭된다. 일부 실시예에서, 도전 영역(230)은 일종 이상의 구리 또는 구리 합금을 포함하고, 하나 이상의 단일 또는 이중 다마신 공정을 이용하여 형성된다. 일부 실시예에서, 도전 영역(230)은 Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, 다른 적절한 도전 재료 또는 이들의 조합과 같은 금속 재료의 하나 이상의 층을 포함한다. 도전 영역(230)의 다른 구성, 배치, 층수 또는 재료는 본 개시 내용의 의도된 범위 내에 있다.
일부 실시예에서, 캐핑층(240)은 SiN, SiCN 등등 또는 이들의 조합을 포함하는 유전체 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 유전체 재료의 하나 이상의 층은 저유전율(로우-k) 재료로 형성된다. 일부 실시예에서, 캐핑층(240)은 ESL이라고도 지칭된다. 일부 실시예에서, 캐핑층(240)은 CVD, 스핀-온 중합체 유전체 또는 다른 적절한 성막 공정을 이용하여 형성된다. 캐핑층(240)의 다른 구성, 배치, 층수 또는 재료는 본 개시 내용의 의도된 범위 내에 있다.
일부 실시예에서, 적어도 ILD(220 또는 222)는 SiN, SiCN 등 또는 이들의 조합을 포함하는 유전체 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 적어도 ILD(220 또는 222)는 CVD, 스핀-온 중합체 유전체 또는 다른 적절한 성막 공정을 이용하여 형성된다. 적어도 ILD(220 또는 222)의 다른 구성, 배치, 층수 또는 재료는 본 개시 내용의 의도된 범위 내에 있다.
상호 접속부(208)의 다른 구성, 배치, 층수 또는 재료는 본 개시 내용의 의도된 범위 내에 있다.
도전 구조체(210)는 제1 전압 공급부(TVDD) 및 상호 접속부(208)에 커플링된다. 일부 실시예에서, 도전 구조체(210)는 상호 접속부(208)의 도전 영역(230a)에 의해 제1 전압 공급부(TVDD)의 전류(I1) 또는 제1 전압을 헤더 회로(202) 및 비-게이트 전력 회로(206)에 제공하도록 구성된다. 일부 실시예에서, 도전 구조체(210)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된다.
도전 구조체(212)는 제2 전압 공급부(VVDD) 및 상호 접속부(208)에 커플링된다. 일부 실시예에서, 헤더 회로(202)는 상호 접속부(208)의 도전 영역(230b)에 의해 제2 전압 공급부(VVDD)의 전류(I2) 또는 제2 전압을 도전 구조체(212) 및 게이트 전력 회로(204)에 제공하도록 구성된다. 일부 실시예에서, 도전 구조체(212)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된다.
도전 구조체(213)는 기준 전압 공급부(VSS) 및 상호 접속부(208)에 커플링된다. 일부 실시예에서, 도전 구조체(214)는 상호 접속부(208)의 도전 영역(230c)에 의해 기준 전압 공급부(VSS)의 기준 전압을 적어도 게이트 전력 회로(204) 또는 비-게이트 전력 회로(206)에 제공하도록 구성된다. 일부 실시예에서, 도전 구조체(214)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된다.
도전 구조체(210)는 도전부(210b) 상에 도전부(210a)를 포함한다. 유사하게, 도전 구조체(212)는 도전부(212b) 상에 도전부(212a)를 포함하고, 도전 구조체(214)는 도전부(214b) 상에 도전부(214a)를 포함한다.
도전부(210a), 도전부(212a) 및 도전부(214a)는 대응하는 도전부(210b), 도전부(212b) 및 도전부(214b) 위에 접촉되게 배치되는 도전 구조체이다. 도전부(210b), 도전부(212b) 및 도전부(214b)는 상호 접속부(208) 위에 접촉되게 배치된다. 도전부(210a), 도전부(212a) 및 도전부(214a)는 상호 접속부(208)에 전기적 접속을 제공한다.
일부 실시예에서, 적어도 도전부(210a, 212a 또는 214a)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된다. 일부 실시예에서, 적어도 도전부(210a, 212a 또는 214a)는 범프 구조체로도 기술된다. 일부 실시예에서, 도전부(210a), 도전부(212a) 및 도전부(214a)는 납을 포함한다. 일부 실시예에서, 도전부(210a), 도전부(212a) 및 도전부(214a)는 주석, 니켈, 금, 은, 구리 또는 외부 도전 요소에 전기적 접속을 제공하기에 적절한 다른 재료와 같은 무연 재료를 포함한다.
일부 실시예에서, 적어도 도전부(210a), 도전부(212a) 및 도전부(214a)는 실질적으로 직사각형 형상을 가진다. 일부 실시예에서, 적어도 도전부(210a), 도전부(212a) 또는 도전부(214a)는 실질적으로 구형이다. 일부 실시예에서, 적어도 도전부(210a), 도전부(212a) 또는 도전부(214a)는 C4(controlled collapse chip connection)) 범프, 볼 그리드 어레이 범프, 마이크로 범프 등이다.
도전부(210b), 도전부(212b) 및 도전부(214b)는 캐핑층(240d)의 개방부를 통해 상호 접속부(208) 위에 접촉되게 배치된 도전 구조체이다. 도전부(210b), 도전부(212b) 및 도전부(214b)는 대응하는 도전부(210a, 212a, 214a)와 상호 접속부(208)의 대응하는 도전 구조체(230a, 230b, 230c) 사이에 전기적 접속을 제공한다. 일부 실시예에서, 적어도 도전부(210b, 212b, 214b)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된다.
일부 실시예에서, 도전부(210b), 도전부(212b) 및 도전부(214b)의 하나 이상의 층은 패드, UBM(under bump metallurgy) 층, 재배선층(RDL), 포스트-패시베이션 상호 접속(PPI) 구조체로서 기술되기도 한다. 일부 실시예에서, 도전부(210b), 도전부(212b) 및 도전부(214b)는 알루미늄, 주석, 니켈, 금, 은, 구리 또는 외부 도전 요소에 전기적 접속을 제공하기에 적절한 다른 재료를 포함한다. 적어도 도전부(210a, 210b, 212a, 212b, 214a 또는 214b)의 다른 구성, 배치, 층수 또는 재료는 본 개시 내용의 의도된 범위 내에 있다.
집적 회로의 레이아웃 설계
도 3a는 일부 실시예에 따른 집적 회로의 레이아웃 설계(300A)의 다이어그램이다. 레이아웃 설계(300A)는 도 2a의 집적 회로(200)의 레이아웃 다이어그램이다.
레이아웃 설계(300A)는 도 2a의 집적 회로(200)를 제조하는 데 사용될 수 있다.
도 3~5(아래에 예시됨) 중 하나 이상의 도면에서의 것과 동일하거나 유사한 구성 요소는 동일한 참조 번호로 주어지므로, 그 상세한 설명은 생략된다.
레이아웃 설계(300A)는 도전부 레이아웃 패턴 세트(310), 도전부 레이아웃 패턴 세트(312), 도전부 레이아웃 패턴 세트(314) 및 게이트 레이아웃 패턴 세트(332)를 포함한다.
일부 실시예에서, 도 3a의 레이아웃 설계(300A), 도 4a의 레이아웃 설계(400A) 또는 도 5a의 레이아웃 설계(500A)는 단순화를 위해 예시되지 않은 추가의 층 또는 추가의 레이아웃 패턴(예컨대, 핀 레이아웃 패턴, 상부 금속 레이아웃 패턴, 비아 레이아웃 패턴 등)을 포함한다.
도전부 레이아웃 패턴 세트(310)는 도전부 레이아웃 패턴들(310a 또는 310b) 중 하나 이상을 포함한다. 도전부 레이아웃 패턴 세트(310)는 제1 방향(X) 및 제2 방향(Y)으로 연장된다. 도전부 레이아웃 패턴 세트(310)의 각각의 레이아웃 패턴은 도전부 레이아웃 패턴 세트(310)의 다른 대응하는 레이아웃 패턴으로부터 제2 방향(Y)으로 떨어져 있다. 도전부 레이아웃 패턴(310a)은 도전부 레이아웃 패턴(310b)으로부터 제2 방향(Y)으로 떨어져 있다.
도전부 레이아웃 패턴 세트(310)의 도전부 레이아웃 패턴(310a, 310b) 중 적어도 하나는 도 3b의 도전 영역 세트(310')의 대응하는 도전 영역(310a' 또는 310b')을 제조하는 데 사용될 수 있다. 도전부 레이아웃 패턴 세트(310)의 도전부 레이아웃 패턴(310a, 310b) 중 적어도 하나는 도 2a~2b의 도전 영역(230a1)을 제조하는 데 사용될 수 있다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(310) 중 적어도 하나의 도전부 레이아웃 패턴은 도전 영역(230a), 도전 구조체(210), 도전부(210a) 또는 도전부(210b) 중 하나 이상을 제조하는 데 사용될 수 있다.
도전부 레이아웃 패턴(310a)은 제2 방향(Y) 또는 제2 방향의 역방향(예컨대, -Y 방향)으로 연장되는 복수의 제2 부분(310a2)에 커플링되고 제1 방향(X)으로 연장되는 제1 부분(310a1)을 포함한다. 복수의 제2 부분(310a2) 각각은 인접한 복수의 제2 부분(310a2)으로부터 제1 방향(X)으로 간격(S1)(표시되지 않음)만큼 이격된다. 일부 실시예에서, 각각의 간격(S1)(표시되지 않음)은 동일하다. 일부 실시예에서, 적어도 하나의 간격(S1)(표시되지 않음)은 다른 간격(S1)(표시되지 않음)과 상이하다.
일부 실시예에서, 제2 방향(Y)으로 연장되는 제2 부분(310a2)은 제2 방향과 반대인 방향(예컨대, -Y 방향)으로 연장되는 인접한 제2 부분(310a2)과 제1 방향(X)을 따라 교대로 배치된다. 예를 들어, 일부 실시예에서, 제2 부분(310a2) 및 인접한 다른 제2 부분(310a2)은 서로 반대 방향으로 배향된다. 예를 들어, 일부 실시예에서, 제2 부분(310a2)은 제2 방향(Y)으로 연장되는 반면, 인접한 다른 제2 부분(310a2)은 제2 방향과 반대인 방향(예컨대, -Y 방향)으로 연장된다.
도전부 레이아웃 패턴(310b)은 제2 방향(Y) 또는 제2 방향의 역방향(예컨대, -Y 방향)으로 연장되는 복수의 제2 부분(310b2)에 커플링되고 제1 방향(X)으로 연장되는 제1 부분(310b1)을 포함한다. 일부 실시예에서, 도전부 레이아웃 패턴(310b)의 제1 부분(310b1) 및 제2 부분(310b2)의 적어도 형상, 크기 또는 배향은 도전부 레이아웃 패턴(310a)의 대응하는 제1 부분(310a1) 및 제2 부분(310a2)과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
도전부 레이아웃 패턴 세트(312)는 도전부 레이아웃 패턴(312a, 312b, 312c 또는 312d) 중 하나 이상을 포함한다. 도전부 레이아웃 패턴 세트(312)는 제1 방향(X) 및 제2 방향(Y)으로 연장된다. 일부 실시예에서, 적어도 도전부 레이아웃 패턴(312a, 312b, 312c 또는 312d)은 구형파와 유사한 형상을 가진다.
도전부 레이아웃 패턴 세트(312) 중 레이아웃 패턴 각각은 제2 방향(Y)으로 도전부 레이아웃 패턴 세트(312)의 다른 대응하는 레이아웃 패턴으로부터 이격된다. 예를 들어, 도전부 레이아웃 패턴(312a)은 제2 방향(Y)으로 적어도 도전부 레이아웃 패턴(312b, 312c 또는 312d)으로부터 이격된다.
도전부 레이아웃 패턴 세트(312) 중의 도전부 레이아웃 패턴(312a, 312b, 312c 또는 312d) 중 적어도 하나는 도 3b의 도전 영역 세트(312')의 대응하는 도전 영역(312a', 312b', 312c' 또는 312d')을 제조하는 데 사용될 수 있다. 도전부 레이아웃 패턴 세트(312) 중의 도전부 레이아웃 패턴(312a, 312b, 312c 또는 312d) 중 적어도 하나는 도 2a~2b의 도전 영역(230b1)을 제조하는 데 사용될 수 있다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(312) 중 적어도 하나의 레이아웃 패턴은 도전 영역(230b), 도전 구조체(212), 도전부(212a) 또는 도전부(212b) 중 하나 이상을 제조하는 데 사용될 수 있다.
도전부 레이아웃 패턴(312a)은 제1 방향(X)으로 연장되는 복수의 제1 부분(312a1) 및 제2 방향(Y)으로 연장되는 복수의 제2 부분(312a2)을 포함한다. 일부 실시예에서, 복수의 제2 부분(312a2)은 제2 방향의 역방향(예, -Y 방향)으로 연장된다. 일부 실시예에서, 복수의 제1 부분(312a1) 또는 복수의 제2 부분(312a2) 중 적어도 하나는 직사각형 또는 정사각형 형상을 가진다.
복수의 제1 부분(312a1) 중 적어도 하나는 복수의 제2 부분(312a2) 중 적어도 하나에 커플링된다. 일부 실시예에서, 복수의 제1 부분(312a1) 중 하나는 한 쌍의 제2 부분(312a2)에 커플링된다. 일부 실시예에서, 한 쌍의 제1 부분(312a1)은 복수의 제2 부분(312a2) 중 하나에 커플링된다.
복수의 제1 부분(312a1) 각각은 제1 방향(X)으로 복수의 제1 부분(312a1) 중의 인접한 제1 부분으로부터 간격(S3)(표시되지 않음)만큼 이격된다. 일부 실시예에서, 각각의 간격(S3)(표시되지 않음)은 동일하다. 일부 실시예에서, 적어도 하나의 간격(S1, S2 또는 S3)(표시되지 않음)은 다른 간격(S1, S2 또는 S3)(표시되지 않음)과 다르다. 일부 실시예에서, 적어도 하나의 간격(S1, S2 또는 S3)(표시되지 않음)은 다른 간격(S1 S2 또는 S3)(표시되지 않음)과 동일하다.
일부 실시예에서, 복수의 제1 부분(312a1)은 제2 방향(Y)으로 서로 교번하는 제1 방향(X)으로 연장되는 일련의 제1 부분이다. 예를 들어, 일부 실시예에서, 제1 부분(312a1) 및 인접하는 다른 제1 부분(312a1)은 제1 방향(X) 및 제2 방향(Y)으로 서로 이격된다.
일부 실시예에서, 복수의 제2 부분(312a2)은 제2 방향(Y)으로 연장되고 제1 방향(X)으로 서로 분리된 일련의 제2 부분이다. 복수의 제2 부분(312a2) 각각은 제1 방향(X)으로 인접한 복수의 제2 부분(312a2)으로부터 간격(S4)(표시되지 않음)만큼 이격된다. 일부 실시예에서, 각각의 간격(S4)(표시되지 않음)은 동일하다.
도전부 레이아웃 패턴(312b)은 제1 방향(X)으로 연장되는 복수의 제1 부분(312b1) 및 제2 방향(Y)으로 연장되는 복수의 제2 부분(312b2)을 포함한다. 일부 실시예에서, 복수의 제2 부분(312b2)은 제2 방향의 역방향(예, -Y 방향)으로 연장된다. 일부 실시예에서, 복수의 제1 부분(312b1) 또는 복수의 제2 부분(312b2) 중 적어도 하나는 직사각형 또는 정사각형 형상을 가진다. 일부 실시예에서, 도전부 레이아웃 패턴(312b)의 제1 부분(312b1) 및 제2 부분(312b2)의 적어도 형상, 크기 또는 배향은 도전부 레이아웃 패턴(312a)의 대응하는 제1 부분(312a1) 및 제2 부분(312a2)과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
도전부 레이아웃 패턴(312c)은 제1 방향(X)으로 연장되는 복수의 제1 부분(312c1) 및 제2 방향(Y)으로 연장되는 복수의 제2 부분(312c2)을 포함한다. 일부 실시예에서, 복수의 제2 부분(312c2) 제2 방향의 역방향(예, -Y 방향)으로 연장된다. 일부 실시예에서, 복수의 제1 부분(312c1) 또는 복수의 제2 부분(312c2) 중 적어도 하나는 직사각형 또는 정사각형 형상을 가진다. 일부 실시예에서, 도전부 레이아웃 패턴(312c)의 제1 부분(312c1) 및 제2 부분(312c2)의 적어도 형상, 크기 또는 배향은 도전부 레이아웃 패턴(312a)의 대응하는 제1 부분(312a1) 및 제2 부분(312a2)과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
도전부 레이아웃 패턴(312d)은 제1 방향(X)으로 연장되는 복수의 제1 부분(312d1) 및 제2 방향(Y)으로 연장되는 복수의 제2 부분(312d2)을 포함한다. 일부 실시예에서, 복수의 제2 부분(312d2) 제2 방향의 역방향(예, -Y 방향)으로 연장된다. 일부 실시예에서, 복수의 제1 부분(312d1) 또는 복수의 제2 부분(312d2) 중 적어도 하나는 직사각형 또는 정사각형 형상을 가진다. 일부 실시예에서, 도전부 레이아웃 패턴(312d)의 제1 부분(312d1) 및 제2 부분(312d2)의 적어도 형상, 크기 또는 배향은 도전부 레이아웃 패턴(312a)의 대응하는 제1 부분(312a1) 및 제2 부분(312a2)과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
도전부 레이아웃 패턴 세트(314)는 도전부 레이아웃 패턴(314a, 314b, 또는 312c) 중 하나 이상을 포함한다. 도전부 레이아웃 패턴 세트(314)는 제1 방향(X) 및 제2 방향(Y)으로 연장된다. 도전부 레이아웃 패턴 세트(314) 중 레이아웃 패턴 각각은 제2 방향(Y)으로 도전부 레이아웃 패턴 세트(314)의 다른 대응하는 레이아웃 패턴으로부터 이격된다. 예를 들어, 도전부 레이아웃 패턴(314a)은 제2 방향(Y)으로 적어도 도전부 레이아웃 패턴(314b 또는 314c)으로부터 이격된다.
도전부 레이아웃 패턴 세트(314) 중의 도전부 레이아웃 패턴(314a, 314b, 또는 314c) 중 적어도 하나는 도 3b의 도전 영역 세트(314')의 대응하는 도전 영역(314a', 314b' 또는 314c')을 제조하는 데 사용될 수 있다. 도전부 레이아웃 패턴 세트(314) 중의 도전부 레이아웃 패턴(314a, 314b, 또는 314c) 중 적어도 하나는 도 2a~2b의 도전 영역(230c1)을 제조하는 데 사용될 수 있다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(314) 중 적어도 하나의 레이아웃 패턴은 도전 영역(230c), 도전 구조체(214), 도전부(214a) 또는 도전부(214b) 중 하나 이상을 제조하는 데 사용될 수 있다.
도전부 레이아웃 패턴(314a)은 제1 방향(X)으로 연장되는 복수의 제1 부분(314a1)을 포함하고, 해당 제1 부분은 제2 방향(Y) 또는 음의 제2 방향(예, -Y 방향)으로 연장되는 복수의 제2 부분(314a2)에 커플링된다. 복수의 제2 부분(314a2) 각각은 제1 방향(X)으로 인접한 복수의 제2 부분(314a2)으로부터 간격(S2)(표시되지 않음)만큼 이격된다. 일부 실시예에서, 각각의 간격(S2)(표시되지 않음)은 동일하다. 일부 실시예에서, 적어도 하나의 간격(S1 또는 S2)(표시되지 않음)은 다른 간격(S1 또는 S2)(표시되지 않음)과 다르다. 일부 실시예에서, 적어도 하나의 간격(S1 또는 S2)(표시되지 않음)은 다른 간격(S1 또는 S2)(표시되지 않음)과 동일하다.
일부 실시예에서, 제2 방향(Y)으로 연장되는 제2 부분(314a2)은 제2 방향과 반대인 방향(예, -Y 방향)으로 연장되는 인접한 제2 부분(314a2)과 제1 방향(X)을 따라 교번한다. 예를 들어, 일부 실시예에서, 제2 부분(314a2) 및 인접한 다른 제2 부분(314a2)은 서로 반대 방향으로 배향된다. 예를 들어, 일부 실시예에서, 제2 부분(314a2)은 제2 방향(Y)으로 연장되는 반면, 인접한 다른 제2 부분(314a2)은 제2 방향과 반대인 방향(예, -Y 방향)으로 연장된다.
도전부 레이아웃 패턴(314b)은 제2 방향(Y) 또는 음의 제2 방향(예, -Y 방향)으로 연장되는 복수의 제2 부분(314b2)에 커플링되고 제1 방향(X)으로 연장되는 제1 부분(314b1)을 포함한다. 도 3a는 도 3a에 예시된 복수의 제2 부분(314b2)이 음의 제2 방향(예, -Y 방향)으로 연장되는 것으로 예시하고 있지만, 일부 실시예에서, 복수의 제2 부분(314b2)은 대응하는 제1 부분(314b1)과 유사하게 제2 방향(Y)으로도 연장된다. 일부 실시예에서, 도전부 레이아웃 패턴(314b)의 제1 부분(314b1) 및 제2 부분(314b2)의 적어도 형상, 크기 또는 배향은 도전부 레이아웃 패턴(314a)의 대응하는 제1 부분(314a1) 및 제2 부분(314a2)과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
도전부 레이아웃 패턴(314c)은 제2 방향(Y) 또는 음의 제2 방향(예, -Y 방향)으로 연장되는 복수의 제2 부분(314c2)에 커플링되고 제1 방향(X)으로 연장되는 제1 부분(314c1)을 포함한다. 도 3a는 도 3a에 예시된 복수의 제2 부분(314c2)이 제2 방향(Y)으로 연장되는 것으로 예시하고 있지만, 일부 실시예에서, 복수의 제2 부분(314c2)은 대응하는 제1 부분(314c1)과 유사하게 음의 제2 방향(예, -Y)으로도 연장된다. 일부 실시예에서, 도전부 레이아웃 패턴(314c)의 제1 부분(314c1) 및 제2 부분(314c2)의 적어도 형상, 크기 또는 배향은 도전부 레이아웃 패턴(314a)의 대응하는 제1 부분(314a1) 및 제2 부분(314a2)과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
일부 실시예에서, 도전부 레이아웃 패턴(314a, 314b, 314c, 310a 또는 310b) 중 적어도 하나의 형상 또는 크기는 적어도 다른 도전부 레이아웃 패턴(314a, 314b, 314c, 310a 또는 310b)의 형상 또는 크기와 유사하다. 일부 실시예에서, 도전부 레이아웃 패턴(314a, 314b, 314c, 310a 또는 310b) 중 적어도 하나는 다른 도전부 레이아웃 패턴(314a, 314b, 314c, 310a 또는 310b)과 유사하지만, 이들은 제2 방향(Y)으로 서로 위치 이동된다.
게이트 레이아웃 패턴 세트(332)는 게이트 레이아웃 패턴(332a, 332b, 332c 또는 332d) 중 하나 이상을 포함한다. 게이트 레이아웃 패턴 세트(332)는 제1 방향(X) 및 제2 방향(Y)으로 연장된다. 일부 실시예에서, 적어도 게이트 레이아웃 패턴(332a, 332b, 332c 또는 332d)은 구형파와 유사한 형상을 가진다.
게이트 레이아웃 패턴 세트(332)의 레이아웃 패턴 각각은 제2 방향(Y)으로 게이트 레이아웃 패턴 세트(332)의 다른 대응하는 레이아웃 패턴으로부터 이격된다. 예를 들어, 게이트 레이아웃 패턴(332a)은 제2 방향(Y)으로 적어도 게이트 레이아웃 패턴(332b, 332c 또는 332d)으로부터 이격된다.
게이트 레이아웃 패턴 세트(332)의 게이트 레이아웃 패턴(332a, 332b, 332c 또는 332d) 중 적어도 하나는 도 3b의 게이트 세트(332')의 대응하는 게이트(332a', 332b', 332c' 또는 332d')를 제조하는 데 사용될 수 있다. 게이트 레이아웃 패턴 세트(332)의 게이트 레이아웃 패턴(332a, 332b, 332c 또는 332d) 중 적어도 하나는 도 1의 PMOS 트랜지스터(P1)의 게이트 또는 도 2a~2b의 게이트(232)를 제조하는 데 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(332) 중의 적어도 하나의 레이아웃 패턴은 게이트 유전체 층(234), 반도체 층(236) 또는 하드 마스크(238) 중 하나 이상을 제조하는 데 사용될 수 있다.
게이트 레이아웃 패턴(332a)은 제1 방향(X)으로 연장되는 복수의 제1 부분(332a1) 및 제2 방향(Y)으로 연장되는 복수의 제2 부분(332a2)을 포함한다. 일부 실시예에서, 복수의 제2 부분(332a2)은 제2 방향의 역방향(예, -Y 방향)으로 연장된다. 일부 실시예에서, 복수의 제1 부분(332a1) 또는 복수의 제2 부분(332a2) 중 적어도 하나는 직사각형 또는 정사각형 형상을 가진다.
복수의 제1 부분(332a1) 중 적어도 하나는 복수의 제2 부분(332a2) 중 적어도 하나에 커플링된다. 일부 실시예에서, 복수의 제1 부분(332a1) 중 하나는 한 쌍의 제2 부분(332a2)에 커플링된다. 일부 실시예에서, 한 쌍의 제1 부분(332a1)은 복수의 제2 부분(332a2) 중 하나에 커플링된다.
복수의 제1 부분(332a1) 각각은 제1 방향(X)으로 복수의 제1 부분(332a1) 중의 인접한 제1 부분으로부터 간격(S5)(표시되지 않음)만큼 이격된다. 일부 실시예에서, 각각의 간격(S5)(표시되지 않음)은 동일하다. 일부 실시예에서, 적어도 하나의 간격(S1, S2, S3 또는 S5)(표시되지 않음)은 다른 간격(S1, S2, S3 또는 S5)(표시되지 않음)과 다르다. 일부 실시예에서, 적어도 하나의 간격(S1, S2, S3 또는 S5)(표시되지 않음)은 다른 간격(S1 S2, S3 또는 S5)(표시되지 않음)과 동일하다.
일부 실시예에서, 복수의 제1 부분(332a1)은 제2 방향(Y)으로 서로 교번하는, 제1 방향(X)으로 연장되는 일련의 제1 부분이다. 예를 들어, 일부 실시예에서, 제1 부분(332a1) 및 인접하는 다른 제1 부분(332a1)은 제1 방향(X) 및 제2 방향(Y)으로 서로 이격된다.
일부 실시예에서, 복수의 제2 부분(332a2)은 제2 방향(Y)으로 연장되고 제1 방향(X)으로 서로 분리된 일련의 제2 부분이다. 복수의 제2 부분(332a2) 각각은 제1 방향(X)으로 인접한 복수의 제2 부분(332a2)으로부터 간격(S6)(표시되지 않음)만큼 이격된다. 일부 실시예에서, 각각의 간격(S6)(표시되지 않음)은 동일하다. 일부 실시예에서, 적어도 하나의 간격(S6 또는 S4)(표시되지 않음)은 다른 간격(S6 또는 S4)(표시되지 않음)과 동일하다. 일부 실시예에서, 적어도 하나의 간격(S6 또는 S4)(표시되지 않음)은 다른 간격(S6 또는 S4)(표시되지 않음)과 상이하다.
게이트 레이아웃 패턴(332b)은 제1 방향(X)으로 연장되는 복수의 제1 부분(332b1) 및 제2 방향(Y)으로 연장되는 복수의 제2 부분(332b2)을 포함한다. 일부 실시예에서, 복수의 제2 부분(332b2)은 제2 방향의 역방향(예, -Y 방향)으로 연장된다. 일부 실시예에서, 복수의 제1 부분(332b1) 또는 복수의 제2 부분(332b2) 중 적어도 하나는 직사각형 또는 정사각형 형상을 가진다. 일부 실시예에서, 게이트 레이아웃 패턴(332b)의 제1 부분(332b1) 및 제2 부분(332b2)의 적어도 형상, 크기 또는 배향은 게이트 레이아웃 패턴(332a)의 대응하는 제1 부분(332a1) 및 제2 부분(332a2)과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
게이트 레이아웃 패턴(332c)은 제1 방향(X)으로 연장되는 복수의 제1 부분(332c1) 및 제2 방향(Y)으로 연장되는 복수의 제2 부분(332c2)을 포함한다. 일부 실시예에서, 복수의 제2 부분(332c2)은 제2 방향의 역방향(예, -Y 방향)으로 연장된다. 일부 실시예에서, 복수의 제1 부분(332c1) 또는 복수의 제2 부분(332c2) 중 적어도 하나는 직사각형 또는 정사각형 형상을 가진다. 일부 실시예에서, 게이트 레이아웃 패턴(332c)의 제1 부분(332c1) 및 제2 부분(332c2)의 적어도 형상, 크기 또는 배향은 게이트 레이아웃 패턴(332a)의 대응하는 제1 부분(332a1) 및 제2 부분(332a2)과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
게이트 레이아웃 패턴(332d)은 제1 방향(X)으로 연장되는 복수의 제1 부분(332d1) 및 제2 방향(Y)으로 연장되는 복수의 제2 부분(332d2)을 포함한다. 일부 실시예에서, 복수의 제2 부분(332d2)은 제2 방향의 역방향(예, -Y 방향)으로 연장된다. 일부 실시예에서, 복수의 제1 부분(332d1) 또는 복수의 제2 부분(332d2) 중 적어도 하나는 직사각형 또는 정사각형 형상을 가진다. 일부 실시예에서, 게이트 레이아웃 패턴(332d)의 제1 부분(332d1) 및 제2 부분(332d2)의 적어도 형상, 크기 또는 배향은 게이트 레이아웃 패턴(332a)의 대응하는 제1 부분(332a1) 및 제2 부분(332a2)과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
일부 실시예에서, 도전부 레이아웃 패턴(314b, 314c)은 레이아웃 설계(300A)의 대향 엣지 상에 위치된다. 도전부 레이아웃 패턴(312b)은 도전부 레이아웃 패턴(314b)과 게이트 레이아웃 패턴(332b) 사이에 있다. 일부 실시예에서, 도전부 레이아웃 패턴(312b)의 여러 부분은 도전부 레이아웃 패턴(314b)의 여러 부분 및 게이트 레이아웃 패턴(332b)의 여러 부분과 맞물린다.
게이트 레이아웃 패턴(332b)은 도전부 레이아웃 패턴(312b)과 도전부 레이아웃 패턴(310a) 사이에 있다. 일부 실시예에서, 게이트 레이아웃 패턴(332b)의 여러 부분은 도전부 레이아웃 패턴(312b)의 여러 부분 및 도전부 레이아웃 패턴(310a)의 여러 부분과 맞물린다.
도전부 레이아웃 패턴(310a)은 게이트 레이아웃 패턴(332b)과 게이트 레이아웃 패턴(332a) 사이에 있다. 일부 실시예에서, 도전부 레이아웃 패턴(310a)의 여러 부분은 게이트 레이아웃 패턴(332b)의 여러 부분 및 게이트 레이아웃 패턴(332a)의 여러 부분과 맞물린다.
게이트 레이아웃 패턴(332a)은 도전부 레이아웃 패턴(310a)과 도전부 레이아웃 패턴(312a) 사이에 있다. 일부 실시예에서, 게이트 레이아웃 패턴(332a)의 여러 부분은 도전부 레이아웃 패턴(310a)의 여러 부분 및 도전부 레이아웃 패턴(312a)의 여러 부분과 맞물린다.
도전부 레이아웃 패턴(312a)은 게이트 레이아웃 패턴(332a)과 도전부 레이아웃 패턴(314a) 사이에 있다. 일부 실시예에서, 도전부 레이아웃 패턴(312a)의 여러 부분은 게이트 레이아웃 패턴(332a)의 여러 부분 및 도전부 레이아웃 패턴(314a)의 여러 부분과 맞물린다.
도전부 레이아웃 패턴(314a)은 도전부 레이아웃 패턴(312a)과 도전부 레이아웃 패턴(312c) 사이에 있다. 일부 실시예에서, 도전부 레이아웃 패턴(314a)의 여러 부분은 도전부 레이아웃 패턴(312a)의 여러 부분 및 도전부 레이아웃 패턴(312c)의 여러 부분과 맞물린다.
도전부 레이아웃 패턴(312c)은 도전부 레이아웃 패턴(314a)과 게이트 레이아웃 패턴(332c) 사이에 있다. 일부 실시예에서, 도전부 레이아웃 패턴(312c)의 여러 부분은 도전부 레이아웃 패턴(314a)의 여러 부분 및 게이트 레이아웃 패턴(332c)의 여러 부분과 맞물린다.
게이트 레이아웃 패턴(332c)은 도전부 레이아웃 패턴(312c)과 도전부 레이아웃 패턴(310b) 사이에 있다. 일부 실시예에서, 게이트 레이아웃 패턴(332c)의 여러 부분은 도전부 레이아웃 패턴(312c)의 여러 부분 및 도전부 레이아웃 패턴(310b)의 여러 부분과 맞물린다.
도전부 레이아웃 패턴(310b)은 게이트 레이아웃 패턴(332c)과 게이트 레이아웃 패턴(332d) 사이에 있다. 일부 실시예에서, 도전부 레이아웃 패턴(310b)의 여러 부분은 게이트 레이아웃 패턴(332c)의 여러 부분 및 게이트 레이아웃 패턴(332d)의 여러 부분과 맞물린다.
게이트 레이아웃 패턴(332d)은 도전부 레이아웃 패턴(310b)과 도전부 레이아웃 패턴(312d) 사이에 있다. 일부 실시예에서, 게이트 레이아웃 패턴(332d)의 여러 부분은 도전부 레이아웃 패턴(310b)의 여러 부분 및 도전부 레이아웃 패턴(312d)의 여러 부분과 맞물린다.
도전부 레이아웃 패턴(312d)은 게이트 레이아웃 패턴(332d)과 도전부 레이아웃 패턴(314c) 사이에 있다. 일부 실시예에서, 도전부 레이아웃 패턴(312d)의 여러 부분은 게이트 레이아웃 패턴(332d)의 여러 부분 및 도전부 레이아웃 패턴(314c)의 여러 부분과 맞물린다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(332)는 제1 레이아웃 레벨에 위치된다. 일부 실시예에서, 제1 레이아웃 레벨은 게이트 레이아웃 레벨로 지칭된다.
일부 실시예에서, 적어도 도전부 레이아웃 패턴 세트(310), 도전부 레이아웃 패턴 세트(312) 또는 도전부 레이아웃 패턴 세트(314)은 제2 레이아웃 레벨에 위치된다. 일부 실시예에서, 제2 레이아웃 레벨은 배선 레이아웃 레벨로 지칭된다. 일부 실시예에서, 제2 레이아웃 레벨은 최상부 배선 레이아웃 레벨로 지칭된다. 일부 실시예에서, 제1 레이아웃 레벨은 최상부 배선 레이아웃 레벨 아래의 적어도 하나의 배선 레이아웃 레벨이다. 일부 실시예에서, 제1 레이아웃 레벨은 제2 레이아웃 레벨과 상이하다. 일부 실시예에서, 제2 레이아웃 레벨은 제1 레이아웃 레벨과 동일하다.
게이트 레이아웃 패턴 세트(332)의 게이트 레이아웃 패턴의 다른 구성 또는 갯수는 본 개시 내용의 범위 내에 있다.
도전부 레이아웃 패턴 세트(310, 312 또는 314)의 도전부 레이아웃 패턴의 다른 구성 또는 갯수는 본 개시 내용의 범위 내에 있다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(310), 도전부 레이아웃 패턴 세트(312), 도전부 레이아웃 패턴 세트(314) 및 게이트 레이아웃 패턴 세트(332) 각각을 2개의 방향(예를 들어, 제1 방향(X) 및 제2 방향(Y))으로 연장시키는 것에 의해, 도전부 레이아웃 패턴 세트(310), 도전부 레이아웃 패턴 세트(312), 도전부 레이아웃 패턴 세트(314) 및 게이트 레이아웃 패턴 세트(332) 각각은 다른 접근법보다 더 큰 유효 헤더 폭을 가진다. 일부 실시예에서, 더 큰 유효 헤더 폭을 가짐으로써 레이아웃 설계(300A)의 헤더 밀도가 증가하여 다른 접근법보다 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
도 3b는 일부 실시예에 따른 집적 회로(300B)의 다이어그램의 평면도이다.
일부 실시예에서, 집적 회로(300B)는 도 3a의 레이아웃 설계(300A)에 의해 제조된다. 도 3b의 집적 회로(300B)의 접속 및 구성은 물론, 적어도 정렬, 길이 및 폭을 포함하는 집적 회로(300B)의 구조적 관계는 도 3a의 레이아웃 설계(300A)의 대응하는 구조적 관계, 대응하는 접속 및 대응하는 구성과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
집적 회로(300B)는 도전부 세트(310'), 도전부 세트(312'), 도전부 세트(314') 및 게이트 세트(332')를 포함한다.
일부 실시예에서, 집적 회로(300B), 집적 회로(400B)(도 4b) 또는 집적 회로(500B)(도 5b)는 단순화를 위해 예시되지 않은 추가의 층(예, 핀, 하부 금속층 또는 상부 금속층, 트랜지스터 소자, 비아 등)을 포함한다.
도전부 세트(310')는 도전부(310a' 또는 310b') 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 세트(310')는 도 3a의 도전부 레이아웃 패턴 세트(310)에 의해 제조된다.
도전부 세트(312')는 도전부(312a' 또는 312b') 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 세트(312')는 도 3a의 도전부 레이아웃 패턴 세트(312)에 의해 제조된다.
도전부 세트(314')는 도전부(314a' 또는 314b') 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 세트(314')는 도 3a의 도전부 레이아웃 패턴 세트(314)에 의해 제조된다.
일부 실시예에서, 도전부(310a', 310b', 312a', 312b', 312c', 312d', 314a', 314b' 및 314c')의 구조적 관계, 접속 및 구성은 도 3a의 대응하는 도전부 레이아웃 패턴(310a, 310b, 312a, 312b, 312c, 312d, 314a, 314b 및 314c)의 대응하는 구조적 관계, 대응하는 접속 및 대응하는 구성과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
게이트 세트(332')는 게이트(332a', 332b', 332c' 또는 332d') 중 하나 이상을 포함한다. 일부 실시예에서, 게이트 세트(332')는 도 3a의 게이트 레이아웃 패턴 세트(332)에 의해 제조된다. 일부 실시예에서, 게이트 세트(332')의 게이트(332a', 332b', 332c', 332d')의 구조적 관계, 접속 및 구성은 도 3a의 게이트 레이아웃 패턴 세트(332)의 대응하는 게이트 레이아웃 패턴(332a, 332b, 332c, 332d)의 대응하는 구조적 관계, 대응하는 접속 및 대응하는 구성과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
게이트 세트(332')의 게이트(332a', 332b', 332c', 또는 332d')를 2개의 방향(제1 방향(X) 및 제2 방향(Y))으로 연장시키는 것에 의해, 게이트 세트(332')의 유효 게이트 폭은 게이트가 하나의 방향으로만 연장되는 다른 접근법보다 더 크다. 더 큰 유효 게이트 폭을 가짐으로써 레이아웃 설계(300B)의 헤더 밀도가 증가하여 다른 접근법보다 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
일부 실시예에서, 적어도 도전부 세트(310'), 도전부 세트(312'), 도전부 세트(314') 또는 게이트 세트(332')를 2개의 방향(예를 들어, 제1 방향(X) 및 제2 방향(Y))으로 연장시키는 것에 의해, 집적 회로(300B)는 다른 접근법보다 더 큰 유효 헤더 폭을 가진다. 일부 실시예에서, 더 큰 유효 헤더 폭을 가짐으로써 레이아웃 설계(300B)의 헤더 밀도가 증가하여 다른 접근법보다 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
집적 회로의 레이아웃 설계
도 4a는 일부 실시예에 따른 집적 회로의 레이아웃 설계(400A)의 다이어그램이다. 레이아웃 설계(400A)는 다각형 형상을 갖는 집적 회로(400B)(도 4b)의 레이아웃 설계이다.
레이아웃 설계(400A)는 도 2a의 집적 회로(200)를 제조하는 데 사용될 수 있다.
레이아웃 설계(400A)는 도전부 레이아웃 패턴 세트(410), 도전부 레이아웃 패턴 세트(412), 도전부 레이아웃 패턴 세트(414) 및 게이트 레이아웃 패턴 세트(432)를 포함한다.
도전부 레이아웃 패턴 세트(410)는 도전부 레이아웃 패턴(410a, 410b, 410c 또는 410d) 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 레이아웃 패턴(410a, 410b, 410c 또는 410d)은 도전부 레이아웃 패턴 세트(410)가 연속적인 레이아웃 패턴이 되도록 함께 커플링된다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(410)는 다각형에 대응하는 형상을 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(410)는 정사각형 형상을 가진다.
도전부 레이아웃 패턴 세트(410)는 제1 방향(X) 및 제2 방향(Y)으로 연장된다. 도전부 레이아웃 패턴(410a, 410b)은 제1 방향(X)으로 연장되고, 도전부 레이아웃 패턴(410c, 410d)은 제2 방향(Y)으로 연장된다. 도전부 레이아웃 패턴(410a, 410b)은 제2 방향(Y)으로 서로 이격되고, 도전부 레이아웃 패턴(410c, 410d)은 제1 방향(X)으로 서로 이격된다.
일부 실시예에서, 도전부 레이아웃 패턴(410a)의 제1 단부는 도전부 레이아웃 패턴(410c)의 제1 단부와 접촉하고, 도전부 레이아웃 패턴(410a)의 제2 단부는 도전부 레이아웃 패턴(410d)의 제1 단부와 접촉한다. 일부 실시예에서, 도전부 레이아웃 패턴(410b)의 제1 단부는 도전부 레이아웃 패턴(410c)의 제2 단부와 접촉하고, 도전부 레이아웃 패턴(410b)의 제2 단부는 도전부 레이아웃 패턴(410d)의 제2 단부와 접촉한다.
도전부 레이아웃 패턴 세트(410)의 도전부 레이아웃 패턴(410a, 410b, 410c 또는 410d) 중 적어도 하나는 도 4b의 도전 영역 세트(410')의 대응하는 도전 영역(410a', 410b', 410c', 또는 410d')을 제조하는 데 사용될 수 있다. 도전부 레이아웃 패턴 세트(410)의 도전부 레이아웃 패턴(410a, 410b, 410c 또는 410d) 중 적어도 하나는 도 2a~2b의 도전 영역(230a1)을 제조하는 데 사용될 수 있다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(410) 중 적어도 하나의 레이아웃 패턴은 도전 영역(230a), 도전 구조체(210), 도전부(210a) 또는 도전부(210b) 중 하나 이상을 제조하는 데 사용될 수 있다.
도전부 레이아웃 패턴 세트(410)의 도전부 레이아웃 패턴(410a, 410b, 410c, 또는 410d) 각각은 제1 방향(X) 또는 제2 방향(Y)으로 대응하는 길이를 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(410)의 레이아웃 패턴의 대응하는 길이의 합은 도전부 레이아웃 패턴 세트(410)의 유효 폭과 동일하다.
도전부 레이아웃 패턴 세트(412)는 도전부 레이아웃 패턴(412a, 412b, 412c 또는 412d) 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 레이아웃 패턴(412a, 412b, 412c 또는 412d)은 도전부 레이아웃 패턴 세트(412)가 연속적인 레이아웃 패턴이 되도록 함께 커플링된다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(412)는 다각형에 대응하는 형상을 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(412)는 정사각형 형상을 가진다.
도전부 레이아웃 패턴 세트(412)는 제1 방향(X) 및 제2 방향(Y)으로 연장된다. 도전부 레이아웃 패턴(412a, 412b)은 제1 방향(X)으로 연장되고, 도전부 레이아웃 패턴(412c, 412d)은 제2 방향(Y)으로 연장된다. 도전부 레이아웃 패턴(412a, 412b)은 제2 방향(Y)으로 서로 이격되고, 도전부 레이아웃 패턴(412c, 412d)은 제1 방향(X)으로 서로 이격된다.
일부 실시예에서, 도전부 레이아웃 패턴(412a)의 제1 단부는 도전부 레이아웃 패턴(412c)의 제1 단부와 접촉하고, 도전부 레이아웃 패턴(412a)의 제2 단부는 도전부 레이아웃 패턴(412d)의 제1 단부와 접촉한다. 일부 실시예에서, 도전부 레이아웃 패턴(412b)의 제1 단부는 도전부 레이아웃 패턴(412c)의 제2 단부와 접촉하고, 도전부 레이아웃 패턴(412b)의 제2 단부는 도전부 레이아웃 패턴(412d)의 제2 단부와 접촉한다.
도전부 레이아웃 패턴 세트(412)의 도전부 레이아웃 패턴(412a, 412b, 412c 또는 412d) 중 적어도 하나는 도 4b의 도전 영역 세트(412')의 대응하는 도전 영역(412a', 412b', 412c', 또는 412d')을 제조하는 데 사용될 수 있다. 도전부 레이아웃 패턴 세트(412)의 도전부 레이아웃 패턴(412a, 412b, 412c 또는 412d) 중 적어도 하나는 도 2a~2b의 도전 영역(230b1)을 제조하는 데 사용될 수 있다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(412) 중 적어도 하나의 레이아웃 패턴은 도전 영역(230b), 도전 구조체(212), 도전부(212a) 또는 도전부(212b) 중 하나 이상을 제조하는 데 사용될 수 있다.
도전부 레이아웃 패턴 세트(412)의 도전부 레이아웃 패턴(412a, 412b, 412c, 또는 412d) 각각은 제1 방향(X) 또는 제2 방향(Y)으로 대응하는 길이를 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(412)의 레이아웃 패턴의 대응하는 길이의 합은 도전부 레이아웃 패턴 세트(412)의 유효 폭과 동일하다.
도전부 레이아웃 패턴 세트(414)는 적어도 도전부 레이아웃 패턴(414a)을 포함한다. 도전부 레이아웃 패턴 세트(414)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된다. 일부 실시예에서, 도전부 레이아웃 패턴(414a)은 도전부 레이아웃 패턴 세트(414)의 중심에 위치된다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(414)는 다각형에 대응하는 형상을 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(414)는 정사각형 형상을 가진다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(414)는 도전부 레이아웃 패턴 세트(412)의 도전부 레이아웃 패턴(412a, 412b, 412c 또는 412d)과 유사한 다수의 도전부 레이아웃 패턴을 포함한다. 예를 들어, 일부 실시예에서, 도전부 레이아웃 패턴 세트(414)는 중앙에 개방 영역을 갖는 정사각형 형상을 가진다.
도전부 레이아웃 패턴 세트(414)의 적어도 도전부 레이아웃 패턴(414a)은 도 4b의 도전 영역 세트(414')의 대응하는 도전 영역(414a')을 제조하는 데 사용될 수 있다. 도전부 레이아웃 패턴 세트(414)의 적어도 도전부 레이아웃 패턴(414a)은 도 2a~2b의 도전 영역(230c1)을 제조하는 데 사용될 수 있다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(414)의 레이아웃 패턴의 적어도 하나는 도전 영역(230c), 도전 구조체(214), 도전부(214a) 또는 도전부(214b) 중 하나 이상을 제조하는 데 사용될 수 있다.
도전부 레이아웃 패턴 세트(414)의 도전부 레이아웃 패턴(414a) 각각은 제1 방향(X) 또는 제2 방향(Y)으로 대응하는 길이를 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(414)의 레이아웃 패턴의 대응하는 길이의 합은 도전부 레이아웃 패턴 세트(414)의 유효 폭과 동일하다.
게이트 레이아웃 패턴 세트(432)는 게이트 레이아웃 패턴(432a, 432b, 432c 또는 432d) 중 하나 이상을 포함한다. 일부 실시예에서, 게이트 레이아웃 패턴(432a, 432b, 432c 또는 432d)은 게이트 레이아웃 패턴 세트(432)가 연속적인 레이아웃 패턴이 되도록 함께 커플링된다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(432)는 다각형에 대응하는 형상을 가진다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(432)는 정사각형 형상을 가진다.
게이트 레이아웃 패턴 세트(432)는 제1 방향(X) 및 제2 방향(Y)으로 연장된다. 게이트 레이아웃 패턴(432a, 432b)은 제2 방향(Y)으로 연장되고, 게이트 레이아웃 패턴(432c, 432d)은 제1 방향(X)으로 연장된다. 게이트 레이아웃 패턴(432a, 432b)은 제1 방향(X)으로 서로 이격되고, 게이트 레이아웃 패턴(432c, 432d)은 제2 방향(Y)으로 서로 이격된다.
일부 실시예에서, 게이트 레이아웃 패턴(432a)의 제1 단부는 게이트 레이아웃 패턴(432c)의 제1 단부와 접촉하고, 게이트 레이아웃 패턴(432a)의 제2 단부는 게이트 레이아웃 패턴(432d)의 제1 단부와 접촉한다. 일부 실시예에서, 게이트 레이아웃 패턴(432b)의 제1 단부는 게이트 레이아웃 패턴(432c)의 제2 단부와 접촉하고, 게이트 레이아웃 패턴(432b)의 제2 단부는 게이트 레이아웃 패턴(432d)의 제2 단부와 접촉한다.
게이트 레이아웃 패턴 세트(432)의 게이트 레이아웃 패턴(432a, 432b, 432c 또는 432d) 중 적어도 하나는 도 4b의 게이트 세트(432')의 대응하는 게이트(432a', 432b', 432c' 또는 432d')를 제조하는 데 사용될 수 있다. 게이트 레이아웃 패턴 세트(432)의 게이트 레이아웃 패턴(432a, 432b, 432c 또는 432d) 중 적어도 하나는 도 1의 PMOS 트랜지스터(P1)의 게이트 또는 도 2a~2b의 게이트(232)를 제조하는 데 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(432) 중의 적어도 하나의 레이아웃 패턴은 게이트 유전체 층(234), 반도체 층(236) 또는 하드 마스크(238) 중 하나 이상을 제조하는 데 사용될 수 있다.
게이트 레이아웃 패턴 세트(432)의 게이트 레이아웃 패턴(432a, 432b, 432c, 또는 432d) 각각은 제1 방향(X) 또는 제2 방향(Y)으로 대응하는 길이를 가진다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(432)의 레이아웃 패턴의 대응하는 길이의 합은 게이트 레이아웃 패턴 세트(432)의 유효 게이트 레이아웃 패턴 폭과 동일하다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(412)는 도전부 레이아웃 패턴 세트(414)의 주변을 둘러싼다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(412)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 도전부 레이아웃 패턴 세트(414)로부터 이격된다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(412)의 면적은 도전부 레이아웃 패턴 세트(414)의 면적과 상이하다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(432)는 도전부 레이아웃 패턴 세트(412)의 주변을 둘러싼다. 게이트 레이아웃 패턴 세트(432)의 게이트 레이아웃 패턴(432a, 432b)은 제1 방향(X)으로 도전부 레이아웃 패턴 세트(412)의 도전부 레이아웃 패턴(412d, 412c)으로부터 제1 거리(D1)(표시되지 않음)만큼 이격된다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(432)의 게이트 레이아웃 패턴(432c, 432d)은 제2 방향(Y)으로 도전부 레이아웃 패턴 세트(412)의 도전부 레이아웃 패턴(412a, 412b)으로부터 제2 거리(D2)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(410)는 게이트 레이아웃 패턴 세트(432)의 주변을 둘러싼다. 도전부 레이아웃 패턴 세트(410)의 도전부 레이아웃 패턴(410d, 410c)은 제1 방향(X)으로 게이트 레이아웃 패턴 세트(432)의 게이트 레이아웃 패턴(432a, 432b)으로부터 제1 거리(D1)(표시되지 않음)만큼 이격된다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(410)의 도전부 레이아웃 패턴(410a, 410b)은 제2 방향(Y)으로 게이트 레이아웃 패턴 세트(432)의 게이트 레이아웃 패턴(432c, 432d)으로부터 제2 거리(D2)(표시되지 않음)만큼 이격된다. 일부 실시예에서, 거리(D1)는 거리(D2)와 상이하다. 일부 실시예에서, 거리(D1)는 거리(D2)와 동일하다.
일부 실시예에서, 적어도 도전부 레이아웃 패턴 세트(410), 도전부 레이아웃 패턴 세트(412), 도전부 레이아웃 패턴 세트(414) 또는 게이트 레이아웃 패턴 세트(432)의 면적은 적어도 도전부 레이아웃 패턴 세트(410), 도전부 레이아웃 패턴 세트(412), 도전부 레이아웃 패턴 세트(414) 또는 게이트 레이아웃 패턴 세트(432)의 다른 면적과 상이하다. 일부 실시예에서, 적어도 도전부 레이아웃 패턴 세트(410), 도전부 레이아웃 패턴 세트(412), 도전부 레이아웃 패턴 세트(414) 또는 게이트 레이아웃 패턴 세트(432)의 면적은 적어도 도전부 레이아웃 패턴 세트(410), 도전부 레이아웃 패턴 세트(412), 도전부 레이아웃 패턴 세트(414) 또는 게이트 레이아웃 패턴 세트(432)의 다른 면적과 동일하다.
게이트 레이아웃 패턴 세트(432)의 게이트 레이아웃 패턴의 다른 구성 또는 갯수는 본 개시 내용의 범위 내에 있다.
도전부 레이아웃 패턴 세트(410, 412 또는 414)의 도전부 레이아웃 패턴의 다른 구성 또는 갯수는 본 개시 내용의 범위 내에 있다.
게이트 레이아웃 패턴 세트(432)의 게이트 레이아웃 패턴(432a, 432b, 432c 또는 432d)을 적어도 2개의 방향(제1 방향(X) 및 제2 방향(Y))으로 연장되게 하는 것에 의해, 게이트 레이아웃 패턴 세트(432)의 유효 게이트 레이아웃 패턴 폭은 게이트 레이아웃 패턴이 단일 방향으로만 연장되는 다른 접근법보다 크다. 더 큰 유효 게이트 레이아웃 패턴 폭을 가지는 것에 의해, 레이아웃 설계(400A)는 다른 접근법보다 큰 전자 이동도 및 그에 따라 더 높은 전류 구동 능력을 얻을 수 있는 더 큰 유효 게이트 폭의 집적 회로(400B)를 제조하는 데 사용될 수 있다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(410), 도전부 레이아웃 패턴 세트(412), 도전부 레이아웃 패턴 세트(414) 및 게이트 레이아웃 패턴 세트(432)를 2개의 방향(예, 제1 방향(X) 및 제2 방향(Y))으로 연장시키는 것에 의해, 도전부 레이아웃 패턴 세트(410), 도전부 레이아웃 패턴 세트(412), 도전부 레이아웃 패턴 세트(414) 및 게이트 레이아웃 패턴 세트(432) 각각은 다른 접근법보다 더 큰 유효 헤더 폭을 가진다. 일부 실시예에서, 더 큰 유효 헤더 폭을 가짐으로써 레이아웃 설계(400A)의 헤더 밀도가 증가되어, 다른 접근법보다 더 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
도 4b는 일부 실시예에 따른 집적 회로(400B)의 다이어그램의 평면도이다.
일부 실시예에서, 집적 회로(400B)는 도 4a의 레이아웃 설계(400A)에 의해 제조된다. 도 4b의 집적 회로(400B)의 접속 및 구성은 물론, 적어도 정렬, 길이 및 폭을 포함하는 집적 회로(400B)의 구조적 관계는 도 4a의 레이아웃 설계(400A)의 대응하는 구조적 관계, 대응하는 접속 및 대응하는 구성과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
집적 회로(400B)는 도전부 세트(410'), 도전부 세트(412'), 도전부 세트(414') 및 게이트 세트(432')를 포함한다.
도전부 세트(410')는 도전부(410a', 410b', 410c', 또는 410d') 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 세트(410')는 도 4a의 도전부 레이아웃 패턴 세트(410)에 의해 제조된다.
도전부 세트(412')는 도전부(412a', 412b', 412c', 또는 412d') 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 세트(412')는 도 4a의 도전부 레이아웃 패턴 세트(412)에 의해 제조된다.
도전부 세트(414')는 도전부(414a') 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 세트(414')는 도 4a의 도전부 레이아웃 패턴 세트(414)에 의해 제조된다.
일부 실시예에서, 도전부(410a', 410b', 410c', 410d', 412a', 412b', 412c', 412d', 414a')의 구조적 관계, 접속 및 구성은 도 4a의 대응하는 도전부 레이아웃 패턴(410a, 410b, 410c, 410d, 412a, 412b, 412c, 412d 및 414a)의 대응하는 구조적 관계, 대응하는 접속 및 대응하는 구성과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
게이트 세트(432')는 게이트(432a', 432b', 432c' 또는 432d') 중 하나 이상을 포함한다. 일부 실시예에서, 게이트 세트(432')는 도 4a의 게이트 레이아웃 패턴 세트(432)에 의해 제조된다. 일부 실시예에서, 게이트 세트(432')의 게이트(432a', 432b', 432c', 432d')의 구조적 관계, 접속 및 구성은 도 4a의 게이트 레이아웃 패턴 세트(432)의 대응하는 게이트 레이아웃 패턴(432a, 432b, 432c, 432d)의 대응하는 구조적 관계, 대응하는 접속 및 대응하는 구성과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
게이트 세트(432')의 게이트(432a', 432b', 432c', 또는 432d')를 적어도 2개의 방향(제1 방향(X) 및 제2 방향(Y))으로 연장시키는 것에 의해, 게이트 세트(432')의 유효 게이트 폭은 게이트가 하나의 방향으로만 연장되는 다른 접근법보다 더 크다. 더 큰 유효 게이트 폭을 가짐으로써 레이아웃 설계(400B)의 헤더 밀도가 증가하여 다른 접근법보다 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
일부 실시예에서, 적어도 도전부 세트(410'), 도전부 세트(412'), 도전부 세트(414') 또는 게이트 세트(432')를 2개의 방향(예를 들어, 제1 방향(X) 및 제2 방향(Y))으로 연장시키는 것에 의해, 집적 회로(400B)는 다른 접근법보다 더 큰 유효 헤더 폭을 가진다. 일부 실시예에서, 더 큰 유효 헤더 폭을 가짐으로써 레이아웃 설계(400B)의 헤더 밀도가 증가하여 다른 접근법보다 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
집적 회로의 레이아웃 설계
도 5a는 일부 실시예에 따른 집적 회로의 레이아웃 설계(500A)의 다이어그램이다. 레이아웃 설계(500A)는 팔각형 형상을 갖는 집적 회로(500B)(도 5b)의 레이아웃 설계이다.
레이아웃 설계(500A)는 도 2a의 집적 회로(200)를 제조하는 데 사용될 수 있다.
레이아웃 설계(500A)는 도전부 레이아웃 패턴 세트(510), 도전부 레이아웃 패턴 세트(512), 도전부 레이아웃 패턴 세트(514) 및 게이트 레이아웃 패턴 세트(532)를 포함한다.
도전부 레이아웃 패턴 세트(510)는 도전부 레이아웃 패턴(510a, 510b, 510c, 510d, 510e, 510f, 510g 또는 510h) 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 레이아웃 패턴(510c, 510d, 510e, 510f, 510g 또는 510h)은 도전부 레이아웃 패턴 세트(510)가 연속적인 레이아웃 패턴이 되도록 함께 커플링된다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(510)는 다각형에 대응하는 형상을 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(510)는 8각형 형상을 가진다.
도전부 레이아웃 패턴 세트(510)는 적어도 제1 방향(X), 제2 방향(Y), 제4 방향(M) 또는 제5 방향(N)으로 연장된다. 일부 실시예에서, 제4 방향(M) 또는 제5 방향(N)은 제1 방향(X), 제2 방향(Y), 제4 방향(M) 또는 제5 방향(N) 중 다른 하나와 상이하다. 일부 실시예에서, 제4 방향(M)은 제5 방향(N)으로부터 90도만큼 오프셋된다.
도전부 레이아웃 패턴(510a 및 510e)은 제1 방향(X)으로 연장되고, 도전부 레이아웃 패턴(510c 및 510g)은 제2 방향(Y)으로 연장되고, 도전부 레이아웃 패턴(510b 및 510f)은 제4 방향(M)으로 연장되고, 도전부 레이아웃 패턴(510d, 510h)은 제5 방향(N)으로 연장된다.
도전부 레이아웃 패턴(510a 및 510e)은 제2 방향(Y)으로 서로 이격되고, 도전부 레이아웃 패턴(510c 및 510g)은 제1 방향(X)으로 서로 이격되고, 도전부 레이아웃 패턴(510b 및 510f)은 제5 방향(N)으로 서로 이격되고, 도전부 레이아웃 패턴(510d, 510h)은 제4 방향(M)으로 서로 이격되어 있다.
일부 실시예에서, 도전부 레이아웃 패턴(510a)의 제1 단부는 도전부 레이아웃 패턴(510h)의 제1 단부와 접촉하고, 도전부 레이아웃 패턴(510a)의 제2 단부는 도전부 레이아웃 패턴(510b)의 제1 단부와 접촉한다.
일부 실시예에서, 도전부 레이아웃 패턴(510e)의 제1 단부는 도전부 레이아웃 패턴(510f)의 제1 단부와 접촉하고, 도전부 레이아웃 패턴(510e)의 제2 단부는 도전부 레이아웃 패턴(510d)의 제1 단부와 접촉한다.
일부 실시예에서, 도전부 레이아웃 패턴(510c)의 제1 단부는 도전부 레이아웃 패턴(510d)의 제2 단부와 접촉하고, 도전부 레이아웃 패턴(510c)의 제2 단부는 도전부 레이아웃 패턴(510b)의 제2 단부와 접촉한다.
일부 실시예에서, 도전부 레이아웃 패턴(510g)의 제1 단부는 도전부 레이아웃 패턴(510f)의 제2 단부와 접촉하고, 도전부 레이아웃 패턴(510g)의 제2 단부는 도전부 레이아웃 패턴(510h)의 제2 단부와 접촉한다.
도전부 레이아웃 패턴 세트(510)의 도전부 레이아웃 패턴(510a, 510b, 510c, 510d, 510e, 510f, 510g 또는 510h) 중 적어도 하나는 도 5b의 도전 영역 세트(510')의 대응하는 도전 영역(510a', 510b', 510c', 510d', 510e', 510f', 510g' 또는 510h')을 제조하는 데 사용될 수 있다. 도전부 레이아웃 패턴 세트(510)의 도전부 레이아웃 패턴(510a, 510b, 510c, 510d, 510e, 510f, 510g 또는 510h) 중 적어도 하나는 도 2a~2b의 도전 영역(230a1)을 제조하는 데 사용될 수 있다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(510) 중 적어도 하나의 레이아웃 패턴은 도전 영역(230a), 도전 구조체(210), 도전부(210a) 또는 도전부(210b) 중 하나 이상을 제조하는 데 사용될 수 있다.
도전부 레이아웃 패턴 세트(510)의 도전부 레이아웃 패턴(510a, 510b, 510c, 510d, 510e, 510f, 510g 또는 510h) 각각은 제1 방향(X), 제2 방향(Y), 제4 방향(M) 또는 제5 방향(N)으로 대응하는 길이를 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(510)의 레이아웃 패턴의 대응하는 길이의 합은 도전부 레이아웃 패턴 세트(510)의 유효 폭과 동일하다.
도전부 레이아웃 패턴 세트(512)는 도전부 레이아웃 패턴(512a, 512b, 512c, 512d, 512e, 512f, 512g 또는 512h) 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 레이아웃 패턴(512a, 512b, 512c, 512d, 512e, 512f, 512g 또는 512h)은 도전부 레이아웃 패턴 세트(512)가 연속적인 레이아웃 패턴이 되도록 함께 커플링된다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(512)는 다각형에 대응하는 형상을 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(512)는 8각형 형상을 가진다.
도전부 레이아웃 패턴 세트(512)는 적어도 제1 방향(X), 제2 방향(Y), 제4 방향(M) 또는 제5 방향(N)으로 연장된다. 도전부 레이아웃 패턴(512a 및 512e)은 제1 방향(X)으로 연장되고, 도전부 레이아웃 패턴(512c 및 512g)은 제2 방향(Y)으로 연장되고, 도전부 레이아웃 패턴(512b 및 512f)은 제4 방향(M)으로 연장되고, 도전부 레이아웃 패턴(512d, 512h)은 제5 방향(N)으로 연장된다.
도전부 레이아웃 패턴(512a 및 512e)은 제2 방향(Y)으로 서로 이격되고, 도전부 레이아웃 패턴(512c 및 512g)은 제1 방향(X)으로 서로 이격되고, 도전부 레이아웃 패턴(512b 및 512f)은 제5 방향(N)으로 서로 이격되고, 도전부 레이아웃 패턴(512d, 512h)은 제4 방향(M)으로 서로 이격되어 있다.
일부 실시예에서, 도전부 레이아웃 패턴(512a)의 제1 단부는 도전부 레이아웃 패턴(512h)의 제1 단부와 접촉하고, 도전부 레이아웃 패턴(512a)의 제2 단부는 도전부 레이아웃 패턴(512b)의 제1 단부와 접촉한다.
일부 실시예에서, 도전부 레이아웃 패턴(512e)의 제1 단부는 도전부 레이아웃 패턴(512f)의 제1 단부와 접촉하고, 도전부 레이아웃 패턴(512e)의 제2 단부는 도전부 레이아웃 패턴(512d)의 제1 단부와 접촉한다.
일부 실시예에서, 도전부 레이아웃 패턴(512c)의 제1 단부는 도전부 레이아웃 패턴(512d)의 제2 단부와 접촉하고, 도전부 레이아웃 패턴(512c)의 제2 단부는 도전부 레이아웃 패턴(512b)의 제2 단부와 접촉한다.
일부 실시예에서, 도전부 레이아웃 패턴(512g)의 제1 단부는 도전부 레이아웃 패턴(512f)의 제2 단부와 접촉하고, 도전부 레이아웃 패턴(512g)의 제2 단부는 도전부 레이아웃 패턴(512h)의 제2 단부와 접촉한다.
도전부 레이아웃 패턴 세트(512)의 도전부 레이아웃 패턴(512a, 512b, 512c, 512d, 512e, 512f, 512g 또는 512h) 중 적어도 하나는 도 5b의 도전 영역 세트(512')의 대응하는 도전 영역(512a', 512b', 512c', 512d', 512e', 512f', 512g' 또는 512h')을 제조하는 데 사용될 수 있다. 도전부 레이아웃 패턴 세트(512)의 도전부 레이아웃 패턴(512a, 512b, 512c, 512d, 512e, 512f, 512g 또는 512h) 중 적어도 하나는 도 2a~2b의 도전 영역(230b1)을 제조하는 데 사용될 수 있다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(512) 중 적어도 하나의 레이아웃 패턴은 도전 영역(230b), 도전 구조체(210), 도전부(210a) 또는 도전부(210b) 중 하나 이상을 제조하는 데 사용될 수 있다.
도전부 레이아웃 패턴 세트(512)의 도전부 레이아웃 패턴(512a, 512b, 512c, 512d, 512e, 512f, 512g 또는 512h) 각각은 제1 방향(X), 제2 방향(Y), 제4 방향(M) 또는 제5 방향(N)으로 대응하는 길이를 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(512)의 레이아웃 패턴의 대응하는 길이의 합은 도전부 레이아웃 패턴 세트(512)의 유효 폭과 동일하다.
도전부 레이아웃 패턴 세트(514)는 적어도 도전부 레이아웃 패턴(514a)을 포함한다. 도전부 레이아웃 패턴 세트(514)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된다. 일부 실시예에서, 도전부 레이아웃 패턴(514a)은 도전부 레이아웃 패턴 세트(514)의 중심에 위치된다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(514)는 다각형에 대응하는 형상을 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(514)는 8각형 형상을 가진다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(514)는 도전부 레이아웃 패턴 세트(512)의 도전부 레이아웃 패턴(512a, 512b, 512c, 512d, 512e, 512f, 512g, 또는 512h)과 유사한 다수의 도전부 레이아웃 패턴을 포함한다. 예를 들어, 일부 실시예에서, 도전부 레이아웃 패턴 세트(514)는 중앙에 개방 영역을 갖는 8각형 형상을 가진다.
도전부 레이아웃 패턴 세트(514)의 적어도 도전부 레이아웃 패턴(514a)은 도 5b의 도전 영역 세트(514')의 대응하는 도전 영역(514a')을 제조하는 데 사용될 수 있다. 도전부 레이아웃 패턴 세트(514)의 적어도 도전부 레이아웃 패턴(514a)은 도 2a~2b의 도전 영역(230c1)을 제조하는 데 사용될 수 있다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(514)의 레이아웃 패턴의 적어도 하나는 도전 영역(230c), 도전 구조체(214), 도전부(214a) 또는 도전부(214b) 중 하나 이상을 제조하는 데 사용될 수 있다.
도전부 레이아웃 패턴 세트(514)의 도전부 레이아웃 패턴(514a) 각각은 제1 방향(X) 또는 제2 방향(Y)으로 대응하는 길이를 가진다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(514)의 레이아웃 패턴의 대응하는 길이의 합은 도전부 레이아웃 패턴 세트(514)의 유효 폭과 동일하다.
게이트 레이아웃 패턴 세트(532)는 게이트 레이아웃 패턴(532a, 532b, 532c, 532d, 532e, 532f, 532g, 또는 532h) 중 하나 이상을 포함한다. 일부 실시예에서, 게이트 레이아웃 패턴(532a, 532b, 532c, 532d, 532e, 532f, 532g, 또는 532h)은 게이트 레이아웃 패턴 세트(532)가 연속적인 레이아웃 패턴이 되도록 함께 커플링된다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(532)는 다각형에 대응하는 형상을 가진다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(532)는 8각형 형상을 가진다.
게이트 레이아웃 패턴 세트(532)는 제1 방향(X),제2 방향(Y), 제4 방향(M) 또는 제5 방향(N)으로 연장된다. 게이트 레이아웃 패턴(532a 및 532e)은 제1 방향(X)으로 연장되고, 게이트 레이아웃 패턴(532c 및 532g)은 제2 방향(Y)으로 연장되고, 게이트 레이아웃 패턴(532b 및 532f)은 제4 방향(M)으로 연장되고, 게이트 레이아웃 패턴(532d, 532h)은 제5 방향(N)으로 연장된다.
게이트 레이아웃 패턴(532a 및 532e)은 제2 방향(Y)으로 서로 이격되고, 게이트 레이아웃 패턴(532c 및 532g)은 제1 방향(X)으로 서로 이격되고, 게이트 레이아웃 패턴(532b 및 532f)은 제5 방향(N)으로 서로 이격되고, 게이트 레이아웃 패턴(532d, 532h)은 제4 방향(M)으로 서로 이격되어 있다.
일부 실시예에서, 게이트 레이아웃 패턴(532a)의 제1 단부는 게이트 레이아웃 패턴(532h)의 제1 단부와 접촉하고, 게이트 레이아웃 패턴(532a)의 제2 단부는 게이트 레이아웃 패턴(532b)의 제1 단부와 접촉한다.
일부 실시예에서, 게이트 레이아웃 패턴(532e)의 제1 단부는 게이트 레이아웃 패턴(532f)의 제1 단부와 접촉하고, 게이트 레이아웃 패턴(532e)의 제2 단부는 게이트 레이아웃 패턴(532d)의 제1 단부와 접촉한다.
일부 실시예에서, 게이트 레이아웃 패턴(532c)의 제1 단부는 게이트 레이아웃 패턴(532d)의 제2 단부와 접촉하고, 게이트 레이아웃 패턴(532c)의 제2 단부는 게이트 레이아웃 패턴(532b)의 제2 단부와 접촉한다.
일부 실시예에서, 게이트 레이아웃 패턴(532g)의 제1 단부는 게이트 레이아웃 패턴(532f)의 제2 단부와 접촉하고, 게이트 레이아웃 패턴(532g)의 제2 단부는 게이트 레이아웃 패턴(532h)의 제2 단부와 접촉한다.
게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532a, 532b, 532c, 532d, 532e, 532f, 532g 또는 532h) 중 적어도 하나는 도 5b의 게이트 세트(532')의 대응하는 게이트(532a', 532b', 532c', 532d', 532e', 532f', 532g' 또는 532h')을 제조하는 데 사용될 수 있다. 게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532a, 532b, 532c, 532d, 532e, 532f, 532g 또는 532h) 중 적어도 하나는 도 1의 PMOS 트랜지스터(P1)의 게이트 또는 도 2a~2b의 게이트(232)를 제조하는 데 사용될 수 있다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(532) 중 적어도 하나의 레이아웃 패턴은 게이트 유전체 층(234), 반도체 층(236) 또는 하드 마스크(238) 중 하나 이상을 제조하는 데 사용될 수 있다.
게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532a, 532b, 532c, 532d, 532e, 532f, 532g 또는 532h) 각각은 제1 방향(X), 제2 방향(Y), 제4 방향(M) 또는 제5 방향(N)으로 대응하는 길이를 가진다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(532)의 레이아웃 패턴의 대응하는 길이의 합은 게이트 레이아웃 패턴 세트(532)의 유효 게이트 레이아웃 패턴 폭과 동일하다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(512)는 도전부 레이아웃 패턴 세트(514)의 주변을 둘러싼다. 일부 실시예에서, 도전부 레이아웃 패턴 세트(512)는 제1 방향(X), 제2 방향(Y), 제4 방향(M) 또는 제5 방향(N)으로 도전부 레이아웃 패턴 세트(514)로부터 거리(D3)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(532)는 도전부 레이아웃 패턴 세트(512)의 주변을 둘러싼다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532a, 532e)은 제2 방향(Y)으로 도전부 레이아웃 패턴 세트(512)의 대응하는 도전부 레이아웃 패턴(512a, 512e)으로부터 거리(D4)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532b, 532f)은 제5 방향(N)으로 도전부 레이아웃 패턴 세트(512)의 대응하는 도전부 레이아웃 패턴(512b, 512f)으로부터 거리(D4)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532c, 532g)은 제1 방향(X)으로 도전부 레이아웃 패턴 세트(512)의 대응하는 도전부 레이아웃 패턴(512c, 512g)으로부터 거리(D4)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532d, 532h)은 제4 방향(M)으로 도전부 레이아웃 패턴 세트(512)의 대응하는 도전부 레이아웃 패턴(512d, 512h)으로부터 거리(D4)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(510)는 게이트 레이아웃 패턴 세트(532)의 주변을 둘러싼다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(532)는 도전부 레이아웃 패턴 세트(512)의 주변을 둘러싼다. 일부 실시예에서, 게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532a, 532e)은 제2 방향(Y)으로 도전부 레이아웃 패턴 세트(512)의 대응하는 도전부 레이아웃 패턴(512a, 512e)으로부터 거리(D4)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532b, 532f)은 제5 방향(N)으로 도전부 레이아웃 패턴 세트(512)의 대응하는 도전부 레이아웃 패턴(512b, 512f)으로부터 거리(D4)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532c, 532g)은 제1 방향(X)으로 도전부 레이아웃 패턴 세트(512)의 대응하는 도전부 레이아웃 패턴(512c, 512g)으로부터 거리(D4)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532d, 532h)은 제4 방향(M)으로 도전부 레이아웃 패턴 세트(512)의 대응하는 도전부 레이아웃 패턴(512d, 512h)으로부터 거리(D4)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(510)는 게이트 레이아웃 패턴 세트(532)의 주변을 둘러싼다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(510)의 도전부 레이아웃 패턴(510a, 510e)은 제2 방향(Y)으로 게이트 레이아웃 패턴 세트(532)의 대응하는 게이트 레이아웃 패턴(532a, 532e)으로부터 거리(D5)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(510)의 도전부 레이아웃 패턴(510b, 510f)은 제5 방향(N)으로 게이트 레이아웃 패턴 세트(532)의 대응하는 게이트 레이아웃 패턴(532b, 532f)으로부터 거리(D5)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(510)의 도전부 레이아웃 패턴(510c, 510g)은 제1 방향(X)으로 게이트 레이아웃 패턴 세트(532)의 대응하는 게이트 레이아웃 패턴(532c, 532g)으로부터 거리(D5)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(510)의 도전부 레이아웃 패턴(510d, 510h)은 제4 방향(M)으로 게이트 레이아웃 패턴 세트(532)의 대응하는 게이트 레이아웃 패턴(532d, 532h)으로부터 거리(D5)(표시되지 않음)만큼 이격된다.
일부 실시예에서, 거리(D3, D4 또는 D5) 중 적어도 하나는 거리(D3, D4 또는 D5) 중 적어도 다른 하나와 상이하다. 일부 실시예에서, 거리(D3, D4 또는 D5) 중 적어도 하나는 거리(D3, D4 또는 D5) 중 적어도 다른 하나와 동일하다.
일부 실시예에서, 적어도 도전부 레이아웃 패턴 세트(510), 도전부 레이아웃 패턴 세트(512), 도전부 레이아웃 패턴 세트(514) 또는 게이트 레이아웃 패턴 세트(532)의 면적은 적어도 도전부 레이아웃 패턴 세트(510), 도전부 레이아웃 패턴 세트(512), 도전부 레이아웃 패턴 세트(514) 또는 게이트 레이아웃 패턴 세트(532)의 다른 면적과 상이하다.
일부 실시예에서, 적어도 도전부 레이아웃 패턴 세트(510), 도전부 레이아웃 패턴 세트(512), 도전부 레이아웃 패턴 세트(514) 또는 게이트 레이아웃 패턴 세트(532)의 면적은 적어도 도전부 레이아웃 패턴 세트(510), 도전부 레이아웃 패턴 세트(512), 도전부 레이아웃 패턴 세트(514) 또는 게이트 레이아웃 패턴 세트(532)의 다른 면적과 동일하다.
게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴의 다른 구성 또는 갯수는 본 개시 내용의 범위 내에 있다.
도전부 레이아웃 패턴 세트(510, 512 또는 514)의 도전부 레이아웃 패턴의 다른 구성 또는 갯수는 본 개시 내용의 범위 내에 있다.
게이트 레이아웃 패턴 세트(532)의 게이트 레이아웃 패턴(532a, 532b, 532c, 532d, 532e, 532f, 532g, 또는 532h)을 적어도 4개의 방향(제1 방향(X), 제2 방향(Y), 제4 방향(M), 제5 방향(N))으로 연장되게 하는 것에 의해, 게이트 레이아웃 패턴 세트(532)의 유효 게이트 레이아웃 패턴 폭은 게이트 레이아웃 패턴이 단일 방향으로만 연장되는 다른 접근법보다 크다. 더 큰 유효 게이트 레이아웃 패턴 폭을 가지는 것에 의해, 레이아웃 설계(500A)는 다른 접근법보다 큰 전자 이동도 및 그에 따라 더 높은 전류 구동 능력을 얻을 수 있는 더 큰 유효 게이트 폭의 집적 회로(500B)를 제조하는 데 사용될 수 있다.
일부 실시예에서, 도전부 레이아웃 패턴 세트(510), 도전부 레이아웃 패턴 세트(512), 도전부 레이아웃 패턴 세트(514) 및 게이트 레이아웃 패턴 세트(532)를 4개의 방향(예, 제1 방향(X), 제2 방향(Y), 제4 방향(M), 제5 방향(N))으로 연장시키는 것에 의해, 도전부 레이아웃 패턴 세트(510), 도전부 레이아웃 패턴 세트(512), 도전부 레이아웃 패턴 세트(514) 및 게이트 레이아웃 패턴 세트(532) 각각은 다른 접근법보다 더 큰 유효 헤더 폭을 가진다. 일부 실시예에서, 더 큰 유효 헤더 폭을 가짐으로써 레이아웃 설계(500A)의 헤더 밀도가 증가되어, 다른 접근법보다 더 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
도 5b는 일부 실시예에 따른 집적 회로(500B)의 다이어그램의 평면도이다.
일부 실시예에서, 집적 회로(500B)는 도 5a의 레이아웃 설계(500A)에 의해 제조된다. 도 5b의 집적 회로(500B)의 접속 및 구성은 물론, 적어도 정렬, 길이 및 폭을 포함하는 집적 회로(500B)의 구조적 관계는 도 5a의 레이아웃 설계(500A)의 대응하는 구조적 관계, 대응하는 접속 및 대응하는 구성과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
집적 회로(500B)는 도전부 세트(510'), 도전부 세트(512'), 도전부 세트(514') 및 게이트 세트(532')를 포함한다.
도전부 세트(510')는 도전부((510a', 510b', 510c', 510d', 510e', 510f', 510g' 또는 510h') 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 세트(510')는 도 5a의 도전부 레이아웃 패턴 세트(510)에 의해 제조된다.
도전부 세트(512')는 도전부(512a', 512b', 512c', 512d', 512e', 512f', 512g' 또는 512h') 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 세트(512')는 도 5a의 도전부 레이아웃 패턴 세트(512)에 의해 제조된다.
도전부 세트(514')는 도전부(514a') 중 하나 이상을 포함한다. 일부 실시예에서, 도전부 세트(514')는 도 5a의 도전부 레이아웃 패턴 세트(514)에 의해 제조된다.
일부 실시예에서, 도전부(510a', 510b', 510c', 510d', 510e', 510f', 510g', 510h', 512a', 512b', 512c', 512d', 512e', 512f', 512g', 512h', 또는 514a')의 구조적 관계, 접속 및 구성은 도 5a의 대응하는 도전부 레이아웃 패턴(510a, 510b, 510c, 510d, 510e, 510f, 510g, 510h, 512a, 512b, 512c, 512d, 512e, 512f, 512g, 512h, 또는 514a)의 대응하는 구조적 관계, 대응하는 접속 및 대응하는 구성과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
게이트 세트(532')는 게이트(532a', 532b', 532c', 532d', 532e', 532f', 532g' 또는 532h') 중 하나 이상을 포함한다. 일부 실시예에서, 게이트 세트(532')는 도 5a의 게이트 레이아웃 패턴 세트(532)에 의해 제조된다. 일부 실시예에서, 게이트 세트(532')의 게이트(532a', 532b', 532c', 532d', 532e', 532f', 532g', 532h')의 구조적 관계, 접속 및 구성은 도 5a의 게이트 레이아웃 패턴 세트(532)의 대응하는 게이트 레이아웃 패턴(532a, 532b, 532c, 532d, 532e, 532f, 532g, 532h)의 대응하는 구조적 관계, 대응하는 접속 및 대응하는 구성과 유사하므로, 간결성을 위해 유사한 상세한 설명은 생략된다.
게이트 세트(532')의 게이트(532a', 532b', 532c', 532d', 532e', 532f', 532g', 532h')를 적어도 4개의 방향(제1 방향(X), 제2 방향(Y), 제4 방향(M), 제5 방향(N))으로 연장시키는 것에 의해, 게이트 세트(532')의 유효 게이트 폭은 게이트가 하나의 방향으로만 연장되는 다른 접근법보다 더 크다. 더 큰 유효 게이트 폭을 가짐으로써 레이아웃 설계(500B)의 헤더 밀도가 증가하여 다른 접근법보다 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
일부 실시예에서, 적어도 도전부 세트(510'), 도전부 세트(512'), 도전부 세트(514') 또는 게이트 세트(532')를 적어도 4개의 방향(예를 들어, 제1 방향(X), 제2 방향(Y), 제4 방향(M), 제5 방향(N))으로 연장시키는 것에 의해, 집적 회로(500B)는 다른 접근법보다 더 큰 유효 헤더 폭을 가진다. 일부 실시예에서, 더 큰 유효 헤더 폭을 가짐으로써 레이아웃 설계(500B)의 헤더 밀도가 증가하여 다른 접근법보다 큰 전자 이동도 및 그에 따라 더 높은 구동 전류 성능이 얻어진다.
방법
도 6은 일부 실시예에 따른 집적 회로를 형성 또는 제조하는 방법(600)의 흐름도이다. 도 6에 예시된 방법(600) 이전, 도중 및/또는 이후에 추가의 조작이 수행될 수 있으며, 일부 다른 조작은 본 명세서에서 간략하게만 설명될 수 있음을 이해하여야 한다. 일부 실시예에서, 방법(600)은 집적 회로(100)(도 1), 집적 회로(200)(도 2a), 집적 회로(300B)(도 3b), 집적 회로(400B)(도 4b) 또는 집적 회로(500B)(도 5b)와 같은 집적 회로를 형성하는 데 이용 가능하다. 일부 실시예에서, 방법(600)은 레이아웃 설계(300A)(도 3a), 레이아웃 설계(400A)(도 4a) 또는 레이아웃 설계(500A)(도 5a) 중 하나 이상과 유사한 구조적 관계를 갖는 집적 회로를 형성하는 데 이용 가능하다.
방법(600)의 조작(602)에서, 적어도 제1 소자 세트(예, 게이트 전력 회로(204)) 또는 제2 소자 세트(예, 비-게이트 전력 회로(206))가 기판 내에 형성된다. 일부 실시예에서, 방법(600)의 제1 소자 세트는 게이트 전력 회로(204)를 포함한다. 일부 실시예에서, 방법(600)의 제1 소자 세트는 비-게이트 전력 회로(206)를 포함한다.
일부 실시예에서, 제1 소자 세트는 제1 공급 전압(VVDD)에서 동작하도록 구성되고, 제2 소자 세트는 제1 공급 전압과 다른 제2 공급 전압(TVDD)에서 동작하도록 구성된다.
방법(600)의 조작(604)에서, 상호 접속 구조체(예, 상호 접속부(208))가 제1 소자 세트(예, 게이트 전력 회로(204)) 또는 제2 소자 세트(예, 비-게이트 전력 회로(206)) 위에 형성된다. 일부 실시예에서, 방법(600)의 상호 접속 구조체는 상호 접속부(208)이다. 일부 실시예에서, 조작(604)의 상호 접속 구조체를 형성하는 단계는 BEOL 처리를 포함한다. 일부 실시예에서, 조작(604)의 상호 접속 구조체를 형성하는 단계는 조작(606, 608, 610 또는 612) 중 하나 이상을 포함한다. 일부 실시예에서, 상호 접속 구조체는 하나 이상의 단일 또는 이중 다마신 공정에 의해 형성된다. 일부 실시예에서, 상호 접속 구조체는 하나 이상의 포토리소그래피 공정에 의해 형성된다.
방법(600)의 조작(606)에서, 절연층 세트가 제1 소자 세트 또는 제2 소자 세트 위에 성막된다. 일부 실시예에서, 방법(600)의 절연층 세트는 ILD(220), ILD(222) 또는 캐핑층(240) 중 하나 이상을 포함한다.
일부 실시예에서, 조작(606)의 절연층은 하나 이상의 포토리소그래피 공정에 의해 성막된다. 일부 실시예에서, 포토리소그래피 공정은 포지티브 포토레지스트 또는 네가티브 포토레지스트와 같은 포토레지스트의 패턴화를 포함한다. 일부 실시예에서, 포토리소그래피 공정은 하드 마스크, 반사 방지 구조체 또는 다른 적절한 포토리소그래피 구조체를 형성하는 단계를 포함한다. 일부 실시예에서, 조작(606)의 절연층은 CVD, PVD, 스핀 코팅 또는 다른 적절한 공정에 의해 성막된다.
방법(600)의 조작(608)에서, 트렌치 세트를 형성하도록 절연층이 에칭된다. 일부 실시예에서, 조작(608)의 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 반응성 이온 에칭(RIE) 공정 또는 다른 적절한 에칭 공정을 포함한다.
방법(600)의 조작(610)에서, 금속층 세트를 형성하도록 적어도 도전 재료가 트렌치 세트 내에 성막된다. 일부 실시예에서, 트렌치 또는 개구 세트 중의 적어도 트렌치는 도전 재료, 예를 들어 구리, 알루미늄, 티타늄, 니켈, 텅스텐 또는 다른 적절한 도전 재료로 채워진다. 일부 실시예에서, 트렌치 또는 개구 세트는 전기 도금, CVD, PVD, 스퍼터링, 원자층 증착(ALD) 또는 다른 적절한 성막 공정을 이용하여 채워진다. 일부 실시예에서, 방법(600)의 조작(610)은 하나 이상의 트렌치로부터 돌출하는 적어도 일종의 도전 재료를 제거하는 단계를 더 포함한다.
방법(600)의 조작(612)에서, 헤더 회로(202)의 적어도 일부가 금속층 세트의 제1 금속층과 제2 금속층 사이에 형성된다. 일부 실시예에서, 헤더 회로의 일부는 제1 방향 및 해당 제1 방향과 상이한 제2 방향으로 연장된다. 일부 실시예에서, 방법(600)의 금속층 세트는 하나 이상의 배선층(M0, ..., Mx-1, Mx)이다. 일부 실시예에서, 방법(600)의 제1 금속층은 Mx이고, 방법(600)의 제2 금속층은 Mx-1이다. 다른 금속층은 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 헤더 회로(202)는 제2 공급 전압(TVDD)을 갖는 제2 전압 공급부에 커플링되고, 제1 공급 전압(VVDD)을 제1 소자 세트에 제공하도록 구성된다.
일부 실시예에서, 조작(612)에서 헤더 회로의 적어도 일부를 형성하는 단계는 조작(612a, 612b, 612c, 612d, 612e, 612f 또는 612g)(미도시) 중 하나 이상을 포함한다.
방법(600)의 조작(612a)에서, 헤더 회로(202)의 게이트를 형성하도록 제1 도전부(232)가 트렌치 세트의 트렌치(예, ILD(222b)와 ILD(222b) 사이의 영역) 내에 성막된다. 일부 실시예에서, 방법(600)의 게이트는 게이트 세트(332', 432' 또는 532')의 하나 이상의 게이트 또는 게이트(232)를 포함한다. 일부 실시예에서, 트렌치 또는 개구 세트의 트렌치는 도전 재료, 예컨대, 구리, 알루미늄, 티타늄, 니켈, 텅스텐, 또는 다른 적절한 도전 재료로 채워진다. 일부 실시예에서, 트렌치 또는 개구 세트는 전기 도금, CVD, PVD, 스퍼터링, 원자층 증착(ALD) 또는 다른 적절한 성막 공정을 이용하여 채워진다. 일부 실시예에서, 방법(600)의 조작(612a)은 하나 이상의 트렌치로부터 돌출된 적어도 일종의 도전 재료를 제거하는 단계를 더 포함한다.
방법(600)의 조작(612b)에서, 유전체 층이 게이트 상에 성막된다. 일부 실시예에서, 조작(612)의 유전체 층은 캐핑층(240c1)을 포함한다. 일부 실시예에서, 유전체 층은 CVD, PVD, 스핀 코팅 또는 다른 적절한 공정에 의해 게이트 상에 성막된다.
방법(600)의 조작(612c)에서, 게이트 유전체 층(234)이 유전체 층 상에 성막된다. 일부 실시예에서, 게이트 유전체 층(234)은 CVD, PVD, 스핀 코팅 또는 다른 적절한 공정에 의해 유전체 층 상에 성막된다.
방법(600)의 조작(612d)에서, 반도체 층(236)이 게이트 유전체 층(234) 상에 성막된다. 일부 실시예에서, 반도체 층(236)은 스퍼터링, PVD의 펄스화 레이저 증착, 스핀 코팅, PVD 또는 다른 적절한 공정에 의해 게이트 유전체 층(234) 상에 성막된다.
방법(600)의 조작(612c)에서, 하드 마스크 층(238)이 반도체 층(236) 상에 성막된다. 일부 실시예에서, 하드 마스크 층(238)은 CVD, PVD, 레이저 또는 전자빔 증발, 또는 다른 적절한 공정에 의해 성막된다.
방법(600)의 조작(612f)에서, 헤더 회로의 소스 단자를 형성하도록 제2 도전부(예, 도전 영역(230a1))가 유전체 층(예, 캐핑층(240c1))의 제1 부분 위에 성막된다. 일부 실시예에서, 소스 단자는 금속층 세트의 제1 금속층의 제1 부분의 일부이고, 제2 전압 공급부에 커플링된다.
방법(600)의 조작(612g)에서, 헤더 회로의 드레인 단자를 형성하도록 제3 도전부(예, 도전 영역(230b1))가 유전체 층(예, 캐핑층(240c1))의 제2 부분 위에 성막된다. 일부 실시예에서, 드레인 단자는 금속층 세트의 제1 금속층의 제2 부분의 일부이다. 일부 실시예에서, 드레인 단자는 적어도 제1 소자 세트에 커플링되고, 제1 공급 전압을 적어도 제1 소자 세트에 제공하도록 구성된다.
일부 실시예에서, 예컨대, 전기 도금, CVD, PVD, 스퍼터링, 원자층 증착(ALD) 또는 다른 적절한 성막 공정을 이용하여, 조작(612a)과 유사한 방식으로, 적어도 조작(612f)의 제2 도전부 또는 조작(612g)의 제3 도전부의 성막이 수행된다.
방법(600)의 조작(614)에서, 도전 구조체 세트가 상호 접속 구조체 상에 성막된다. 일부 실시예에서, 도전 구조체 세트는 적어도 제1 소자 세트 또는 제2 소자 세트에 전기적으로 커플링된다. 일부 실시예에서, 방법(600)의 도전 구조체 세트는 적어도 도전 구조체(210), 도전 구조체(212) 또는 도전 구조체(214)를 포함한다. 일부 실시예에서, 조작(614)의 상호 접쇽 구조체 상에 도전 구조체 세트를 성막하는 단계는 BEOL 처리를 포함한다.
일부 실시예에서, 방법(600)의 조작(614)은 제1 도전 구조체를 성막하는 단계, 제2 도전 구조체를 성막하는 단계 또는 제3 도전 구조체를 성막하는 단계 중 하나 이상을 더 포함한다. 일부 실시예에서, 제1 도전 구조체(예, 도전 구조체(210))는 적어도 제1 소자 세트 및 헤더 회로(202)의 소스에 전기적으로 커플링된다. 일부 실시예에서, 제2 도전 구조체(예, 도전 구조체(212))는 적어도 제2 소자 세트 및 헤더 회로(202)의 드레인에 전기적으로 커플링된다. 일부 실시예에서, 제3 도전 구조체(예, 도전 구조체(214))는 적어도 제2 소자 세트 및 기준 전압 공급부(VSS)에 전기적으로 커플링된다. 일부 실시예에서, 조작(614)은 예를 들어, 전기 도금, CVD, PVD, 스퍼터링, 원자층 증착(ALD) 또는 다른 적절한 성막 공정을 이용하여 조작(612a)과 유사한 방식으로 수행된다. 일부 실시예에서, 조작(602, 604, 606, 608, 610, 612 또는 614) 중 하나 이상은 수행되지 않는다.
도 7은 일부 실시예에 따라 집적 회로를 형성 또는 제조하는 방법(700)의 흐름도이다. 도 7에 예시된 방법(700) 이전, 도중 및/또는 이후에 추가의 조작이 수행될 수 있으며, 일부 다른 조작은 본 명세서에서 간략하게만 설명될 수 있음을 이해하여야 한다. 일부 실시예에서, 방법(700)은 집적 회로(100)(도 1), 집적 회로(200)(도 2a), 집적 회로(300B)(도 3b), 집적 회로(400B)(도 4b) 또는 집적 회로(500B)(도 5b)와 같은 집적 회로를 형성하는 데 이용 가능하다. 일부 실시예에서, 방법(700)은 레이아웃 설계(300A)(도 3a), 레이아웃 설계(400A)(도 4a) 또는 레이아웃 설계(500A)(도 5a) 중 하나 이상과 유사한 구조적 관계를 갖는 집적 회로를 형성하는 데 이용 가능하다.
방법(700)의 조작(702)에서, 집적 회로의 레이아웃 설계가 생성된다. 조작(702)은 레이아웃 설계를 생성하기 위한 명령을 실행하도록 구성된 처리 장치(예, 프로세서(902)(도 9))에 의해 수행된다. 일부 실시예에서, 방법(700)의 레이아웃 설계는 레이아웃 설계(300A, 400A 또는 500A) 중 하나 이상을 포함한다. 일부 실시예에서, 본 출원의 레이아웃 설계는 그래픽 데이터베이스 시스템(GDSII) 파일 포맷이다.
방법(700)의 조작(704)에서, 레이아웃 설계에 기초하여 집적 회로가 제조된다. 일부 실시예에서, 방법(700)의 조작(704)은 레이아웃 설계에 기초하여 적어도 하나의 마스크를 제조하는 단계와, 적어도 하나의 마스크에 기초하여 집적 회로를 제조하는 단계를 포함한다. 일부 실시예에서, 방법(700)의 조작(704)은 방법(600)(도 6)의 하나 이상의 조작을 기초로 집적 회로를 제조하는 단계를 포함한다.
도 8은 일부 실시예에 따라 집적 회로의 레이아웃 설계를 생성하는 방법(800)의 흐름도이다. 도 8에 예시된 방법(800) 이전, 도중 및/또는 이후에 추가의 조작이 수행될 수 있으며, 일부 다른 조작은 본 명세서에서 간략하게만 설명될 수 있음을 이해하여야 한다. 일부 실시예에서, 방법(800)은 집적 회로(예, 100, 200, 300B, 400B, 또는 500B)의 레이아웃 설계(300A)(도 3a) 또는 레이아웃 설계(500A)(도 5a)의 하나 이상의 레이아웃 패턴을 생성하는 데 이용 가능하다.
방법(800)의 조작(802)에서, 게이트 레이아웃 패턴 세트가 레이아웃 설계(300A, 400A 또는 500A) 상에 생성되거나 배치된다. 일부 실시예에서, 방법(800)의 게이트 레이아웃 패턴 세트는 게이트 레이아웃 패턴 세트(332, 432 또는 532)의 하나 이상의 레이아웃 패턴의 적어도 일부를 포함한다.
방법(800)의 조작(804)에서, 제1 도전부 레이아웃 패턴 세트가 레이아웃 설계(300A, 400A 또는 500A) 상에 생성되거나 배치된다. 일부 실시예에서, 방법(800)의 제1 도전부 레이아웃 패턴 세트는 도전부 레이아웃 패턴 세트(310, 410 또는 510)의 하나 이상의 레이아웃 패턴의 적어도 일부를 포함한다.
방법(800)의 조작(806)에서, 제2 도전부 레이아웃 패턴 세트가 레이아웃 설계(300A, 400A 또는 500A) 상에 생성되거나 배치된다. 일부 실시예에서, 방법(800)의 제2 도전부 레이아웃 패턴 세트는 도전부 레이아웃 패턴 세트(312, 412 또는 512)의 하나 이상의 레이아웃 패턴의 적어도 일부를 포함한다.
방법(800)의 조작(806)에서, 제3 도전부 레이아웃 패턴 세트가 레이아웃 설계(300A, 400A 또는 500A) 상에 생성되거나 배치된다. 일부 실시예에서, 방법(800)의 제3 도전부 레이아웃 패턴 세트는 도전부 레이아웃 패턴 세트(314, 414 또는 514)의 하나 이상의 레이아웃 패턴의 적어도 일부를 포함한다.
일부 실시예에서, 조작(802, 804, 806 또는 808) 중 하나 이상은 수행되지 않는다. 방법(700-800)의 조작 중 하나 이상은 집적 회로(100, 200, 300B, 400B 또는 500B)와 같은 집적 회로를 제조하기 위한 명령을 실행하도록 구성된 처리 장치에 의해 수행된다. 일부 실시예에서, 방법(700-800)의 하나 이상의 조작은 방법(700-800)의 상이한 하나 이상의 조작에서 사용되는 것과 동일한 처리 장치를 사용하여 수행된다. 일부 실시예에서, 상이한 처리 장치는 방법(700-800)의 상이한 하나 이상의 조작을 수행하는 데 사용되는 것으로부터 방법(700-800)의 하나 이상의 조작을 수행하는 데 사용된다.
도 9는 일부 실시예에 따른 IC 레이아웃 설계를 설계 및 제조하기 위한 시스템(900)의 개략도이다. 일부 실시예에서, 시스템(900)은 여기에 설명된 하나 이상의 IC 레이아웃 설계를 생성 또는 배치한다. 일부 실시예에서, 시스템(900)은 여기에 설명된 하나 이상의 IC 레이아웃 설계를 기초로 하나 이상의 IC를 제조한다. 시스템(900)은 하드웨어 프로세서(902) 및 컴퓨터 프로그램 코드(906), 즉 실행 가능한 명령 세트로 인코딩된, 즉 해당 명령 세트를 저장하는 비 일시적 컴퓨터 판독 가능한 저장 매체(904)를 포함한다. 컴퓨터 판독 가능 저장 매체(904)는 집적 회로를 제조하기 위한 제조 기계와 인터페이스하도록 구성된다. 프로세서(902)는 버스(908)에 의해 컴퓨터 판독 가능한 저장 매체(904)에 전기적으로 커플링된다. 또한, 프로세서(902)는 버스(908)에 의해 I/O 인터페이스(910)에 전기적으로 커플링된다. 네트워크 인터페이스(912)는 버스(908)에 의해 프로세서(902)에 전기적으로 커플링된다. 네트워크 인터페이스(912)는 네트워크(914)에 접속되므로, 프로세서(902) 및 컴퓨터 판독 가능 저장 매체(904)는 네트워크(914)를 통해 외부 요소에 접속할 수 있다. 프로세서(902)는 방법(700 또는 800)에서 설명된 조작의 일부 또는 전부를 수행하는 데 시스템(900)을 사용할 수 있도록 하기 위해 컴퓨터 판독 가능 저장 매체(904)에 인코딩된 컴퓨터 프로그램 코드(906)를 실행하도록 구성된다.
일부 실시예에서, 프로세서(902)는 중앙 처리 장치(CPU), 멀티 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC) 및/또는 적절한 처리 장치이다.
일부 실시예에서, 컴퓨터 판독 가능 저장 매체(904)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 소자)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(904)는 반도체 또는 고체 메모리, 자기 테이프, 탈착 가능한 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 일부 실시예에서, 컴퓨터 판독 가능 저장 매체(904)는 CD-ROM, CD-R/W 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
일부 실시예에서, 저장 매체(904)는 시스템(900)이 방법(700 또는 800)을 수행하게 하도록 구성된 컴퓨터 프로그램 코드(906)를 저장한다. 일부 실시예에서, 레이아웃 설계(916) 및 사용자 인터페이스(918) 및 제조 유닛(920)과 같은 방법(700 또는 800)의 수행 중에 생성된 정보는 물론, 방법(700 또는 800)을 수행하는 데 필요한 정보 및/또는 방법(700 또는 800)의 조작을 수행하는 실행 가능한 명령어 세트를 저장한다. 일부 실시예에서, 레이아웃 설계는 레이아웃 설계(300A, 400A 또는 500A)의 하나 이상의 레이아웃 패턴을 포함한다.
일부 실시예에서, 저장 매체(904)는 제조 기계와 인터페이싱하기 위한 명령(예, 컴퓨터 프로그램 코드(906))을 저장한다. 명령(예, 컴퓨터 프로그램 코드(906))은 프로세서(902)가 제조 공정 중에 방법(700 또는 800)을 효과적으로 구현하기 위해 제조 기계에 의해 판독 가능한 제조 명령을 생성할 수 있게 한다.
시스템(900)은 I/O 인터페이스(910)를 포함한다. I/O 인터페이스(910)는 외부 회로에 커플링된다. 일부 실시예에서, I/O 인터페이스(910)는 프로세서(902)에 정보 및 명령을 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드 및/또는 커서 방향 키를 포함한다.
시스템(900)은 또한 프로세서(902)에 커플링된 네트워크 인터페이스(912)를 포함한다. 네트워크 인터페이스(912)는 시스템(900)이 하나 이상의 다른 컴퓨터 시스템이 접속되는 네트워크(914)와 통신하도록 한다. 네트워크 인터페이스(912)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스, 또는 ETHERNET, USB 또는 IEEE-1394와 같은 유선 네트워크 인터페이스를 포함한다. 일부 실시예에서, 방법(700 또는 800)은 2개 이상의 시스템(900)에서 구현되고, 레이아웃 설계, 사용자 인터페이스 및 제조 유닛과 같은 정보는 네트워크(914)에 의해 상이한 시스템(900) 사이에서 교환된다.
시스템(900)은 I/O 인터페이스(910) 또는 네트워크 인터페이스(912)를 통해 레이아웃 설계와 관련된 정보를 수신하도록 구성된다. 정보는 버스(908)에 의해 프로세서(902)로 전송되어 IC(예, 집적 회로: 100, 200, 300B, 400B 또는 500B)를 형성하기 위한 레이아웃 설계를 결정한다. 이후 레이아웃 설계는 레이아웃 설계(916)로서 컴퓨터 판독 가능 매체(904)에 저장된다. 시스템 (900)은 I/O 인터페이스(910) 또는 네트워크 인터페이스(912)를 통해 사용자 인터페이스에 관한 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스로서 컴퓨터 판독 가능 매체(904)에 저장된다. 시스템(900)은 I/O 인터페이스(910) 또는 네트워크 인터페이스(912)를 통해 제조 유닛과 관련된 정보를 수신하도록 구성된다. 정보는 제조 유닛(920)으로서 컴퓨터 판독 가능 매체(904)에 저장된다. 일부 실시예에서, 제조 유닛(920)은 시스템(900)에 의해 이용되는 제조 정보를 포함한다.
일부 실시예에서, 방법(700 또는 800)은 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 방법(700 또는 800)은 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 방법(700 또는 800)은 소프트웨어 애플리케이션에 대한 플러그-인으로서 구현된다. 일부 실시예에서, 방법(700 또는 800)은 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 방법(700 또는 800)은 EDA 툴에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, EDA 툴은 집적 회로 소자의 레이아웃 설계를 생성하는 데 사용된다. 일부 실시예에서, 레이아웃 설계는 비일시적 컴퓨터 판독 가능 매체 상에 저장된다. 일부 실시예에서, 레이아웃 설계는 CADENCE DESIGN SYSTEMS, Inc.로부터 구매 가능한 VIRTUOSO®과 같은 툴 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다. 일부 실시예에서, 레이아웃 설계는 회로도 설계를 기초로 생성 된 네트리스트를 기초로 생성된다. 일부 실시예에서, 방법(700 또는 800)은 시스템(900)에 의해 생성된 하나 이상의 레이아웃 설계를 기초로 제조된 마스크 세트를 사용하여 집적 회로를 제조하는 제조 장치에 의해 구현된다. 일부 실시예에서, 시스템(900)은 본 개시 내용의 하나 이상의 레이아웃 설계를 기초로 제조된 마스크 세트를 사용하여 집적 회로를 제조하는 제조 장치이다. 일부 실시예에서, 도 9의 시스템(900)은 다른 접근법보다 더 작은 IC의 레이아웃 설계를 생성한다. 일부 실시예에서,도 9의 시스템(900)은 다른 접근법보다 더 작은 면적을 차지하는 IC(예, 집적 회로: 100, 200, 300B, 400B 또는 500B)의 레이아웃 설계를 생성한다.
도 10은 본 개시 내용의 적어도 하나의 실시예에 따른 집적 회로(IC) 제조 시스템(1000) 및 그와 관련된 IC 제조 흐름의 블록도이다.
도 10에서, IC 제조 시스템(1000)은 설계, 개발 및 제조 사이클에서 서로 상호 작용하는 설계 하우스(1020), 마스크 하우스(1030) 및 IC 제조사/제작사(fab)(1040)과 같은 앤티티 및/또는 IC 소자(1060)의 제조와 관련된 서비스를 포함한다. 시스템(1000) 내의 엔티티들은 통신 네트워크에 의해 커플링된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 대해 서비스를 제공하거나 서비스를 받는다. 일부 실시예에서, 설계 하우스(1020), 마스크 하우스(1030) 및 IC 제조사(1040) 중 2개 이상이 하나의 큰 회사에 의해 소유된다. 일부 실시예에서, 설계 하우스(1020), 마스크 하우스(1030) 및 IC 제조사(1040) 중 2개 이상이 공통 시설에서 공존하며 공통 자원을 사용한다.
설계 하우스(또는 설계팀)(1020)는 IC 설계 레이아웃(1022)을 생성한다. IC 설계 레이아웃(1022)은 IC 소자(1060)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 소자(1060)의 다양한 부품을 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 커플링하여 다양한 IC 기능을 형성한다. 예를 들어, IC 설계 레이아웃(1022)의 일부는 반도체 기판(예, 실리콘 웨이퍼)에 형성될 능동 영역, 게이트 전극, 소스 전극 및 드레인 전극, 층간 상호 접속부의 금속 라인 또는 비아 및 패드 접합용 개구와 같은 다양한 IC 특징부, 및 반도체 기판 상에 배치된 다양한 재료층을 포함한다. 설계 하우스(1020)는 IC 설계 레이아웃(1022)을 생성하기 위한 적절한 설계 절차를 구현한다. 설계 절차는 로직 설계, 물리적 설계 또는 장소 및 경로 중 하나 이상을 포함한다. IC 설계 레이아웃(1022)은 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 설계 레이아웃(1022)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1030)는 데이터 준비(1032) 및 마스크 제작(1034)을 포함한다. 마스크 하우스(1030)는 IC 설계 레이아웃(1022)에 따라 IC 소자(1060)의 다양한 층을 제조하기 위해 사용될 하나 이상의 마스크를 제작하기 위해 IC 설계 레이아웃(1022)을 사용한다. 마스크 하우스(1030)은 마스크 데이터 준비(1032)를 수행하며, 여기서 IC 설계 레이아웃(1022)은 대표 데이터 파일("RDF")로 변환된다. 마스크 데이터 준비(1032)는 마스크 제작(1034)에 RDF를 제공한다. 마스크 제작(1034)은 마스크 라이터(writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클) 또는 반도체 웨이퍼와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃은 마스크 라이터의 특별한 특성 및/또는 IC 제조사(1040)의 요건을 따르기 위해 마스크 데이터 준비(1032)에 의해 조작된다. 도 10에서, 마스크 데이터 준비(1032) 및 마스크 제작(1034)은 별개의 요소로서 예시되어 있다. 일부 실시예에서, 마스크 데이터 준비(1032) 및 마스크 제작(1034)은 총괄하여 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(1032)는 리소그래피 향상 기술을 사용하여 회절, 간섭, 다른 프로세스 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하는 광학 근사 보정(OPC)을 포함한다. OPC는 IC 설계 레이아웃(1022)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(1032)는 축외(off-axis) 조명, 서브-해상도 어시스트 피처, 위상-시프팅 마스크, 다른 적절한 기술 등등 또는 이들의 조합과 같은 다른 해상도 향상 기술(RET)을 포함한다. 일부 실시예에서, OPC를 역 이미징 문제로 취급하는 역 리소그래피 기술(ILT)도 사용된다.
일부 실시예에서, 마스크 데이터 준비(1032)는 OPC의 프로세스를 거친 IC 설계 레이아웃을, 소정의 기하학적 및/또는 접속 제한을 포함하는 마스크 생성 룰 세트로 검사하여 충분한 마진을 보장하여 반도체 제조 공정의 가변성 등을 설명하는 마스크 률 체커(mask rule checker: MRC)를 포함한다. 일부 실시예에서, MRC는 마스크 생성 룰을 충족시키기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있는 마스크 제작(1034) 중의 제한을 보상하기 위해 IC 설계 레이아웃을 수정한다.
일부 실시예에서, 마스크 데이터 준비(1032)는 IC 소자(1060)를 제조하기 위해 IC 제조자(1040)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 프로세스 체킹(LPC)를 포함한다. LPC는 IC 소자(1060)와 같은 시뮬레이션된 제조 소자를 형성하도록 IC 설계 레이아웃(1022)을 기초로 해당 프로세싱을 시뮬레이션한다. LPC 시뮬레이션의 프로세싱 파라미터는 IC 제조 사이클의 다양한 프로세스와 관련된 파라미터, IC를 제조하기 위해 사용된 툴과 관련된 파라미터 및/또는 제조 프로세스의 다른 양태를 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, 초점 심도("DOF"), 마스크 오차 강화 인자("MEEF"), 다른 적절한 인자 등등 또는 이들의 조합과 같은 다양한 인자를 고려한다. 일부 실시예에서, 시뮬레이션된 제조 소자가 LPC에 의해 형성된 후에, 시뮬레이션된 소자가 설계 룰을 만족시키는 형태에 충분히 근접하지 않으면 OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃(1022)을 더 구체화한다.
마스크 데이터 준비(1032)의 상기 설명은 명료함을 위해 단순화된 것으로 이해해야 한다. 일부 실시예에서, 데이터 준비(1032)는 제조 룰에 따라 IC 설계 레이아웃을 수정하기 위한 로직 조작(LOP)과 같은 추가적인 특징을 포함한다. 또한, 데이터 준비(1032) 중에 IC 설계 레이아웃(1022)에 적용된 프로세스는 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1032) 이후와 및 마스크 제작(1034) 중에, 수정된 IC 설계 레이아웃을 기초로 마스크 또는 마스크 그룹이 제조된다. 일부 실시예에서, 수정된 IC 설계 레이아웃을 기초로 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자빔(e-빔) 또는 다중 전자빔의 메커니즘이 사용된다. 마스크는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크는 바이너리 기술을 이용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 재료층(예, 포토레지스트)을 노광하는데 사용되는 자외선(UV) 빔과 같은 조사 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과된다. 일례로, 바이너리 마스크는 투명 기판(예, 융합된 석영)과마스크의 불투명 영역에 코팅된 불투명 물질(예, 크롬)을 포함한다. 다른 예로, 마스크는 위상 시프트 기술을 이용하여 형성된다. 위상 시프트 마스크(PSM)에서, 마스크 상에 형성된 패턴의 다양한 특징부는 적절한 위상차를 갖도록 구성되어 해상도 및 이미징 품질을 향상시킨다. 다양한 예에서, 위상 시프트 마스크는 감쇠 된 PSM 또는 교호하는 PSM일 수 있다. 마스크 제작(1034)에 의해 형성된 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼 내에 다양한 에칭 영역을 형성하기 위한 에칭 공정 및/또는 다른 적절한 공정에 사용된다.
IC 제조자(1040)는 다양한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 엔티티이다. 일부 실시예에서, IC 제조자(1040)는 반도체 파운드리이다. 예를 들어, 복수의 IC 제품(FEOL(front-end-of-line) 제조)의 전공정 제조를 위한 제조 설비가 있을 수 있는 반면, 제2 제조 설비는 IC 제품의 상호 접속 및 패키징을 위한 후공정 제조(BEOL 제조)를 제공할 수 있고, 제3 제조 설비는 파운드리 앤티티에 대해 다른 서비스를 제공할 수 있다.
IC 제조자(1040)는 IC 소자(1060)를 제조하기 위해 마스크 하우스(1030)에 의해 제작된 마스크(또는 마스크들)를 사용한다. 따라서, IC 제조사(1040)는 적어도 간접적으로 IC 설계 레이아웃(1022)을 이용하여 IC 소자(1060)를 제조한다. 일부 실시예에서, 반도체 웨이퍼(1042)는 마스크(또는 마스크들)를 사용하여 IC 소자(1060)를 형성하는 IC 제조자(1040)에 의해 제조된다. 반도체 웨이퍼(1042)는 상부에 재료층이 형성된 실리콘 기판 또는 다른 적절한 기판을 포함한다. 반도체 웨이퍼는 다양한 도핑 영역, 유전체 특징부, 다중 레벨 상호 접속부 등(후속 제조 단계에서 형성됨) 중 하나 이상을 추가로 포함한다.
시스템(1000)은 설계 하우스(1020), 마스크 하우스(1030) 또는 IC 제조자(1040)를 별개의 구성 요소 또는 앤티티로서 갖는 것으로 예시되어 있다. 그러나, 설계 하우스(1020), 마스크 하우스(1030) 또는 IC 제조자(1040) 중 하나 이상은 동일한 구성 요소 또는 앤티티의 일부인 것으로 이해된다.
집적 회로(IC) 제조 시스템(예, 도 10의 시스템(1000)) 및 이와 관련된 IC 제조 흐름에 관한 세부 사항은 예를 들어, 2016년 2월 9일자 허여된 미국 특허 제9,256,709호, 2015년 10월 1일자로 발행된 미국 예비-허여 공보 제20150278429호, 2014년 2월 6일자로 발행된 미국 예비-허여 공보 제20100040838호, 및 2007년 8월 21일자 허여된 미국 특허 제7,260,442호에 기술되어 있으며, 그 각각의 내용은 여기에 참조로 포함된다.
당업자는 하나 이상의 개시된 실시예가 전술한 장점 중 하나 이상을 충족시키는 것을 쉽게 알 수 있을 것이다. 전술한 명세서를 읽은 후에, 당업자는 본 명세서에 광범위하게 개시된 바와 같이, 다양한 변경, 균등물의 대체 및 다양한 다른 실시예에 영향을 줄 수 있을 것이다. 따라서, 여기에 부여된 보호는 첨부된 청구범위 및 그 균등물에 포함된 한정에 의해서만 제한되도록 의도된다.
본 명세서의 일 양태는 집적 회로에 관한 것이다. 일부 실시예에서, 집적 회로는 제1 소자 세트, 금속층 세트 및 헤더 회로를 포함한다. 일부 실시예에서, 상기 제1 소자 세트는 제1 공급 전압에서 동작하도록 구성되고 상기 집적 회로의 제1 층 상에 위치된다. 일부 실시예에서, 상기 금속층 세트는 상기 제1 층 위에 형성된다. 일부 실시예에서, 상기 금속층 세트는 제1 금속층 및 제2 금속층을 포함한다. 일부 실시예에서, 상기 제1 금속층은 적어도 제1 방향 및 해당 제1 방향과 다른 제2 방향으로 연장된다. 일부 실시예에서, 상기 헤더 회로는 상기 제1 소자 세트 위에 배치된다. 일부 실시예에서, 상기 헤더 회로의 적어도 일부는 상기 제1 금속층과 상기 제2 금속층 사이에 위치된다. 일부 실시예에서, 상기 헤더 회로는 상기 제1 공급 전압과 다른 제2 공급 전압을 가지는 제2 전압 공급부에 커플링되도록 구성되며, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성된다. 일부 실시예에서, 집적 회로는 상기 제2 공급 전압에서 동작하도록 구성되고, 상기 집적 회로의 상기 제1 층 상에 위치되고, 상기 제2 전압 공급부에 커플링되는 제2 소자 세트를 더 포함한다. 일부 실시예에서, 상기 제1 소자 세트는 전공정(FEOL) 소자들로 된 제1 전공정(FEOL) 소자 세트에 대응하고, 상기 제2 소자 세트는 전공정(FEOL) 소자들로 된 제2 전공정(FEOL) 소자 세트에 대응하고, 상기 헤더 회로는 후공정(BEOL) 소자들의 세트에 대응한다. 일부 실시예에서, 상기 제2 소자 세트는, 상기 제1 소자 세트에 인접하고, 상기 헤더 회로에 커플링되고, 제어 신호를 생성하도록 구성된 헤더 제어 회로를 포함한다. 일부 실시예에서, 집적 회로는 상기 제1 소자 세트와 상기 제2 전압 공급부 사이에 커플링된 상호 접속부를 더 포함한다. 일부 실시예에서, 상기 상호 접속부는 상기 제1 소자 세트와 상기 헤더 회로 사이에 전기적 접속을 제공하도록 구성된다. 일부 실시예에서, 상호 접속부는 유전체 재료의 하나 이상의 층에 매립된 금속층 세트를 포함한다. 일부 실시예에서, 상기 금속층 세트의 상기 제1 금속층은 최상부 금속층에 대응하고, 상기 금속층 세트의 상기 제2 금속층은 상기 최상부 금속층에 인접한다. 일부 실시예에서, 상기 유전체 재료의 하나 이상의 층은 SiN, SiCN 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함한다. 일부 실시예에서, 상기 금속층 세트는 Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함하는 하나 이상의 층을 포함한다. 일부 실시예에서, 상기 헤더 회로는 트랜지스터를 포함한다. 일부 실시예에서, 상기 트랜지스터는 상기 금속층 세트의 제2 금속층의 일부에 대응하는 게이트, 상기 제2 전압 공급부에 커플링된 소스, 및 상기 제1 소자 세트에 커플링되고, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성된 드레인을 포함한다. 일부 실시예에서, 상기 게이트는 제어 회로로부터 제어 신호를 수신하도록 구성된다. 일부 실시예에서, 상기 헤더 회로는 상기 게이트와 상기 금속층 세트의 상기 제1 금속층 사이의 유전체 층, 상기 유전체 층 위의 게이트 유전체 층, 상기 게이트 유전체 층 위의 반도체 층, 및 채널 층 위의 하드 마스크 층을 더 포함한다. 일부 실시예에서, 상기 유전체 층은 SiN, SiCN 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함한다. 일부 실시예에서, 상기 게이트 유전체 층은 SiO2, Al2O3 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함한다. 일부 실시예에서, 상기 반도체 층은 ZnO, In-Ga-Zn-O 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함한다. 일부 실시예에서, 상기 하드 마스크 층은 SiO2, Si3N4 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함한다.
본 개시 내용의 다른 양태는 집적 회로에 관한 것이다. 일부 실시예에서, 상기 집적 회로는 제1 소자 세트, 제2 소자 세트 및 상호 접속부를 포함한다. 일부 실시예에서, 제1 소자 세트는 제1 공급 전압에서 동작하도록 구성되고, 상기 집적 회로의 제1 층 상에 위치된다. 일부 실시예에서, 제2 소자 세트는 상기 제1 공급 전압과 상이한 제2 공급 전압에서 동작하도록 구성되고, 상기 집적 회로의 상기 제1 층 상에 위치된다. 일부 실시예에서, 상기 상호 접속부는 상기 제1 소자 세트 및 상기 제2 소자 세트에 커플링된다. 일부 실시예에서, 제1 레벨 위로 제공되는 헤더 스위치를 포함한다. 일부 실시예에서, 상기 헤더 스위치는 제2 공급 전압을 가지는 제2 전압 공급부에 커플링되며, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성된다. 일부 실시예에서, 상기 헤더 스위치는 게이트 영역을 포함한다. 일부 실시예에서, 상기 게이트 영역은 적어도 제1 방향 및 상기 제1 방향과는 다른 제2 방향으로 연장된다. 일부 실시예에서, 상기 게이트 영역은 제1 부분, 제2 부분, 제3 부분, 제4 부분 및 제5 부분을 포함한다. 일부 실시예에서, 제1 부분은 상기 제1 방향으로 연장된다. 일부 실시예에서, 제2 부분은 상기 제1 방향으로 연장되고, 적어도 상기 제2 방향으로 상기 제1 부분으로부터 이격된다. 일부 실시예에서, 상기 제3 부분은 상기 제2 방향으로 연장되고, 상기 제1 부분의 제1 단부와 상기 제2 부분의 제1 단부 사이에 커플링된다. 일부 실시예에서, 상기 제4 부분은 상기 제1 방향으로 연장되고, 상기 제1 방향으로 상기 제1 부분으로부터 이격되고, 적어도 상기 제2 방향으로 상기 제3 부분으로부터 이격된다. 일부 실시예에서, 상기 제5 부분은 제2 방향으로 연장되고, 상기 제2 부분의 제2 단부와 상기 제4 부분의 제1 단부 사이에 커플링된다. 일부 실시예에서, 상기 상호 접속부는 제1 도전 영역, 제2 도전 영역 및 제3 도전 영역을 포함한다. 일부 실시예에서, 상기 제1 도전 영역은 상기 제2 전압 공급부와 상기 헤더 스위치의 소스에 커플링되고, 적어도 상기 제1 방향 및 상기 제2 방향으로 연장된다. 일부 실시예에서, 상기 제2 도전 영역은 상기 제2 전압 공급부와 상기 헤더 스위치의 드레인에 커플링되고, 적어도 상기 제1 방향 및 상기 제2 방향으로 연장된다. 일부 실시예에서, 상기 제3 도전 영역은 기준 전압 공급부, 상기 제1 소자 세트 및 상기 제2 소자 세트에 커플링되고, 적어도 상기 제1 방향 및 상기 제2 방향으로 연장된다. 일부 실시예에서, 상기 게이트 영역은 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치되고, 상기 제2 도전 영역은 상기 제3 도전 영역과 상기 게이트 영역 사이에 배치된다. 일부 실시예에서, 상기 제1 도전 영역은 상기 제1 방향으로 연장되는 제1 도전부와, 상기 제1 도전부에 커플링되는 제1 도전부 세트를 포함한다. 일부 실시예에서, 상기 제1 도전부 세트의 제1 세그먼트는 상기 제2 방향으로 연장되고, 상기 제1 도전부 세트의 제2 세그먼트는 상기 제2 방향과 반대인 제3 방향으로 연장된다. 일부 실시예에서, 상기 제1 도전부 세트의 제1 세그먼트는 상기 제1 방향으로 상기 제1 도전부 세트의 제2 세그먼트로부터 이격된다. 일부 실시예에서, 상기 제3 도전 영역은 상기 제1 방향으로 연장되는 제2 도전부와, 상기 제2 도전부에 커플링되는 제2 도전부 세트를 포함한다. 일부 실시예에서, 상기 제2 도전부 세트의 제1 세그먼트는 상기 제2 방향으로 연장된다. 일부 실시예에서, 상기 제2 도전부 세트의 제2 세그먼트는 상기 제3 방향으로 연장된다. 일부 실시예에서, 상기 제2 도전부 세트의 제1 세그먼트는 상기 제1 방향으로 상기 제2 도전부 세트의 제2 세그먼트로부터 이격된다. 일부 실시예에서, 상기 제2 도전 영역은 제1 도전부, 제2 도전부, 제3 도전부, 제4 도전부 및 제5 도전부를 포함한다. 일부 실시예에서, 상기 제1 도전부는 제1 방향으로 연장된다. 일부 실시예에서, 제2 도전부는 상기 제1 방향으로 연장되고 적어도 상기 제2 방향으로 상기 제1 도전부로부터 이격된다. 일부 실시예에서, 상기 제3 도전부는 상기 제2 방향으로 연장되고, 상기 제1 도전부의 제1 단부와 상기 제2 도전부의 제1 단부 사이에 커플링된다. 일부 실시예에서, 상기 제4 도전부는 상기 제1 방향으로 연장되고, 상기 제1 방향으로 상기 제1 도전부로부터 이격되고, 적어도 상기 제2 방향으로 상기 제3 도전부로부터 이격된다. 일부 실시예에서, 상기 제5 도전부는 상기 제2 방향으로 연장되고, 상기 제2 도전부의 제2 단부와 상기 제4 도전부의 제1 단부 사이에 커플링된다. 일부 실시예에서, 상기 제1 도전 영역, 상기 제2 도전 영역 또는 상기 게이트 영역은 제1 도전부, 제2 도전부, 제3 도전부 및 제4 도전부를 포함한다. 일부 실시예에서, 상기 제1 도전부는 상기 제1 방향으로 연장된다. 일부 실시예에서, 상기 제2 도전부는 상기 제1 방향으로 연장되고, 상기 제2 방향으로 상기 제1 도전부로부터 이격된다. 일부 실시예에서, 상기 제3 도전부는 상기 제2 방향으로 연장되고, 상기 제1 도전부의 제1 단부와 상기 제2 도전부의 제1 단부 사이에 커플링된다. 일부 실시예에서, 상기 제4 도전부는 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제3 도전부로부터 이격되고, 상기 제1 도전부의 제2 단부와 상기 제2 도전부의 제2 단부 사이에 커플링된다. 일부 실시예에서, 상기 제3 도전 영역은 제5 도전부를 포함한다. 일부 실시예에서, 적어도 상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역 또는 상기 게이트 영역은 직사각형 형상을 가진다. 일부 실시예에서, 상기 제2 도전 영역은 상기 제3 도전 영역의 주변을 둘러싼다. 일부 실시예에서, 상기 게이트 영역은 상기 제2 도전 영역의 주변을 둘러싼다. 일부 실시예에서, 상기 제1 도전 영역은 상기 게이트 영역의 주변을 둘러싼다. 일부 실시예에서, 상기 제3 도전 영역은 상기 제2 도전 영역, 상기 게이트 영역 및 상기 제1 도전 영역 각각의 중심에 위치된다. 일부 실시예에서, 적어도 상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역 또는 상기 게이트 영역은 8각형 형상을 가진다.
본 개시 내용의 또 다른 양태는 집적 회로를 형성하는 방법에 관한 것이다. 일부 실시예에서, 방법은 적어도 제1 소자 세트 또는 제2 소자 세트를 기판에 형성하는 단계, 상기 제1 소자 세트 또는 상기 제2 소자 세트 위에 상호 접속 구조체를 형성하는 단계 및 상기 상호 접속 구조체 상에 도전 구조체 세트를 성막하는 단계를 포함한다. 일부 실시예에서, 상기 제1 소자 세트는 제1 공급 전압에서 동작하도록 구성되며, 상기 제2 소자 세트는 상기 제1 공급 전압과 상이한 제2 공급 전압에서 동작하도록 구성된다. 일부 실시예에서, 상기 상호 접속 구조체를 형성하는 단계는 상기 제1 소자 세트 또는 상기 제2 소자 세트 위에 절연층 세트를 성막하는 단계, 트렌치 세트를 형성하도록 상기 절연층 세트를 에칭하는 단계, 금속층 세트를 형성하도록 상기 트렌치 세트 내에 적어도 도전 재료를 성막하는 단계, 및 상기 금속층 세트의 제1 금속층과 제2 금속층 사이에 헤더 회로의 적어도 일부를 형성하는 단계를 포함한다. 일부 실시예에서, 상기 헤더 회로의 일부는 제1 방향 및 해당 제1 방향과 다른 제2 방향으로 연장된다. 일부 실시예에서, 상기 헤더 회로는 상기 제2 공급 전압을 갖는 제2 전압 공급부에 커플링되도록 구성되고, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성된다. 일부 실시예에서, 상기 도전 구조체 세트는 적어도 상기 제1 소자 세트 또는 상기 제2 소자 세트에 전기적으로 커플링된다. 일부 실시예에서, 상기 헤더 회로의 적어도 일부를 형성하는 단계는 상기 헤더 회로의 게이트를 형성하도록 상기 트렌치 세트의 트렌치 내에 제1 도전부를 성막하는 단계 - 상기 게이트는 상기 금속층 세트의 상기 제2 금속층의 일부분의 일부이고, 상기 게이트는 적어도 상기 제1 방향 및 상기 제1 방향과 다른 상기 제2 방향으로 연장됨 - 를 포함한다. 일부 실시예에서, 상기 헤더 회로의 적어도 일부를 형성하는 단계는 상기 게이트 상에 유전체 층을 성막하는 단계, 상기 유전체 층 상에 게이트 유전체 층을 성막하는 단계, 상기 게이트 유전체 층 상에 반도체 층을 성막하는 단계, 및 상기 반도체 층 상에 하드 마스크 층을 성막하는 단계를 더 포함한다. 일부 실시예에서, 상기 헤더 회로의 적어도 일부를 형성하는 단계는 상기 헤더 회로의 소스 단자를 형성하도록 상기 유전체 층의 제1 부분 위에 제2 도전부를 성막하는 단계 - 상기 소스 단자는 상기 금속층 세트의 상기 제1 금속층의 제1 부분의 일부이고, 상기 제2 전압 공급부에 커플링됨 - 를 포함한다. 일부 실시예에서, 상기 헤더 회로의 적어도 일부를 형성하는 단계는 상기 헤더 회로의 드레인 단자를 형성하도록 상기 유전체 층의 제2 부분 위에 제3 도전부를 성막하는 단계 - 상기 드레인 단자는 상기 금속층 세트의 상기 제1 금속층의 제2 부분의 일부이고, 적어도 상기 제1 소자 세트에 커플링되고, 적어도 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성됨 - 를 더 포함한다.
1) 본 개시의 실시형태에 따른 집적 회로는, 제1 공급 전압에서 동작하도록 구성되고 상기 집적 회로의 제1 층 상에 위치되는 제1 소자 세트; 상기 제1 층 위의 금속층 세트 - 상기 금속층 세트는 제1 금속층 및 제2 금속층을 포함하고, 상기 제1 금속층은 적어도 제1 방향 및 상기 제1 방향과 상이한 제2 방향으로 연장됨 - ; 및 상기 제1 소자 세트 위의 헤더 회로로서, 상기 헤더 회로의 적어도 일부는 상기 제1 금속층과 상기 제2 금속층 사이에 위치되며, 상기 헤더 회로는 상기 제1 공급 전압과 상이한 제2 공급 전압을 가지는 제2 전압 공급부에 커플링되도록 구성되며, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성되는 것인, 상기 헤더 회로를 포함한다.
2) 본 개시의 실시형태에 따른 집적 회로는, 상기 제2 공급 전압에서 동작하도록 구성되고, 상기 집적 회로의 상기 제1 층 상에 위치되고, 상기 제2 전압 공급부에 커플링되는 제2 소자 세트를 더 포함한다.
3) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제1 소자 세트는 전공정(front end of line; FEOL) 소자들의 제1 세트에 대응하고; 상기 제2 소자 세트는 전공정(FEOL) 소자들의 제2 세트에 대응하고; 상기 헤더 회로는 후공정(back end of line; BEOL) 소자들의 세트에 대응한다.
4) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 제2 소자 세트는, 상기 제1 소자 세트에 인접하고, 상기 헤더 회로에 커플링되고, 제어 신호를 생성하도록 구성된 헤더 제어 회로를 포함한다.
5) 본 개시의 실시형태에 따른 집적 회로는, 상기 제1 소자 세트와 상기 제2 전압 공급부 사이에 커플링되고, 상기 제1 소자 세트와 상기 헤더 회로 사이에 전기적 접속을 제공하도록 구성되고, 유전체 재료의 하나 이상의 층에 매립된 금속층 세트를 포함하는, 상호 접속부를 더 포함한다.
6) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 금속층 세트의 상기 제1 금속층은 최상부 금속층에 대응하고; 상기 금속층 세트의 상기 제2 금속층은 상기 최상부 금속층에 인접한다.
7) 본 개시의 실시형태에 따른 집적 회로에 있어서, 유전체 재료의 하나 이상의 층은, SiN, SiCN, 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함하며, 상기 금속층 세트는, Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함하는 하나 이상의 층을 포함한다.
8) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 헤더 회로는 트랜지스터를 포함하고, 상기 트랜지스터는, 상기 금속층 세트의 제2 금속층의 일부이고, 제어 회로로부터 제어 신호를 수신하도록 구성된 게이트; 상기 제2 전압 공급부에 커플링된 소스; 및 상기 제1 소자 세트에 커플링되고, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성된 드레인을 포함한다.
9) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 헤더 회로는, 상기게이트와 상기 금속층 세트의 상기 제1 금속층 사이의 유전체 층; 상기 유전체 층 위의 게이트 유전체 층; 상기 게이트 유전체 층 위의 반도체 층; 및 채널 층 위의 하드 마스크 층을 더 포함한다.
10) 본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 유전체 층은, SiN, SiCN, 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함하며, 상기 게이트 유전체 층은, SiO2, Al2O3, 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함하며, 상기 반도체 층은, ZnO, In-Ga-Zn-O, 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함하며, 상기 하드 마스크 층은, SiO2, Si3N4, 및 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 일종의 재료를 포함한다.
11) 본 개시의 다른 실시형태에 따른 집적 회로는, 제1 공급 전압에서 동작하도록 구성되고, 상기 집적 회로의 제1 층 상에 위치되는 제1 소자 세트; 상기 제1 공급 전압과 상이한 제2 공급 전압에서 동작하도록 구성되고, 상기 집적 회로의 상기 제1 층 상에 위치되는 제2 소자 세트; 및 상기 제1 소자 세트 및 상기 제2 소자 세트에 커플링되는 상호 접속부를 포함하고, 상기 상호 접속부는, 제1 레벨 위에 있고, 상기 제2 공급 전압을 가지는 제2 전압 공급부에 커플링되며, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성되고, 적어도 제1 방향 및 상기 제1 방향과는 상이한 제2 방향으로 연장되는 게이트 영역을 포함하는, 헤더 스위치를 포함한다.
12) 본 개시의 다른 실시형태에 따른 집적 회로에 있어서, 상기 게이트 영역은, 상기 제1 방향으로 연장되는 제1 부분; 상기 제1 방향으로 연장되고, 적어도 상기 제2 방향으로 상기 제1 부분으로부터 이격된 제2 부분; 상기 제2 방향으로 연장되고, 상기 제1 부분의 제1 단부와 상기 제2 부분의 제1 단부 사이에 커플링되는 제3 부분; 상기 제1 방향으로 연장되고, 상기 제1 방향으로 상기 제1 부분으로부터 이격되고, 적어도 상기 제2 방향으로 상기 제3 부분으로부터 이격되는 제4 부분; 및 제2 방향으로 연장되고, 상기 제2 부분의 제2 단부와 상기 제4 부분의 제1 단부 사이에 커플링되는 제5 부분을 포함한다.
13) 본 개시의 다른 실시형태에 따른 집적 회로에 있어서, 상기 상호 접속부는, 상기 제2 전압 공급부와 상기 헤더 스위치의 소스에 커플링되고, 적어도 상기 제1 방향 및 상기 제2 방향으로 연장되는, 제1 도전 영역; 상기 제2 전압 공급부와 상기 헤더 스위치의 드레인에 커플링되고, 적어도 상기 제1 방향 및 상기 제2 방향으로 연장되는, 제2 도전 영역; 및 기준 전압 공급부, 상기 제1 소자 세트, 및 상기 제2 소자 세트에 커플링되고, 적어도 상기 제1 방향 및 상기 제2 방향으로 연장되는, 제3 도전 영역을 포함하고, 상기 게이트 영역은 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치되고, 상기 제2 도전 영역은 상기 제3 도전 영역과 상기 게이트 영역 사이에 배치된다.
14) 본 개시의 다른 실시형태에 따른 집적 회로에 있어서, 상기 제1 도전 영역은, 상기 제1 방향으로 연장되는 제1 도전부; 및 상기 제1 도전부에 커플링되는 제1 도전부 세트를 포함하고, 상기 제1 도전부 세트의 제1 세그먼트는 상기 제2 방향으로 연장되고, 상기 제1 도전부 세트의 제2 세그먼트는 상기 제2 방향과 반대인 제3 방향으로 연장되고, 상기 제1 도전부 세트의 제1 세그먼트는 상기 제1 방향으로 상기 제1 도전부 세트의 제2 세그먼트로부터 이격되며, 상기 제3 도전 영역은, 상기 제1 방향으로 연장되는 제2 도전부; 및 상기 제2 도전부에 커플링되는 제2 도전부 세트를 포함하고, 상기 제2 도전부 세트의 제1 세그먼트는 상기 제2 방향으로 연장되고, 상기 제2 도전부 세트의 제2 세그먼트는 상기 제3 방향으로 연장되고, 상기 제2 도전부 세트의 제1 세그먼트는 상기 제1 방향으로 상기 제2 도전부 세트의 제2 세그먼트로부터 이격된다.
15) 본 개시의 다른 실시형태에 따른 집적 회로에 있어서, 상기 제2 도전 영역은, 상기 제1 방향으로 연장되는 제1 도전부; 상기 제1 방향으로 연장되고, 적어도 상기 제2 방향으로 상기 제1 도전부로부터 이격되는 제2 도전부; 상기 제2 방향으로 연장되고, 상기 제1 도전부의 제1 단부와 상기 제2 도전부의 제1 단부 사이에 커플링되는 제3 도전부; 상기 제1 방향으로 연장되고, 상기 제1 방향으로 상기 제1 도전부로부터 이격되고, 적어도 상기 제2 방향으로 상기 제3 도전부로부터 이격되는 제4 도전부; 및 상기 제2 방향으로 연장되고, 상기 제2 도전부의 제2 단부와 상기 제4 도전부의 제1 단부 사이에 커플링되는 제5 도전부를 포함한다.
16) 본 개시의 다른 실시형태에 따른 집적 회로에 있어서, 상기 제1 도전 영역, 상기 제2 도전 영역, 또는 상기 게이트 영역은, 상기 제1 방향으로 연장되는 제1 도전부; 상기 제1 방향으로 연장되고, 상기 제2 방향으로 상기 제1 도전부로부터 이격되는 제2 도전부; 상기 제2 방향으로 연장되고, 상기 제1 도전부의 제1 단부와 상기 제2 도전부의 제1 단부 사이에 커플링되는 제3 도전부; 및 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제3 도전부로부터 이격되고, 상기 제1 도전부의 제2 단부와 상기 제2 도전부의 제2 단부 사이에 커플링되는 제4 도전부를 포함하고, 상기 제3 도전 영역은 제5 도전부를 포함하고, 적어도 상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역, 또는 상기 게이트 영역은 직사각형 형상을 갖는다.
17) 본 개시의 다른 실시형태에 따른 집적 회로에 있어서, 상기 제2 도전 영역은 상기 제3 도전 영역의 주변을 둘러싸고; 상기 게이트 영역은 상기 제2 도전 영역의 주변을 둘러싸고; 상기 제1 도전 영역은 상기 게이트 영역의 주변을 둘러싸고; 상기 제3 도전 영역은 상기 제2 도전 영역, 상기 게이트 영역, 및 상기 제1 도전 영역 각각의 중심에 위치되며; 적어도 상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역, 또는 상기 게이트 영역은 8각형 형상을 갖는다.
18) 본 개시의 또 다른 실시형태에 따른 집적 회로(integrated circuit; IC)를 형성하는 방법은, 적어도 제1 소자 세트 또는 제2 소자 세트 - 상기 제1 소자 세트는 제1 공급 전압에서 동작하도록 구성되며, 상기 제2 소자 세트는 상기 제1 공급 전압과 상이한 제2 공급 전압에서 동작하도록 구성됨 - 를 기판에 형성하는 단계; 상기 제1 소자 세트 또는 상기 제2 소자 세트 위에 상호 접속 구조체를 형성하는 단계; 및 상기 상호 접속 구조체 상에 도전 구조체 세트 - 상기 도전 구조체 세트는 적어도 상기 제1 소자 세트 또는 상기 제2 소자 세트에 전기적으로 커플링됨 - 를 성막하는 단계를 포함하며, 상기 상호 접속 구조체를 형성하는 단계는, 상기 제1 소자 세트 또는 상기 제2 소자 세트 위에 절연층 세트를 성막하는 단계; 트렌치 세트를 형성하도록 상기 절연층 세트를 에칭하는 단계; 금속층 세트를 형성하도록 상기 트렌치 세트 내에 적어도 도전 재료를 성막하는 단계; 및 상기 금속층 세트의 제1 금속층과 제2 금속층 사이에 적어도 헤더 회로의 일부 - 상기 헤더 회로의 일부는 제1 방향 및 상기 제1 방향과 상이한 제2 방향으로 연장되고, 상기 헤더 회로는 상기 제2 공급 전압을 갖는 제2 전압 공급부에 커플링되도록 구성되고, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성됨 - 를 형성하는 단계를 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 집적 회로(IC)를 형성하는 방법에 있어서, 상기 적어도 헤더 회로의 일부를 형성하는 단계는, 상기 헤더 회로의 게이트 - 상기 게이트는 상기 금속층 세트의 상기 제2 금속층의 일부분의 일부이고, 상기 게이트는 적어도 상기 제1 방향 및 상기 제1 방향과 상이한 상기 제2 방향으로 연장됨 - 를 형성하도록 상기 트렌치 세트의 트렌치 내에 제1 도전부를 성막하는 단계; 상기 게이트 상에 유전체 층을 성막하는 단계; 상기 유전체 층 상에 게이트 유전체 층을 성막하는 단계; 상기 게이트 유전체 층 상에 반도체 층을 성막하는 단계; 및 상기 반도체 층 상에 하드 마스크 층을 성막하는 단계를 더 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 집적 회로(IC)를 형성하는 방법에 있어서, 상기 적어도 헤더 회로의 일부를 형성하는 단계는, 상기 헤더 회로의 소스 단자를 형성하도록 상기 유전체 층의 제1 부분 위에 제2 도전부를 성막하는 단계 - 상기 소스 단자는 상기 금속층 세트의 상기 제1 금속층의 제1 부분의 일부이고, 상기 제2 전압 공급부에 커플링됨; 및 상기 헤더 회로의 드레인 단자를 형성하도록 상기 유전체 층의 제2 부분 위에 제3 도전부를 성막하는 단계 - 상기 드레인 단자는 상기 금속층 세트의 상기 제1 금속층의 제2 부분의 일부이고, 적어도 상기 제1 소자 세트에 커플링되고, 적어도 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성됨 - 를 더 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 집적 회로로서,
    제1 공급 전압에서 동작하도록 구성되고 상기 집적 회로의 제1 층 상에 위치되는 제1 소자 세트;
    상기 제1 공급 전압과 상이한 제2 공급 전압에서 동작하도록 구성되고, 상기 집적 회로의 상기 제1 층 상에 위치되고, 제2 전압 공급부에 커플링되는 제2 소자 세트;
    상기 제1 층 위의 금속층 세트 - 상기 금속층 세트는 제1 금속층 및 제2 금속층을 포함하고, 상기 제1 금속층은 적어도 제1 방향 및 상기 제1 방향과 상이한 제2 방향으로 연장됨 - ; 및
    상기 제1 소자 세트 위의 헤더 회로로서, 상기 헤더 회로의 적어도 일부는 상기 제1 금속층과 상기 제2 금속층 사이에 위치되며, 상기 헤더 회로는 상기 제1 공급 전압과 상이한 제2 공급 전압을 가지는 상기 제2 전압 공급부에 커플링되도록 구성되며, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성되는 것인, 상기 헤더 회로
    를 포함하고,
    상기 제1 소자 세트는 게이트 장치 세트이고, 상기 제2 소자 세트는 비-게이트 장치 세트이고,
    상기 헤더 회로는 게이트 영역을 포함하고, 상기 게이트 영역은:
    상기 제1 방향으로 연장되는 제1 부분;
    상기 제1 방향으로 연장되고, 적어도 상기 제2 방향으로 상기 제1 부분으로부터 분리된 제2 부분;
    상기 제2 방향으로 연장되고, 상기 제1 부분의 제1 단부와 상기 제2 부분의 제1 단부 사이에 커플링되는 제3 부분;
    상기 제1 방향으로 연장되고, 상기 제1 방향으로 상기 제1 부분으로부터 분리되고, 적어도 상기 제2 방향으로 상기 제3 부분으로부터 분리되는 제4 부분; 및
    상기 제2 방향으로 연장되고, 상기 제2 부분의 제2 단부와 상기 제4 부분의 제1 단부 사이에 커플링되는 제5 부분을 포함하는 것인, 집적 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 소자 세트는 전공정(front end of line; FEOL) 소자들의 제1 세트에 대응하고;
    상기 제2 소자 세트는 전공정(FEOL) 소자들의 제2 세트에 대응하고;
    상기 헤더 회로는 후공정(back end of line; BEOL) 소자들의 세트에 대응하는 것인, 집적 회로.
  4. 제1항에 있어서,
    상기 제2 소자 세트는,
    상기 제1 소자 세트에 인접하고, 상기 헤더 회로에 커플링되고, 제어 신호를 생성하도록 구성된 헤더 제어 회로를 포함하는 것인, 집적 회로.
  5. 제1항에 있어서,
    상기 제1 소자 세트와 상기 제2 전압 공급부 사이에 커플링되고, 상기 제1 소자 세트와 상기 헤더 회로 사이에 전기적 접속을 제공하도록 구성되고, 유전체 재료의 하나 이상의 층에 매립된 금속층 세트를 포함하는, 상호 접속부를 더 포함하는, 집적 회로.
  6. 제4항에 있어서,
    상기 금속층 세트의 상기 제1 금속층은 최상부 금속층에 대응하고;
    상기 금속층 세트의 상기 제2 금속층은 상기 최상부 금속층에 인접한 것인, 집적 회로.
  7. 제1항에 있어서,
    상기 헤더 회로는 트랜지스터를 포함하고,
    상기 트랜지스터는,
    상기 금속층 세트의 제2 금속층의 일부이고, 제어 회로로부터 제어 신호를 수신하도록 구성된 게이트;
    상기 제2 전압 공급부에 커플링된 소스; 및
    상기 제1 소자 세트에 커플링되고, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성된 드레인
    을 포함하는 것인, 집적 회로.
  8. 제7항에 있어서,
    상기 헤더 회로는,
    상기 게이트와 상기 금속층 세트의 상기 제1 금속층 사이의 유전체 층;
    상기 유전체 층 위의 게이트 유전체 층;
    상기 게이트 유전체 층 위의 반도체 층; 및
    채널 층 위의 하드 마스크 층
    을 더 포함하는 것인, 집적 회로.
  9. 집적 회로로서,
    제1 공급 전압에서 동작하도록 구성되고, 상기 집적 회로의 제1 층 상에 위치되는 제1 소자 세트;
    상기 제1 공급 전압과 상이한 제2 공급 전압에서 동작하도록 구성되고, 상기 집적 회로의 상기 제1 층 상에 위치되는 제2 소자 세트; 및
    상기 제1 소자 세트 및 상기 제2 소자 세트에 커플링되는 상호 접속부
    를 포함하고,
    상기 상호 접속부는,
    상기 제1 층 위에 있고, 상기 제2 공급 전압을 가지는 제2 전압 공급부에 커플링되며, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성되고, 적어도 제1 방향 및 상기 제1 방향과는 상이한 제2 방향으로 연장되는 게이트 영역을 포함하는, 헤더 스위치
    를 포함하고,
    상기 제1 소자 세트는 게이트 장치 세트이고, 상기 제2 소자 세트는 비-게이트 장치 세트이고,
    상기 게이트 영역은:
    상기 제1 방향으로 연장되는 제1 부분;
    상기 제1 방향으로 연장되고, 적어도 상기 제2 방향으로 상기 제1 부분으로부터 분리된 제2 부분;
    상기 제2 방향으로 연장되고, 상기 제1 부분의 제1 단부와 상기 제2 부분의 제1 단부 사이에 커플링되는 제3 부분;
    상기 제1 방향으로 연장되고, 상기 제1 방향으로 상기 제1 부분으로부터 분리되고, 적어도 상기 제2 방향으로 상기 제3 부분으로부터 분리되는 제4 부분; 및
    상기 제2 방향으로 연장되고, 상기 제2 부분의 제2 단부와 상기 제4 부분의 제1 단부 사이에 커플링되는 제5 부분을 포함하는 것인, 집적 회로.
  10. 집적 회로(integrated circuit; IC)를 형성하는 방법으로서,
    제1 소자 세트 및 제2 소자 세트 - 상기 제1 소자 세트는 제1 공급 전압에서 동작하도록 구성되며, 상기 제2 소자 세트는 상기 제1 공급 전압과 상이한 제2 공급 전압에서 동작하도록 구성됨 - 를 기판에 형성하는 단계;
    상기 제1 소자 세트 또는 상기 제2 소자 세트 위에 상호 접속 구조체를 형성하는 단계; 및
    상기 상호 접속 구조체 상에 도전 구조체 세트 - 상기 도전 구조체 세트는 적어도 상기 제1 소자 세트 또는 상기 제2 소자 세트에 전기적으로 커플링됨 - 를 성막하는 단계
    를 포함하며,
    상기 상호 접속 구조체를 형성하는 단계는,
    상기 제1 소자 세트 또는 상기 제2 소자 세트 위에 절연층 세트를 성막하는 단계;
    트렌치 세트를 형성하도록 상기 절연층 세트를 에칭하는 단계;
    금속층 세트를 형성하도록 상기 트렌치 세트 내에 적어도 도전 재료를 성막하는 단계; 및
    상기 금속층 세트의 제1 금속층과 제2 금속층 사이에 적어도 헤더 회로의 일부 - 상기 헤더 회로의 일부는 제1 방향 및 상기 제1 방향과 상이한 제2 방향으로 연장되고, 상기 헤더 회로는 상기 제2 공급 전압을 갖는 제2 전압 공급부에 커플링되도록 구성되고, 상기 제1 소자 세트에 상기 제1 공급 전압을 제공하도록 구성됨 - 를 형성하는 단계
    를 포함하고,
    상기 제1 소자 세트는 게이트 장치 세트이고, 상기 제2 소자 세트는 비-게이트 장치 세트이고,
    상기 헤더 회로는 게이트 영역을 포함하고, 상기 게이트 영역은:
    상기 제1 방향으로 연장되는 제1 부분;
    상기 제1 방향으로 연장되고, 적어도 상기 제2 방향으로 상기 제1 부분으로부터 분리된 제2 부분;
    상기 제2 방향으로 연장되고, 상기 제1 부분의 제1 단부와 상기 제2 부분의 제1 단부 사이에 커플링되는 제3 부분;
    상기 제1 방향으로 연장되고, 상기 제1 방향으로 상기 제1 부분으로부터 분리되고, 적어도 상기 제2 방향으로 상기 제3 부분으로부터 분리되는 제4 부분; 및
    상기 제2 방향으로 연장되고, 상기 제2 부분의 제2 단부와 상기 제4 부분의 제1 단부 사이에 커플링되는 제5 부분을 포함하는 것인, 집적 회로(IC)를 형성하는 방법.
KR1020190085959A 2018-07-16 2019-07-16 집적 회로 및 그 형성 방법 KR102297453B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862698491P 2018-07-16 2018-07-16
US62/698,491 2018-07-16
US16/460,439 US11017146B2 (en) 2018-07-16 2019-07-02 Integrated circuit and method of forming the same
US16/460,439 2019-07-02

Publications (2)

Publication Number Publication Date
KR20200008529A KR20200008529A (ko) 2020-01-28
KR102297453B1 true KR102297453B1 (ko) 2021-09-06

Family

ID=69139438

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190085959A KR102297453B1 (ko) 2018-07-16 2019-07-16 집적 회로 및 그 형성 방법

Country Status (5)

Country Link
US (3) US11017146B2 (ko)
KR (1) KR102297453B1 (ko)
CN (1) CN110729290B (ko)
DE (1) DE102019118022B4 (ko)
TW (2) TWI743516B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020125647A1 (de) * 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit Komplementärfeldeffekttransistor des Typs mit vergrabenenen Logikleitern, Layout-Diagramm-Herstellungsverfahren und System dafür
US11362090B2 (en) 2020-01-31 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having buried logic conductor type of complementary field effect transistor, method of generating layout diagram and system for same
DE102020132602B4 (de) 2020-05-13 2023-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit vergrabenen leitfähigen fingern und deren herstellungsverfahren
US20210358847A1 (en) * 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including buried conductive fingers and method of making the same
US11569168B2 (en) 2020-05-14 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system and method of forming the same
US11948886B2 (en) 2020-10-23 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacturing same
CN112541320B (zh) * 2020-12-07 2023-06-20 深圳英集芯科技股份有限公司 一种功率器件版图中金属连线的设计方法
US11803683B2 (en) 2021-01-28 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of and system for manufacturing semiconductor device
US11688731B2 (en) * 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
CN112838050A (zh) * 2021-02-05 2021-05-25 泉芯集成电路制造(济南)有限公司 一种半导体器件及其制备方法
CN115189689A (zh) 2021-06-02 2022-10-14 台湾积体电路制造股份有限公司 多位电平移位器及其操作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014045009A (ja) * 2012-08-24 2014-03-13 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US62698A (en) 1867-03-05 Improvement in odttees poe teimming wall papee
US491A (en) 1837-11-25 Figure
EP0997945A4 (en) * 1998-04-23 2007-08-01 Matsushita Electric Ind Co Ltd METHOD FOR DESIGNING A CIRCUIT FOR VOLTAGE SUPPLY AND SEMICONDUCTOR CHIP
US7080341B2 (en) * 2003-09-09 2006-07-18 Robert Eisenstadt Apparatus and method for integrated circuit power management
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8922247B2 (en) * 2007-11-14 2014-12-30 Arm Limited Power controlling integrated circuit and retention switching circuit
US8230375B2 (en) * 2008-09-14 2012-07-24 Raminda Udaya Madurawe Automated metal pattern generation for integrated circuits
US8008138B2 (en) 2009-11-30 2011-08-30 International Business Machines Corporation Extremely thin semiconductor on insulator semiconductor device with suppressed dopant segregation
JP5705559B2 (ja) * 2010-06-22 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置、及び、半導体装置の製造方法
US8742464B2 (en) * 2011-03-03 2014-06-03 Synopsys, Inc. Power routing in standard cells
WO2013100890A1 (en) * 2011-12-27 2013-07-04 Intel Corporation Methods and systems to control power gates during an active state of a gated domain based on load conditions of the gated domain
SG11201404024YA (en) * 2012-01-13 2014-08-28 Tela Innovations Inc Circuits with linear finfet structures
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8648654B1 (en) 2012-09-25 2014-02-11 Arm Limited Integrated circuit and method for generating a layout of such an integrated circuit
US9029810B2 (en) 2013-05-29 2015-05-12 Kla-Tencor Corporation Using wafer geometry to improve scanner correction effectiveness for overlay control
EP2884542A3 (en) 2013-12-10 2015-09-02 IMEC vzw Integrated circuit device with power gating switch in back end of line
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
GB2530238B (en) * 2014-06-05 2021-07-21 Advanced Risc Mach Ltd Power gating in an electronic device
KR102320382B1 (ko) 2015-01-28 2021-11-02 삼성디스플레이 주식회사 전자 장치
US9641160B2 (en) * 2015-03-02 2017-05-02 Intel Corporation Common N-well state retention flip-flop
US11296197B2 (en) * 2015-09-25 2022-04-05 Intel Corporation Power gate with metal on both sides
US20170207642A1 (en) 2016-01-15 2017-07-20 Renesas Electronics America Inc. E-fuse/switch by back end of line (beol) process
EP3229270A1 (en) * 2016-04-06 2017-10-11 IMEC vzw Integrated circuit power distribution network
US10510599B2 (en) * 2016-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Company Limited FinFET switch
US10037981B2 (en) 2016-05-18 2018-07-31 Globalfoundries Inc. Integrated display system with multi-color light emitting diodes (LEDs)
EP3273325B1 (en) 2016-07-20 2019-05-15 IMEC vzw Power control in integrated circuits
US10090244B2 (en) * 2016-07-27 2018-10-02 Qualcomm Incorporated Standard cell circuits employing high aspect ratio voltage rails for reduced resistance
US10147722B2 (en) 2016-08-12 2018-12-04 Renesas Electronics America Inc. Isolated circuit formed during back end of line process
US20180102776A1 (en) 2016-10-07 2018-04-12 Altera Corporation Methods and apparatus for managing application-specific power gating on multichip packages
CN116153863A (zh) * 2018-03-08 2023-05-23 蓝枪半导体有限责任公司 半导体元件及其制作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014045009A (ja) * 2012-08-24 2014-03-13 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
TWI826821B (zh) 2023-12-21
US11017146B2 (en) 2021-05-25
CN110729290A (zh) 2020-01-24
TW202006948A (zh) 2020-02-01
US20210271799A1 (en) 2021-09-02
TWI743516B (zh) 2021-10-21
US20200019671A1 (en) 2020-01-16
KR20200008529A (ko) 2020-01-28
DE102019118022A1 (de) 2020-01-16
CN110729290B (zh) 2022-06-24
US20230385518A1 (en) 2023-11-30
TW202215667A (zh) 2022-04-16
US11704469B2 (en) 2023-07-18
DE102019118022B4 (de) 2024-04-25

Similar Documents

Publication Publication Date Title
KR102297453B1 (ko) 집적 회로 및 그 형성 방법
US11133254B2 (en) Hybrid power rail structure
US11775724B2 (en) Integrated circuit and method of manufacturing the same
US11688731B2 (en) Integrated circuit device and method
US20230230971A1 (en) Integrated circuit and method of forming the same
US20220384274A1 (en) Method and system for manufacturing integrated circuit device
US20230068280A1 (en) Integrated circuit device and method
US20240088129A1 (en) Integrated circuit device
US20230008866A1 (en) Semiconductor device and method of making
US11651133B2 (en) Integrated circuit and method of forming same
US20230420369A1 (en) Integrated circuit device and manufacturing method
US11995388B2 (en) Integrated circuit and method of forming same
US20220399269A1 (en) Integrated circuit device and method
US11756952B2 (en) Integrated circuit and method of forming the same
US20230297754A1 (en) Integrated circuit and method of forming same
US11854973B2 (en) Semiconductor device with reduced resistance and method for manufacturing the same
US20240021606A1 (en) Method of making amphi-fet structure and method of designing
KR20220127717A (ko) 실리콘 관통 비아를 포함하는 메모리 매크로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)