KR20140026278A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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히로시 스나무라
기쇼 가네꼬
나오야 후루따께
시노부 사이또
요시히로 하야시
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체층의 특성에 영향을 받지 않고 N형 반도체층과 P형 반도체층을 동일 배선층 내에 공존시킨다. 반도체 장치는, 제1 배선(164)을 갖는 제1 배선층(150)과, 제2 배선(188)을 갖는 제2 배선층(170)과, 제1, 제2 배선층(150, 170) 내에 형성된 제1, 제2 트랜지스터(200, 300)를 구비한다. 제1 트랜지스터(200)는, 제1 게이트 전극(210)과, 제1 게이트 절연막(171)과, 제1 산화물 반도체층(230)과, 제1 하드 마스크층(232)과, 제1 산화물 반도체층(230)의 측면을 덮는 절연성의 제1 측벽막(24)을 구비한다. 제2 트랜지스터(300)는, 제2 게이트 전극(310)과, 제2 게이트 절연막(171)과, 제2 산화물 반도체층(330)과, 제2 하드 마스크층(332)을 구비한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치에 관한 것으로, 예를 들어 배선층 내에 능동 소자를 갖는 반도체 장치에 적절히 이용할 수 있는 것이다.
반도체 장치의 배선층에 능동 소자를 형성하는 기술이 알려져 있다. 이와 같은 반도체 장치는, 반도체 기판에 형성된 반도체 소자의 레이아웃을 변경하지 않고, 능동 소자에 의해, 반도체 장치의 기능을 변경할 수 있다. 따라서, 반도체 기판의 반도체 소자의 레이아웃을 동일하게 한 상태로, 그 반도체 기판을 사용해서 서로 다른 기능을 갖는 복수 종류의 반도체 장치를 제조할 수 있게 된다. 이 경우, 반도체 장치의 제조 비용을 삭감할 수 있다.
예를 들어, 일본 특허 출원 공개 제2010-141230호 공보에는, 반도체 장치 및 반도체 장치의 제조 방법이 개시되어 있다. 이 반도체 장치는 반도체 기판과, 제1 배선층과, 반도체층과, 게이트 절연막과, 게이트 전극을 구비하고 있다. 제1 배선층은 반도체 기판 위에 형성된 절연층과, 그 절연층의 표면에 매립된 제1 배선을 갖고 있다. 반도체층은 제1 배선층 위에 위치한다. 게이트 절연막은 반도체층 위 또는 아래에 위치한다. 게이트 전극은 게이트 절연막을 개재하여 상기 반도체층의 반대측에 위치한다. 이때, 반도체층과 게이트 절연막과 게이트 전극이 능동 소자로서의 트랜지스터를 구성하고 있다. 또한, 예를 들어, 제1 배선의 하나를 게이트 전극으로서 사용할 수 있다. 또한, 예를 들어, 제1 배선층의 확산 방지용의 캡 절연막을 게이트 절연막으로서 사용할 수 있다. 그 경우, 게이트 절연막은 반도체층 아래에 형성된다.
상기와 같은 배선층 내의 능동 소자를 저전력(전력 절약)으로 하기 위해서는 CMOS 인버터를 사용하는 것이 유효하다. CMOS 인버터를 스위치로 함으로써, 인버터의 관통 전류를 억제하는 것이 가능해지기 때문이다. CMOS 인버터의 구성으로서는, P형 MOS 트랜지스터와 N형 MOS 트랜지스터를 동일한 배선층 내에 형성하는 구성이 생각된다. 그 경우, 서로 다른 재료로 이루어지는 P형의 반도체층과 N형의 반도체층을 동일 배선층 내에 공존시키는 것이 필요하다.
상기의 일본 특허 출원 공개 제2010-141230호 공보의 기술을 사용하는 경우, 구체적으로는, 예를 들어 이하와 같은 구성이 생각된다. 능동 소자, 즉 배선층 내CMOS 인버터는, P형 MOS 트랜지스터와 N형 MOS 트랜지스터를 구비하고 있다. 어느 쪽의 MOS 트랜지스터도, 제1 배선층에서의 제1 배선의 하나를 게이트 전극으로 하고, 제1 배선층 위의 확산 방지용의 캡 절연막을 게이트 절연막으로 하고, 캡 절연막 위에 소정의 형상의 반도체층을 형성한다. 단, P형 반도체층과 N형 반도체층은, 서로 이격해서 형성되어 있다. 양자는 모두 층간 절연층에 매설된다.
관련된 기술로서, 비특허문헌 1(2012 Symposium on VLSI Technology Digest of Technical Papars, 123-124(2012))에 산화물 반도체층을 사용한 인버터 회로가 개시되어 있다. 또한, 비특허문헌 2(2011 Symposium on VLSI Technology Digest of Technical Papars, 120-121(2011))에 산화물 반도체층을 다층 배선층 내에 구성한 LSI가 개시되어 있다. 또한, 비특허문헌 3(2011 IEEE International Electron Devices Meeting(IEDM), 155-158(2011))에 산화물 반도체층을 사용한 트랜지스터 디바이스 구조가 개시되어 있다.
또한, 국제 공개 WO2010/010802호 공보, 비특허문헌 4(Appl. Phys. Lett. 93, 032113(2008)) 및 비특허문헌 5(Appl. Phys. Lett. 97, 072111(2010))에, p 채널 박막 트랜지스터가 개시되어 있다. 이 p 채널 박막 트랜지스터(전계 효과 트랜지스터)는 산화 제1 주석(SnO) 박막을 박막 트랜지스터의 기판 위에 퇴적하고, 채널층으로 한 것을 특징으로 한다. 소스/드레인 전극은 Ni/Au의 적층막 또는 Pt막이 사용되고 있다.
일본 특허 출원 공개 제2010-141230호 공보 국제 공개 WO2010/010802호 공보
K. Kaneko et. al., "Operation of Functional Circuit Elements using BEOL-Transistor with InGaZnO Channel for On-chip High/Low Voltage Bridging I/Os and High-Current Switches", 2012 Symposium on VLSI Technology Digest of Technical Papars, 123-124(2012). K. Kaneko et. al., "A Novel BEOL-Transistor(BETr) with InGaZnO Embedded in Cu-Interconnects for On-chip High Voltage I/Os in Standard CMOS LSIs", 2011 Symposium on VLSI Technology Digest of Technical Papars, 120-121(2011). K. Kaneko et. al., "High Reliable BEOL-Transistor with Oxygen-controlled InGaZnO and Gate/Drain Offset Design for High/Low Voltage Bridging I/O Operations", 2011 IEEE International Electron Devices Meeting(IEDM), 155-158(2011). Yoichi Ogo, et. al., "p-channel thin-film transistor using p-type oxide semiconductor, SnO", Appl. Phys. Lett. 93, 032113(2008). Hisato Yabuta, et. al., "Sputtering formation of p-type SnO thin-film transistors on glass toward oxide complimentary circuits", Appl. Phys. Lett. 97, 072111(2010).
상기와 같은 일본 특허 출원 공개 제2010-141230호 공보의 기술을 사용한 CMOS 인버터에서는, 서로 다른 재료로 이루어지는 P형 반도체층과 N형 반도체층을 동일 배선층 내에 공존시키기 위한 분류 제작 프로세스가 중요하다. 그 분류 제작 프로세스에서는, 통상, 한쪽 유형(예시:P형)의 반도체층을 앞서 형성한 후에, 다른 쪽 유형(예시:N형)의 반도체층을 형성한다. 이하, 구체적으로 설명한다.
우선, 캡 절연막 위에 P형 반도체막 및 P용 하드 마스크를 이 순서대로 적층한다. 다음에, 그 P형 반도체막 및 P용 하드 마스크를 원하는 형상으로 에칭한다. 그에 의해, P용 하드 마스크로 표면이 덮여진 P형 반도체층이 형성된다. 단, P형 반도체층의 측면은 노출되어 있다. 계속해서, 소자 분리 절연막 및 P용 하드 마스크 위에 N형 반도체막 및 N용 하드 마스크를 이 순서대로 적층한다. 다음에, 그 N형 반도체막 및 N용 하드 마스크를 원하는 형상으로 에칭한다. 그에 의해, N용 하드 마스크로 표면이 덮여진 N형 반도체층이 형성된다.
상기의 공정에서는, N형 반도체막을 성막할 때, P용 하드 마스크 아래의 P형 반도체층의 측면이 일부 노출되어 있다. 그 때문에, N형 반도체막은 P형 반도체층의 측면과 접촉한다. 그 결과, P형 반도체막의 재료가 N형 반도체층에 확산되거나, N형 반도체층의 재료가 P형 반도체막에 확산되거나 하는 등, P형 반도체층의 특성이 변질ㆍ열화될 가능성이 있다. 이것은, N형 반도체층과 P형 반도체층의 작성 순서를 반대로 해도 동일하다. 반도체층의 특성에 영향을 받지 않고 N형 반도체층과 P형 반도체층을 동일 배선층 내에 공존시키는 것이 가능한 기술이 요망되고 있다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 있어서, N형 반도체층과 P형 반도체층 중 한쪽에 있어서, 반도체층(및 하드 마스크층)의 측면을 덮도록 절연막을 형성한다.
상기 일 실시 형태에 있어서, 반도체층의 특성에 영향을 받지 않고 N형 반도체층과 P형 반도체층을 동일 배선층 내에 공존시킬 수 있다.
도 1a는 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 1b는 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 2는 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 3a는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3b는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3c는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3d는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3e는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3f는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3g는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3h는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3i는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3j는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3k는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3l은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3m은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 4a는 사이드 월을 형성하지 않는 경우에서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 4b는 사이드 월을 형성하지 않는 경우에서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5a는 사이드 월용의 피복 절연막을 남기는 경우에서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5b는 사이드 월용의 피복 절연막을 남기는 경우에서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5c는 사이드 월용의 피복 절연막을 남기는 경우에서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5d는 사이드 월용의 피복 절연막을 남기는 경우에서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 6은 도 5d의 구조와 본 실시 형태의 구조와의 차이를 나타내는 표이다.
도 7은 제1 실시 형태에 따른 반도체 장치의 구성의 제1 변형예를 도시하는 단면도이다.
도 8은 제1 실시 형태에 따른 반도체 장치의 구성의 제2 변형예를 도시하는 단면도이다.
도 9a는 제1 실시 형태에 따른 반도체 장치의 제2 변형예의 제조 방법을 도시하는 단면도이다.
도 9b는 제1 실시 형태에 따른 반도체 장치의 제2 변형예의 제조 방법을 도시하는 단면도이다.
도 10은 제2 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 11은 제3 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 12는 제4 본 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 13a는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 13b는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 13c는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 14는 제4 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 15는 콘택트용의 재료와 산화물 반도체층과의 접촉의 특성을 나타내는 그래프이다.
도 16은 제5 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 17은 콘택트용의 재료와 산화물 반도체층과의 접촉의 특성을 나타내는 그래프이다.
도 18은 본 실시 형태에 따른 반도체 장치의 P형 산화물 반도체층과 소스/드레인 전극과의 계면의 조성을 모식적으로 도시하는 단면도이다.
도 19는 본 실시 형태에 따른 반도체 장치의 특성을 계측한 소자를 도시하는 단면도이다.
도 20은 본 실시 형태에 따른 반도체 장치의 특성을 나타내는 그래프이다.
이하, 실시 형태에 따른 반도체 장치 및 반도체 장치의 제조 방법에 관해서, 첨부 도면을 참조하여 설명한다.
(제1 실시 형태)
제1 실시 형태에 따른 반도체 장치의 구성에 대해서 설명한다. 도 1a, 도 1b 및 도 2는, 본 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도 및 평면도이다. 단, 도 1a 및 도 1b는 도 2의 AA’ 단면을 도시하고, 도 1a는 도 1b의 주요부를 도시하고 있다.
본 실시 형태의 반도체 장치(100)는, 제1 배선층(150)과, 제2 배선층(170)과, 제1 트랜지스터(200)와, 제2 트랜지스터(300)를 구비하고 있다. 제1 배선층(150)은, 제1 층간 절연층(152)과, 제1 층간 절연층(152)의 표면에 매설된 제1 배선(164, 210, 310)을 갖고 있다. 제2 배선층(170)은, 제1 배선층(150) 위에 형성되고, 제1 배선(164, 210, 310) 및 제1 층간 절연층(152)을 덮는 캡 절연층(171)과, 제2 층간 절연층(172)과, 제2 층간 절연층(172)에 매설된 제2 배선(188, 289, 389)을 갖고 있다. 제1 트랜지스터(200)는, 제1 배선층(150) 및 제2 배선층(170) 내에 형성되고, 제1 도전형(예시:P형)이다. 제2 트랜지스터(300)는, 제1 배선층(150) 및 제2 배선층(170) 내에 형성되고, 제1 도전형과 서로 다른 제2 도전형(예시:N형)이다.
제1 트랜지스터(200)는, 제1 게이트 전극(210)과, 제1 게이트 절연막(171)과, 제1 산화물 반도체층(230)과, 제1 하드 마스크(232)와, 제1 사이드 월(240)을 구비하고 있다. 제1 게이트 전극(210)은, 제1 배선의 하나이다. 제1 게이트 절연막(171)은, 제1 게이트 전극(210) 위에 형성되고, 캡 절연층(171)의 일부를 포함한다. 제1 산화물 반도체층(230)은, 제1 게이트 절연막(171) 위에 형성되어 있다. 제1 하드 마스크(232)는, 제1 산화물 반도체층(230) 위에 형성되어 있다. 제1 사이드 월(240)은, 제2 층간 절연층(172)과는 별도로 형성되고, 제1 산화물 반도체층(230)의 측면을 덮고, 절연성을 갖고 있다. 한편, 제2 트랜지스터(300)는, 제2 게이트 전극(310)과, 제2 게이트 절연막(171)과, 제2 산화물 반도체층(330)과, 제2 하드 마스크(332)를 구비하고 있다. 제2 게이트 전극(310)은, 제1 배선의 다른 하나이다. 제2 게이트 절연막(171)은, 제2 게이트 전극(310) 위에 형성되고, 제1 게이트 절연막(171)과 연결되고, 캡 절연층(171)의 다른 일부를 포함한다. 제2 산화물 반도체층(330)은, 제2 게이트 절연막(171) 위에 형성되어 있다. 제2 하드 마스크(332)는, 제2 산화물 반도체층 위에 형성되어 있다. 제1 트랜지스터(200)와 제2 트랜지스터(300)는, 서로 반대 도전형의 트랜지스터이며, CMOS(Complementary Metal-Oxide Semiconductor)를 구성하고 있다.
이와 같은 구성을 취함으로써, 제2 산화물 반도체층(330)을 성막할 때, 미리 제1 하드 마스크(233) 아래의 제1 산화물 반도체층(230)의 측면이 제1 사이드 월(240)로 덮여져 있게 된다. 그 때문에, 제1 산화물 반도체층(230)은, 제2 산화물 반도체층(330)의 측면과 접촉하는 일은 없게 된다. 그 결과, 제1 산화물 반도체층(230)의 재료가 제2 산화물 반도체층(330)에 확산되거나, 제2 산화물 반도체층(330)의 재료가 제1 산화물 반도체층(230)에 확산되거나 하는 등, 제1 산화물 반도체층(230)의 특성이 변질ㆍ열화될 가능성이 없어진다. 이에 의해, 각 산화물 반도체층의 특성에 영향을 받지 않고 N형 반도체층과 P형 반도체층을 동일 배선층 내에 공존시키는 것이 가능해진다. 또한, 제1 산화물 반도체층(230) 위의 절연막이 제1 하드 마스크(232)의 1층(막 두께 d01)이며, 제2 산화물 반도체층(330) 위의 절연막이 동일하게 제2 하드 마스크(332)의 1층(막 두께 d02)이므로, 양자의 막 두께를 용이하게 대략 동일한 막 두께로 할 수 있다. 소스/드레인 전극용의 콘택트 홀의 개구를 동일한 에칭 시간으로 행할 수 있다. 그에 의해, 각 산화물 반도체층의 콘택트 특성을 대략 동일하게 할 수 있다.
이하, 본 실시 형태에 따른 반도체 장치(100)에 대해서, 더욱 설명한다.
반도체 장치(100)는 반도체 기판(101)과, 반도체 기판(101) 위에 형성된 콘택트층(130)과, 콘택트층(130) 위에 형성된 배선층(140)을 더 구비하고 있다. 반도체 기판(101)은 트랜지스터나 용량 소자에 예시되는 반도체 소자를 구비하고 있다. 이 도면의 예에서는, 트랜지스터(121, 122)가 형성되어 있다. 트랜지스터(121, 122)는 소자 분리층(120)으로 분리되어 있다. 콘택트층(130)은 반도체 기판(101) 위에 형성된 층간 절연층(131)과, 그에 매설된 콘택트(소스/드레인 전극)(142)를 구비하고 있다. 배선층(140)은 층간 절연층(131) 위에 형성된 층간 절연층(132)과, 그에 매설된 배선(144)을 구비하고 있다. 트랜지스터(121, 122)의 소스/드레인은 콘택트(소스/드레인 전극)(142)를 통하여, 배선(144)에 접속되어 있다.
제1 배선층(150)은 배선층(140) 위에 형성된 캡 절연층(151)과, 캡 절연층(151) 위에 형성된 제1 층간 절연층(152)을 구비하고 있다. 제1 배선층(150)은, 또한, 제1 층간 절연층(152)의 표면측에 형성된 상술한 제1 게이트 전극(210) 및 제2 게이트 전극(310) 외에, 비아(162) 및 제1 배선(164)을 구비하고 있다. 비아(162)는 하단이 캡 절연층(151)을 관통하고, 배선(144)에 접속되고, 상단이 제1 배선(164)에 접속되어 있다. 제1 배선(164)은, 제1 층간 절연층(152)의 표면측에 형성되어 있다. 이들 제1 배선(164), 제1 게이트 전극(210) 및 제2 게이트 전극(310)은, 동일한 제1 배선층(150)에 형성되어 있다.
제2 배선층(170)은, 제1 배선층(150) 위에 형성된 캡 절연층(171)과, 캡 절연층(171) 위에 형성된 제2 층간 절연층(172)을 구비하고 있다. 제2 배선층(170)은, 비아(189) 및 제2 배선(188)을 더 구비하고 있다. 비아(189)는 하단이 캡 절연층(171)을 관통하고, 제1 배선(164)에 접속되고, 상단이 제2 배선(188)에 접속되어 있다. 제2 배선(188)은, 제2 층간 절연층(172)의 표면측에 형성되어 있다. 이 도면의 예에서는, 듀얼 다마신 구조의 비아(189) 및 제2 배선(188)이 도시되어 있다.
제2 배선층(170)은, 또한, 캡 절연층(171) 위에 형성된 제1 산화물 반도체층(230)과, 그 제1 산화물 반도체층(230) 위에 형성된 제1 하드 마스크(232)와, 제1 산화물 반도체층(230)과 제1 하드 마스크(232)의 적층체의 주위에 형성된 사이드 월(240)을 구비하고 있다. 제1 게이트 전극(210)과, 게이트 절연막과 같은 캡 절연층(171), 제1 산화물 반도체층(230)에 의해, 제1 트랜지스터(200)가 구성된다. 제2 배선층(170)은, 콘택트(소스/드레인 전극)(289) 및 제2 배선(288)을 더 구비하고 있다. 콘택트(289)는 하단이 제1 하드 마스크(232)를 관통하고, 제1 산화물 반도체층(230)에 접속되고, 상단이 제2 배선(288)에 접속되어 있다. 제2 배선(288)은, 제2 층간 절연층(172)의 표면측에 형성되어 있다. 이 도면의 예에서는, 듀얼 다마신 구조의 콘택트(289) 및 제2 배선(288)이 도시되어 있다.
마찬가지로, 제2 배선층(170)은 캡 절연층(171) 위에 형성된 제2 산화물 반도체층(330)과, 그 제2 산화물 반도체층(330) 위에 형성된 제2 하드 마스크(332)를 더 구비하고 있다. 제2 게이트 전극(310)과, 게이트 절연막과 같은 캡 절연층(171), 제2 산화물 반도체층(330)에 의해, 제2 트랜지스터(300)가 구성된다. 제2 배선층(170)은, 콘택트(소스/드레인 전극)(389) 및 제2 배선(388)을 더 구비하고 있다. 콘택트(389)는 하단이 제2 하드 마스크(332)를 관통하고, 제2 산화물 반도체층(330)에 접속되고, 상단이 제2 배선(388)에 접속되어 있다. 제2 배선(388)은, 제2 층간 절연층(172)의 표면측에 형성되어 있다. 이 도면의 예에서는, 듀얼 다마신 구조의 콘택트(389) 및 제2 배선(388)이 도시되어 있다.
이미 상술한 바와 같이, 제1 트랜지스터(200)와 제2 트랜지스터(300)는 배선층 내 CMOS를 구성하고 있다. 이 CMOS[트랜지스터(200, 300)]는 게이트 전극(210, 310)으로서의 제1 배선을 갖는 제1 배선층(150)과, 채널[산화물 반도체층(230), 330)] 및 소스/드레인 전극[콘택트(289, 389))]을 갖는 제2 배선층(170)에 걸쳐서 형성되어 있다.
바꾸어 말하면, 한쪽 도전형의 제1 트랜지스터(200)는 채널을 제1 산화물 반도체층(230)으로 하고, 반대 도전형의 제2 트랜지스터(300)는 채널을 제2 산화물 반도체층(330)으로 한다. 각각의 트랜지스터는, 제1 배선층(150)에 형성된 제1 배선(Cu 배선)을 게이트 전극(210, 310)으로 하고, 캡 절연층(160)을 게이트 절연막으로 하고 있다. 제1 트랜지스터(200)의 채널인 제1 산화물 반도체층(230)과 제1 하드 마스크(232)의 측벽에는, 사이드 월(240)이 형성되어 있다. 사이드 월(240)은, 인접하는 트랜지스터간에서, 소자 분리막의 역할을 하고 있다. 단, 사이드 월(240)은, 제1 하드 마스크(232)의 측면을 덮고 있지 않아도, 적어도 제1 산화물 반도체층(230)의 측벽을 덮고 있으면 된다.
제2 배선층(170)에는, 하부의 제1 배선(Cu 배선)(164)과의 전기적 접속을 취하는 비아(189)가 형성되어 있다. 동시에 제1 산화물 반도체층(230)과의 전기적 접속을 취하는 콘택트(289)가 제1 하드 마스크(232)를 통해서 형성되고, 제1 트랜지스터(200)의 소스/드레인 전극으로 되어 있다. 동시에 제2 산화물 반도체층(330)과의 전기적 접속을 취하는 콘택트(389)가 제2 하드 마스크(332)를 통해서 형성되고, 제2 트랜지스터(300)의 소스/드레인 전극으로 되어 있다.
제1 트랜지스터(200)가 N형이고 제2 트랜지스터(300)가 P형, 혹은, 제1 트랜지스터(200)가 P형이고 제2 트랜지스터(300)가 N형 중 어느 쪽의 조합이어도 좋다. 제1 트랜지스터(200)와 제2 트랜지스터(300)를 직렬로 접속하고, 제1 게이트 전극(210)과 제2 게이트 전극(310)을 전기적으로 접속하면, CMOS 인버터가 형성된다. 또한, 여기서는, 본 실시 형태로서, 제1 배선(164)에 Cu 배선을 사용한 경우를 도시하고 있다. 그러나, 본 실시 형태는 그 예에 한정되는 것이 아니라, Al 배선을 사용한 경우도 마찬가지로 적용 가능하다.
이 CMOS 인버터는, 예를 들어 제2 배선(188), 비아(189), 제1 배선(164), 비아(162), 배선(144) 및 콘택트(142)를 통하여, 반도체 기판(101) 위의 반도체 소자[예시:트랜지스터(121, 122)]와 접속되어 있어도 좋다. 그에 의해, 그 CMOS 인버터를 스위치로 함으로써, 반도체 기판(101) 위의 반도체 소자의 레이아웃을 동일하게 한 상태로, 그 반도체 기판을 사용해서 서로 다른 기능을 실현할 수 있다.
다음에, 본 실시 형태에 따른 반도체 장치의 제조 방법에 대해서 구체적으로 설명한다. 도 3a 내지 도 3m은, 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 각 도면은, 도 2에 있어서의 AA’ 단면에 대응하고 있다. 또한, 도 3a 내지 도 3m에 있어서, 반도체 기판(101), 콘택트층(130) 및 배선층(140)에 대해서는 기재를 생략하고 있다.
우선, 도 3a에 도시하는 바와 같이, 제1 게이트 전극(210) 및 제2 게이트 전극(310)으로서의 제1 배선이 형성된 제1 배선층(150) 위에, 제1 게이트 전극(210) 및 제2 게이트 전극(310)에 접하고, 제1 게이트 절연막(171) 및 제2 게이트 절연막(171)으로서의 캡 절연층(171)을 형성하는 공정을 실행한다. 다음에, 도 3b 내지 도 3d에 도시하는 바와 같이, 제1 게이트 전극(210) 상방에, 캡 절연층(171)을 개재하여, 제1 도전형의 제1 산화물 반도체층(230) 및 제1 하드 마스크층(232)의 제1 적층 구조(230+232)를 형성하는 공정을 실행한다. 계속해서, 도 3e에 도시하는 바와 같이, 제1 적층 구조(230+232) 및 캡 절연층(171)을 덮도록, 절연막(240)을 형성하는 공정을 실행한다. 그 후, 도 3f에 도시하는 바와 같이, 절연막(240)을 에치 백하고, 제1 산화물 반도체층(230)의 측면을 덮는 제1 측벽막(240)을 형성하는 공정을 실행한다. 다음에, 제2 게이트 전극(310) 상방에, 캡 절연층(171)을 개재하여, 제1 도전형과 다른 제2 도전형의 제2 산화물 반도체층(330) 및 제2 하드 마스크층(332)의 제2 적층 구조(330+332)를 형성하는 공정을 실행한다. 계속해서, 제1 적층 구조(230+232) 및 제2 적층 구조(330+332)를 덮도록 층간 절연층(172)을 형성하는 공정을 실행한다. 그 후, 층간 절연층(172) 및 제1 하드 마스크(232) 및 제2 하드 마스크(332)를 통하여, 제1 산화물 반도체층(230) 및 제2 산화물 반도체층(330)의 각각에 접속하는 소스/드레인 전극(289, 389)을 형성하는 공정을 실행한다.
본 실시 형태에서는, 도 3e 및 도 3f의 공정에 도시하는 바와 같이, 제1 트랜지스터(200) 및 제1 하드 마스크(232)의 측면에, 사이드 월(240)을 형성하고 있다. 사이드 월(240)은 노출되어 있었던 제1 산화물 반도체층(230)의 측면을 덮고, 제1 산화물 반도체층(230)을 제2 산화물 반도체층(330)으로부터 물리적ㆍ화학적ㆍ전기적으로 분리하고 있다. 따라서, 이와 같은 사이드 월(240)의 소자 분리막으로서의 기능에 의해, 제1 산화물 반도체층(230)의 특성이, 제2 산화물 반도체층(330)이나 전후의 공정에 의해 변질ㆍ열화된다고 하는 것을 방지할 수 있다.
덧붙여, 본 실시 형태에서는, 상기의 소자 분리막을, 제1 적층 구조(230+232) 전체를 덮는 피복 절연막(후술) 그 자체가 아니라, 그 피복 절연막을 또한 에치 백하여 형성한 사이드 월(240)에 의해 행한다. 그 때문에, 「소자 분리」 이후에 있어서, 제1 산화물 반도체층(230)의 상부와 제2 산화물 반도체층(330) 상부 사이에서, 하드 마스크 및 피복 절연막에 의한 막 두께차가 발생하지 않는다. 그 결과, 콘택트 홀 형성시의 드라이 에칭에 있어서, 제1 산화물 반도체층(230)의 상부와 제2 산화물 반도체층(330)의 상부에서, 한쪽을 지나치게 에칭하는 것을 억제할 수 있다. 그에 의해, 한쪽 산화물 반도체층이 모두 소실되어 버리는 경우가 없어진다. 그 결과, 배선층 내 능동 소자의 CMOS 형성에 있어서, 콘택트 불량에 수반하는 수율의 저하를 방지할 수 있다.
이하, 본 실시 형태에 따른 반도체 장치(100)의 제조 방법에 대해서, 더욱 설명한다.
우선, 도 2에 도시하는 바와 같이, 반도체 기판(101)에 소자 분리층(120)을 형성한다. 다음에, 반도체 기판(101) 위에 반도체 소자로서 예를 들어 트랜지스터(121, 122)를 형성한다. 계속해서, 콘택트층(130)[층간 절연층(131) 및 콘택트(142)를 포함함] 및 배선층(140)[층간 절연층(132) 및 배선(144)을 포함함]을 형성한다. 이들의 공정은, 종래 알려진 방법을 사용할 수 있다.
다음에, 도 3a에 도시하는 바와 같이, 배선층(140)(도시 생략) 위에, Cu 확산 방지용의 캡 절연층(151) 및 제1 층간 절연층(152)을 이 순서대로 성막한다. 캡 절연층(151)의 재료는 질화실리콘(SiN)이나 질화탄화실리콘(SiCN)에 예시된다. 제1 층간 절연층(152)은 산화실리콘(SiO2) 또는 산화실리콘보다 유전율이 낮은, 저유전율 절연층이며, SiOC(H)막이나 SiLK(등록 상표) 등의 탄소 함유막에 예시된다. 계속해서, 제1 층간 절연층(152)에, 비아(162), 제1 배선(164), 제1 게이트 전극(210) 및 제2 게이트 전극(310)을, 싱글 다마신법 또는 듀얼 다마신법을 사용해서 매립한다. 이에 의해, 제1 배선층(150)이 형성된다. 비아(162), 제1 배선(164), 제1 게이트 전극(210) 및 제2 게이트 전극(310)의 재료로서는, 구리(Cu)가 예시된다. 그 후, 제1 층간 절연층(152), 제1 배선(164), 제1 게이트 전극(210) 및 제2 게이트 전극(310)을 덮도록 캡 절연층(171)을 형성한다. 캡 절연층(171)의 재료는 질화실리콘(SiN)이나 질화탄화실리콘(SiCN)에 예시된다. 그 막 두께는 10 내지 50㎚ 정도이다. 이들의 공정은, 구리(Cu) 배선층을 갖는 통상적인 반도체 장치와 마찬가지의 방법에 의해 형성된다.
다음에, 도 3b에 도시하는 바와 같이, 캡 절연층(171) 위에, 제1 트랜지스터(200)의 채널이 되는 제1 산화물 반도체층(230)을, 예를 들어 스퍼터링법에 의해 형성한다. 채널로서 바람직한 재료는, InGaZnO(IGZO)층, InZnO층, ZnO층, ZnAlO층, ZnCuO층, NiO층, SnO층, SnO2층, CuO층, Cu2O층, Ta2O5층 및 TiO2층에 예시된다. 그 막 두께는 10 내지 50㎚ 정도이다. 계속해서, 이 제1 산화물 반도체층(230) 위에, 제1 하드 마스크(232)를, 예로 들어 플라즈마 CVD법에 의해 형성한다. 제1 하드 마스크(232)의 재료는, 산화실리콘(SiO2), 산화탄화실리콘(SiOC), 탄소(C) 및 질화실리콘(SiN)과 같은 절연막이나 그들의 조합에 예시된다. 그 막 두께는 30 내지 200㎚ 정도인 것이 바람직하다.
다음에, 도 3c에 도시하는 바와 같이, 제1 산화물 반도체층(230) 및 제1 하드 마스크(232)를, 통상의 포토리소그래피 및 드라이 에칭을 사용해서 패터닝한다. 그에 의해, 제1 트랜지스터(200)의 소자 형상으로 제1 산화물 반도체층(230) 및 제1 하드 마스크(232)가 성형된다. 즉, 제1 트랜지스터(200)용의 채널이 되는 제1 산화물 반도체층(230)이 섬 형상으로 형성된다(도 2 참조). 그 후, 도 3d에 도시하는 바와 같이, 제1 하드 마스크(232) 위의 레지스트를 제거한다. 그에 의해, 표면에는 캡 절연층(171) 및 제1 하드 마스크(232)가 노출되어 있는 것 외에, 제1 하드 마스크(232) 아래의 섬 형상의 제1 산화물 반도체층(230)의 측면도 노출되어 있다.
다음에, 도 3e에 도시하는 바와 같이, 캡 절연층(171) 및 제1 하드 마스크(232) 위에, 사이드 월(240)이 되는 절연막[이하, 피복 절연막(240)이라고도 함]을, 예를 들어 CVD법에 의해 형성한다. 피복 절연막(240)[사이드 월(240)이 되는 절연막]의 재료로서는, 산화실리콘(SiO2)이나 질화실리콘(SiN)에 예시된다. 그 막 두께는 10 내지 200㎚ 정도이다. 피복 절연막(240)은 캡 절연층(171) 및 제1 하드 마스크(232)의 표면뿐만 아니라, 노출되어 있었던 제1 산화물 반도체층(230)의 측면도 덮고 있다.
다음에, 도 3f에 도시하는 바와 같이, 피복 절연막(240)에, 전체면 에치 백을 행한다. 그에 의해, 제1 산화물 반도체층(230) 및 제1 하드 마스크(232)의 측면에 사이드 월(240)이 형성된다. 사이드 월(240)은 섬 형상의 제1 산화물 반도체층(230)이 노출되어 있었던 측면을 덮고, 다른 막이나 프로세스의 영향을 받지 않도록 보호하고 있다. 그 역할을 고려하면, 사이드 월(240)은, 제1 하드 마스크(232)의 측면을 덮고 있지 않아도, 적어도 제1 산화물 반도체층(230)의 측벽을 덮고 있으면 된다. 단, 도 3l에 도시하는 바와 같이, 안전을 위해, 에치 백하는 막 두께를 줄여, 제1 산화물 반도체층(230) 및 제1 하드 마스크(232)의 측면에 사이드 월(240)을 형성할 때에, 캡 절연층(171) 및 제1 하드 마스크(232) 위에 약간 피복 절연막(240)을 잔존시켜도 좋다.
다음에, 도 3g에 도시하는 바와 같이, 캡 절연층(171), 제1 하드 마스크(232) 및 사이드 월(240) 위에, 제2 트랜지스터(300)의 채널이 되는 제2 산화물 반도체층(330)을, 예를 들어 스퍼터링법에 의해 형성한다. 채널로서 바람직한 재료는, InGaZnO(IGZO)층, InZnO층, ZnO층, ZnAlO층, ZnCuO층, NiO층, SnO층, SnO2층, CuO층, Cu2O층, Ta2O5층 및 TiO2층에 예시된다. 그 막 두께는 10 내지 50㎚ 정도이다. 계속해서, 이 제2 산화물 반도체층(330) 위에, 제2 하드 마스크(332)를, 예를 들어 플라즈마 CVD법에 의해 형성한다. 제2 하드 마스크(332)의 재료는, 산화실리콘(SiO2), 산화탄화실리콘(SiOC), 탄소(C) 및 질화실리콘(SiN)과 같은 절연막이나 그들의 조합에 예시된다. 그 막 두께는 30 내지 200㎚ 정도인 것이 바람직하다.
다음에, 도 3h에 도시하는 바와 같이, 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)를, 통상의 포토리소그래피 및 드라이 에칭을 사용해서 패터닝한다. 그에 의해, 제2 트랜지스터(300)의 소자 형상으로 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)가 성형된다. 즉, 제2 트랜지스터(300)용의 채널이 되는 제2 산화물 반도체층(330)이 섬 형상으로 형성된다(도 2 참조). 그 후, 도 3i에 도시하는 바와 같이, 제2 하드 마스크(332) 위의 레지스트를 제거한다. 그에 의해, 캡 절연층(171) 위에는, 제1 트랜지스터(200)의 제1 하드 마스크(232), 제1 산화물 반도체층(230) 및 사이드 월(240)과, 제2 트랜지스터(300)의 제2 하드 마스크(332) 및 제2 산화물 반도체층(330)이 형성된다.
다음에, 도 3j에 도시하는 바와 같이, 캡 절연층(171), 제1 하드 마스크(232), 사이드 월(240) 및 제2 하드 마스크(332)를 덮도록, 제2 층간 절연층(172)을 형성한다. 제2 층간 절연층(172)은 산화실리콘(SiO2) 또는 산화실리콘보다 유전율이 낮은, 저유전율 절연층이며, SiOC(H)막이나 SiLK(등록 상표) 등의 탄소 함유막에 예시된다. 계속해서, 도 3k에 도시하는 바와 같이, 제2 층간 절연층(172)에, 비아(189), 콘택트(소스/드레인 전극)(289, 389) 및 제2 배선(188, 288, 388)을, 싱글 다마신법 또는 듀얼 다마신법을 사용해서 매립한다. 이에 의해, 제2 배선층(170)이 형성된다. 비아(189), 콘택트(289, 389) 및 제2 배선(188, 288, 388)의 재료로서는, 배리어막으로서 티타늄(Ti)/질화 티타늄(TiN) 또는 Ta/TaN을 사용한 구리(Cu)가 예시된다. 도시하고 있지 않지만, 제2 층간 절연층(172)에, 비아를 형성한 후에 비아에 매립되고 제2 층간 절연층(172) 위에도 형성된 TiN/Al/TiN/Ti로 구성되는 패드 전극을 이용해도 좋다.
이상의 공정에 의해, 본 실시 형태에 따른 반도체 장치(100)가 제조된다.
또한, 도 3f 대신에 도 3l에 도시하는 바와 같이, 제1 산화물 반도체층(230) 및 제1 하드 마스크(232)의 측면에 사이드 월(240)을 형성할 때, 캡 절연층(171) 및 제1 하드 마스크(232) 위에 약간 피복 절연막(240)을 잔존시킨 경우, 최종적인 반도체 장치(100)는 도 3k 대신에 도 3m과 같게 된다.
본 실시 형태에 따른 반도체 장치의 제조 방법에서는, 도 3e 및 도 3f의 공정에 도시하는 바와 같이, 제1 산화물 반도체층(230) 및 제1 하드 마스크(232)의 측면에, 사이드 월(240)을 형성하고 있다. 그러나, 그와 같은 사이드 월(240)을 형성하지 않고 반도체 장치를 제조하는 방법도 생각된다. 예를 들어, 이하와 같은 방법이 생각된다.
도 4a 내지 도 4b는, 사이드 월(240)을 형성하지 않는 경우에서의 반도체 장치의 제조 방법(일부)을 도시하는 단면도이다. 도 3d의 공정 이후, 도 4a에 도시하는 바와 같이, 즉시, 캡 절연층(171), 제1 산화물 반도체층(230) 및 제1 하드 마스크(232) 위에, 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)를 이 순서대로 성막한다. 다음에, 도 4b에 도시하는 바와 같이, 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)를, 통상의 포토리소그래피 및 드라이 에칭을 사용해서 패터닝한다. 그 후에는, 도 3j 및 도 3k의 공정과 동일하다.
상기의 도 4a 및 도 4b의 공정을 사용하는 제조 방법은, 도 3e 및 도 3f의 공정이 없는 분만큼 공정이 간소화된다. 그러나, 제2 산화물 반도체층(330)을 성막할 때, 제1 하드 마스크(232) 아래의 제1 산화물 반도체층(230)의 측면이 일부 노출되어 있다(도 4a의 P1). 그 때문에, 제2 산화물 반도체층(330)은, 제1 산화물 반도체층(230)의 측면과 접촉한다. 그 결과, 제2 산화물 반도체층(330)의 재료가 제1 산화물 반도체층(230)에 확산되거나, 제1 산화물 반도체층(230)의 재료가 제2 산화물 반도체층(330)에 확산되거나, 에칭 잔류물에 의해 N형 및 P형이 접촉한 영역이 남는 등, 제1 산화물 반도체층(230)의 특성이 변질ㆍ열화될 가능성이 있다.
그 때문에, 본 실시 형태의 공정에서는, 도 3e 및 도 3f의 공정에 도시하는 바와 같이, 캡 절연층(171) 및 제1 하드 마스크(232)의 측면에, 사이드 월(240)을 형성하는 것으로 하고 있다. 사이드 월(240)은 노출되어 있었던 제1 산화물 반도체층(230)의 측면을 덮고, 제1 산화물 반도체층(230)을 다른 막[예시:제2 산화물 반도체층(330)]으로부터 물리적ㆍ화학적ㆍ전기적으로 분리하고 있다. 따라서, 이와 같은 사이드 월(240)의 소자 분리막으로서의 기능에 의해, 제1 산화물 반도체층(230)의 특성이 변질ㆍ열화되는 것을 방지할 수 있다.
또한, 본 실시 형태에 따른 반도체 장치의 제조 방법에서는, 도 3e 및 도 3f의 공정에 도시하는 바와 같이, 캡 절연층(171) 및 제1 하드 마스크(232) 위에 피복 절연막(240)을 형성 후, 그것을 에치 백하여 사이드 월(240)을 형성하고 있다. 그러나, 그와 같은 에치 백을 행하지 않고, 피복 절연막(240)을 그대로 남겨서 반도체 장치를 제조하는 방법도 생각된다. 예를 들어, 이하와 같은 방법이 생각된다.
도 5a 내지 도 5d는, 사이드 월용의 피복 절연막을 남기는 경우에서의 반도체 장치의 제조 방법(일부)을 도시하는 단면도이다. 도 5a(도 3e와 동일함)의 공정 이후, 도 5b에 도시하는 바와 같이, 에치 백을 행하지 않고, 즉시 피복 절연막(240) 위에, 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)를 이 순서대로 성막한다. 다음에, 도 5c에 도시하는 바와 같이, 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)를, 통상의 포토리소그래피 및 드라이 에칭을 사용해서 패터닝한다. 그 후, 도 5d에 도시하는 바와 같이, 피복 절연막(240) 및 제2 하드 마스크(332)를 덮도록 제2 층간 절연층(172)을 형성하고, 제2 층간 절연층(172)에 비아(189), 콘택트(289, 389) 및 제2 배선(188, 288, 388)을 싱글 다마신법 또는 듀얼 다마신법을 사용해서 매립한다.
상기의 도 5a 내지 도 5d의 공정을 사용하는 제조 방법은, 도 3f의 공정이 없는 분만큼 공정이 간소화된다. 덧붙여, 제2 산화물 반도체층(330)을 성막할 때, 제1 하드 마스크(232) 아래의 제1 산화물 반도체층(230)의 측면은 피복 절연막(240)으로 덮여져 있으므로, 도 4a 및 도 4b의 공정에서 일어날 수 있는 제1 산화물 반도체층(230)의 특성의 변질ㆍ열화를 방지할 수 있다(도 5b의 P2). 즉, 피복 절연막(240)은 소자 분리막의 역할을 하고 있다. 그러나, 이 제조 방법은, 이하에 기재하는 바와 같은 문제점이 존재한다.
도 5d에 도시되는 바와 같이, 제1 산화물 반도체층(230) 상부에는, 제1 하드 마스크(232)와 피복 절연막(240)의 적층 구조가 형성되어 있다(막 두께 d1). 한편, 제2 산화물 반도체층(330) 상부에는, 제2 하드 마스크(332)만이 형성되어 있다(막 두께 d2). 따라서, 제1 트랜지스터(200)와 제2 트랜지스터(300) 사이에서, 산화물 반도체층 위의 절연막에 막 두께차가 발생하고 있다(Δd1=d1-d2). 이와 같은 막 두께차 Δd1은, 콘택트(289, 389)의 콘택트 홀을 에칭으로 형성할 때, 적정한 에칭을 할 수 없게 할 우려가 있다. 예를 들어, 콘택트(289)용의 콘택트 홀에 깊이를 맞추면, 콘택트(389)의 콘택트 홀을 지나치게 뚫어, 제2 산화물 반도체층(330)을 관통할 가능성이 있다. 또한, 콘택트(389)용의 콘택트 홀에 깊이를 맞추면, 콘택트(289)의 콘택트 홀을 충분히 뚫지 않고, 제1 산화물 반도체층(230)에 도달하지 않을 가능성이 있다.
동시에, 도 5d에 도시되는 바와 같이, 제1 트랜지스터(200)의 게이트 절연막은, 캡 절연층(171)뿐이다(막 두께 d3). 한편, 제2 트랜지스터(300)의 게이트 절연막은 캡 절연층(171)과 피복 절연막(240)의 적층 구조이다(막 두께 d4). 따라서, 제1 트랜지스터(200)와 제2 트랜지스터(300) 사이에서, 게이트 절연막에 막 두께차가 발생하고 있다(Δd2=d4-d3). 이와 같은 막 두께차 Δd2는, 제1 트랜지스터(200)와 제2 트랜지스터(300)를 CMOS 인버터로서 사용하는 경우, 적절한 온ㆍ오프 동작을 할 수 없을 가능성이 있다.
이들의 막 두께차 Δd1, Δd2는, 도 5d에 도시하는 바와 같이, 피복 절연막(240)이 산화물 반도체층(채널)의 상부에 존재하거나, 하부에 존재하는 것으로 발생하고 있다. 게이트 절연막의 막 두께차 Δd2는, 후술하는 본 실시 형태의 변형예 등의 제조 방법을 응용함으로써, 해소하는 것이 가능하다. 그리고, 각 산화물 반도체의 도전형에 최적화한 게이트 절연막을 선택하는 것이 가능하다. 한편, 산화물 반도체층 위의 절연막의 막 두께차 Δd1에 관해서는, 해소하는 것이 곤란하다.
그러나, 본 실시 형태에 따른 반도체 장치의 제조 방법에 의해, 그 문제를 해소할 수 있다.
도 6은, 도 5d의 구조와 본 실시 형태의 구조와의 차이를 나타내는 표이다. 여기서, 「B」는 도 5d의 구조를 나타내고, 「A」는 본 실시 형태의 구조를 나타낸다. 또한, 「NMOS 상」은 제1 산화물 반도체층(230) 위의 절연층의 막 두께를 나타내고, 「PMOS 상」은 제2 산화물 반도체층(330) 위의 절연층의 막 두께를 나타낸다. 「NMOS-HM」은 제1 하드 마스크(232) 형성시를 나타낸다. 「NMOS 가공」은, 채널 형상으로 제1 하드 마스크(232)를 가공하였을 때를 나타낸다. 「소자 분리」는 피복 절연막(240)의 형성시 또는 그 후의 에치 백에 의한 사이드 월(240)의 형성시를 나타낸다. 「PMOS-HM」은 제2 하드 마스크(332) 형성시를 나타낸다. 「PMOS 가공」은 채널 형상으로 제2 하드 마스크(332)를 가공하였을 때를 나타낸다. 「ILD」는 층간 절연층(1720)의 형성시를 나타낸다.
도 5d의 구조(「B」)에서는, 앞서 형성된 제1 트랜지스터(200)(「NMOS 상」)에는, 가공 후의 하드 마스크(HM)의 잔여막(60㎚)과 소자 분리의 피복 절연막(240)(50㎚)의 적층 구조가 남는다. 그 결과, 제1 산화물 반도체(230) 위의 막의 막 두께는 110㎚가 된다(「소자 분리」). 그 후, 형성된 제2 트랜지스터(300)(「PMOS 상」)에는, 가공 후의 하드 마스크(HM)의 잔여막(60㎚)이 남는다. 그 결과, 제2 산화물 반도체(330) 위의 막의 막 두께는 60㎚가 된다(「PMOS 가공」). 따라서, 제1 산화물 반도체층(230) 상부와 제2 산화물 반도체층(330) 상부 사이에서 막 두께차 Δd1이 발생하고 있었다(이 표의 예에서는 50㎚). 이로 인해, 콘택트 홀 형성시의 드라이 에칭 시간을, 제1 산화물 반도체층(230)의 상부(NMOS 상)에 맞추면, 제2 산화물 반도체층(330)의 상부(PMOS 상)에서 지나치게 에칭할 우려가 있다.
한편, 본 실시 형태의 구조(「A」)에서는, 소자 분리를, 피복 절연막(240) 그 자체가 아니라, 피복 절연막(240)을 에치 백하여 형성한 사이드 월(240)에 의해 행한다. 그 때문에, 「소자 분리」 이후에서도, 제1 산화물 반도체층(230) 상부와 제2 산화물 반도체층(330) 상부 사이에서 막 두께차가 발생하지 않는다. 그 결과, 콘택트 홀 형성시의 드라이 에칭 시간이 제1 산화물 반도체층(230) 상부와 제2 산화물 반도체층(330) 상부에서 동일하게 할 수 있다. 그에 의해, 한쪽 산화물 반도체층(이 표의 예에서는 PMOS측)이 모두 소실되어 버리는 경우(콘택트 홀이 산화물 반도체층을 관통하는 경우)가 없어진다. 그 결과, 배선층 내 능동 소자의 CMOS 형성에 있어서, 콘택트 불량에 수반하는 수율의 저하를 방지할 수 있다.
(제1 변형예)
도 7은, 본 실시 형태에 따른 반도체 장치의 구성의 제1 변형예를 도시하는 단면도이다. 이 도 7의 경우를 도 1a의 경우와 비교하면, 제1 하드 마스크(232) 및 제1 산화물 반도체층(230)의 측면에 사이드 월(240)을 갖고 있을 뿐만 아니라, 제2 하드 마스크(332) 및 제2 산화물 반도체층(330)의 측면에도 사이드 월(340)을 갖고 있는 점에서, 도 1a의 경우와 다르다. 이하, 차이점에 대해서, 주로 설명한다.
이와 같은 구성은, 상기 도 3a 내지 도 3k의 반도체 장치의 제조 방법에 있어서, 도 3i의 공정과 도 3j의 공정 사이에, 이하의 공정을 추가하면 된다. 우선, 도 3e의 공정과 마찬가지로, 캡 절연층(171), 제1 하드 마스크(232), 사이드 월(240) 및 제2 하드 마스크(332) 위에, 사이드 월(340)이 되는 절연막을, 예를 들어 CVD법에 의해 형성한다. 다음에, 도 3f의 공정과 마찬가지로, 사이드 월(340)이 되는 절연막에, 전체면 에치 백을 행한다. 그에 의해, 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)의 측면에 사이드 월(340)이 형성된다. 이 경우, 사이드 월(240)의 측면에 또한 사이드 월(241)이 남는 경우도 있다.
본 변형예의 경우에도, 도 1a, 도 1b 및 도 2의 경우와 마찬가지의 효과를 얻을 수 있다.
또한, 이 사이드 월(340)은 노출되어 있었던 제2 산화물 반도체층(330)의 측면을 덮고 있다. 따라서, 이 사이드 월(340)에 의해, 제2 산화물 반도체층(330)이 다른 막이나 프로세스의 영향을 받지 않도록 보호할 수 있다.
(제2 변형예)
도 8은, 본 실시 형태에 따른 반도체 장치의 구성의 제2 변형예를 도시하는 단면도이다. 이 도 8의 경우를 도 1a의 경우와 비교하면, 캡 절연층(171)의 막 두께가, 제1 트랜지스터(200)의 위치와 제2 트랜지스터(300)의 위치로 서로 다른 점에서, 도 1a의 경우와 다르다. 이하, 차이점에 대해서, 주로 설명한다.
Cu 확산 방지용의 캡 절연층(171)은, 제1 산화물 반도체층(230)의 존재하지 않는 영역에 있어서, 제1 산화물 반도체층(230)이 존재하는 영역보다도 막 두께차 Δd만큼 얇아져 있다. 이와 같은 구성은, 제1 산화물 반도체층(230)과 제2 산화물 반도체층(330)과의 재료 특성의 차이로부터, 제1 트랜지스터(200)와 제2 트랜지스터(300) 사이에서 게이트 절연막의 막 두께에 차를 형성하고자 하는 경우에 유효하다.
도 9a 및 도 9b는, 제1 실시 형태에 따른 반도체 장치의 제2 변형예의 제조 방법(일부)을 도시하는 단면도이다. 도 3e의 공정 후, 도 9a(도 3f와 동일함)에 도시하는 바와 같이, 제1 산화물 반도체층(230) 및 제1 하드 마스크(232)의 측면에 사이드 월(240)을 형성한 후에, 도 9b에 도시하는 바와 같이, 또한 오버 에칭 시간을 설정한다. 그에 의해, 제1 산화물 반도체층(230)의 존재하지 않는 영역의 캡 절연층(171)을 선택적으로 얇게 할 수 있다. 그 후의 공정은, 도 3g 이후의 공정과 동일하다. 또한, 이 때의 전체면 에치 백의 오버 에칭에 의해, 제1 하드 마스크(232)의 막 두께를 조정하는 것이 가능하다.
본 변형예의 경우에도, 도 1a, 도 1b 및 도 2의 경우와 마찬가지의 효과를 얻을 수 있다.
또한, 제1 트랜지스터(200)와 제2 트랜지스터(300) 사이에서 게이트 절연막의 막 두께를 서로 다르도록 변경이 가능해진다.
(제2 실시 형태)
제2 실시 형태에 따른 반도체 장치의 구성에 대해서 설명한다. 도 10은, 본 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다. 본 실시 형태의 반도체 장치는, 제2 트랜지스터(300)의 게이트 절연막이 2층 구조로 되어 있는 점에서, 제1 실시 형태의 특히 제2 변형예(도 8, 도 9a 내지 도 9b)의 반도체 장치와 다르다. 이하, 차이점에 대해서, 주로 설명한다.
Cu 확산 방지용의 캡 절연층(171)은, 제1 실시 형태의 제2 변형예와 마찬가지로, 제1 산화물 반도체층(230)의 존재하지 않는 영역에 있어서, 제1 산화물 반도체층(230)이 존재하는 영역보다도 막 두께차 Δd만큼 얇아져 있다. 그러나, 본 실시 형태에서는, 얇아진 캡 절연층(171)과 제2 산화물 반도체층(330) 사이에, 제2 상방 게이트 절연막(320)이 형성되어 있다. 그에 의해, 예를 들어, 제1 트랜지스터(200)의 게이트 절연막(171)이 도 9b와 같이 오버 에칭으로 되는 경우라도, 제1 트랜지스터(200)의 게이트 절연막과 제2 트랜지스터(300)의 게이트 절연막을 대략 동일한 막 두께로 할 수 있다. 또한, 예를 들어, 제2 트랜지스터(300)의 게이트 절연막을 원하는 재료(예시:high-k막) 및 막 두께로 할 수 있다.
이와 같은 구성은, 이하의 공정에 의해 실현할 수 있다. 우선, 제1 실시 형태의 제2 변형예의 도 9b의 공정 이후, 도 3g의 공정[제2 산화물 반도체층(330)의 형성] 이전에, 제2 상방 게이트 절연막(320)을 형성한다. 제2 상방 게이트 절연막(320)의 재료는, 예를 들어 산화실리콘(SiO2), 질화실리콘(SiN), 산화알루미늄(AlOx)에 예시된다. 계속해서, 도 3g의 공정으로서, 또한 제2 상방 게이트 절연막(320)의 상부에 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)를 순차 형성한다. 그 후, 도 3h 및 도 3i의 공정으로서, 제2 상방 게이트 절연막(320), 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)에 대하여, 제2 트랜지스터(300)의 채널 형상으로 패터닝을 행한다. 그때에, 제2 상방 게이트 절연막(320)도 동일한 형상으로 가공한다. 또한, 제2 상방 게이트 절연막(320)은 패터닝하지 않고, 대략 전방면에 잔존시켜 두어도 좋다. 이후의 공정에 대해서는, 도 3j 및 도 3k의 공정과 마찬가지이다.
본 실시 형태의 경우에도, 제1 실시 형태의 경우와 마찬가지의 효과를 얻을 수 있다.
또한, 제2 산화물 반도체층(330)의 하부에 제2 상방 게이트 절연막(320)을 배치함으로써, 제1 산화물 반도체층(230)과 제2 산화물 반도체층(330)의 각각에 대하여 최적인(원하는) 게이트 절연막을 배치하는 것이 가능해진다. 이에 의해, 게이트 리크의 저감, 트랜지스터의 임계값 제어, 신뢰성의 향상 등을 실현하는 것이 가능해진다. 특히, 제2 트랜지스터(300)에 대해서는, 재료, 막 두께를 최적으로 할 수 있다.
(제3 실시 형태)
제3 실시 형태에 따른 반도체 장치의 구성에 대해서 설명한다. 도 11은, 본 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다. 본 실시 형태의 반도체 장치는, 제1 트랜지스터(200)의 게이트 절연막 및 제2 트랜지스터(300)의 게이트 절연막이 모두 2층 구조로 되어 있는 점에서, 제1 실시 형태의 반도체 장치와 다르다. 이하, 차이점에 대해서, 주로 설명한다.
Cu 확산 방지용의 캡 절연층(171)은, 제1 배선층(150) 위에 균일한 막 두께로 형성되어 있다. 그러나, 제1 산화물 반도체층(230)의 하부에는 제1 상방 게이트 절연막(220), 제2 산화물 반도체층(330)의 하부에는 제2 상방 게이트 절연막(320)이 형성되어 있다. 따라서, 예를 들어, 제1 트랜지스터(200)의 게이트 절연막 및 제2 트랜지스터(300)의 게이트 절연막을, 각각 원하는 재료 및 막 두께로 할 수 있다. 즉, 각각의 게이트 절연막을 개별적으로 최적화하는 것이 가능해진다.
이와 같은 구성은, 이하의 공정에 의해 실현할 수 있다. 우선, 제1 실시 형태의 도 3a의 공정 이후, 도 3b의 공정[제1 산화물 반도체층(230)의 형성] 이전에, 제1 상방 게이트 절연막(220)을 형성한다. 계속해서, 도 3b 내지 도 3d의 공정에 있어서, 제1 산화물 반도체층(230) 및 제1 하드 마스크(232)를 패터닝할 때에, 제1 상방 게이트 절연막(220)도 동일한 형상으로 가공한다. 다음에, 도 3e 내지 도 3f의 공정 이후, 도 3g의 공정[제2 산화물 반도체층(330)의 형성] 이전에, 제2 상방 게이트 절연막(320)을 형성한다. 그 후, 도 3g 내지 도 3i의 공정에 있어서, 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)를 패터닝할 때에, 제2 상방 게이트 절연막(320)도 동일한 형상으로 가공한다. 이후의 공정에 대해서는, 도 3j 및 도 3k의 공정과 마찬가지이다.
본 실시 형태의 경우에도, 제1 실시 형태의 경우와 마찬가지의 효과를 얻을 수 있다.
또한, 제1 산화물 반도체층(230)의 하부에 제1 상방 게이트 절연막(220), 제2 산화물 반도체층(330)의 하부에 제2 상방 게이트 절연막(320)을 배치함으로써, 제1 산화물 반도체층(230)과 제2 산화물 반도체층(330)의 각각에 대하여 최적인(원하는) 게이트 절연막을 배치하는 것이 가능해진다. 이에 의해, 게이트 리크의 저감, 트랜지스터의 임계값 제어, 신뢰성의 향상 등을 실현하는 것이 가능해진다. 특히, 제1 트랜지스터(200) 및 제2 트랜지스터(300)에 대하여, 각각 독립적으로 재료, 막 두께를 최적으로 할 수 있다.
(제4 실시 형태)
제4 실시 형태에 따른 반도체 장치의 구성에 대해서 설명한다. 도 12는, 본 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다. 본 실시 형태의 반도체 장치는, 제1 트랜지스터(200) 및 제2 트랜지스터(300)의 게이트 절연막의 형상이 산화물 반도체의 형상보다도 평면에서 보아 넓은 점에서, 제3 실시 형태의 반도체 장치와 다르다. 이하, 차이점에 대해서, 주로 설명한다.
Cu 확산 방지용의 캡 절연층(171)은, 제1 배선층(150) 위에 균일한 막 두께로 형성되어 있다. 그러나, 제1 산화물 반도체층(230)과 제1 하드 마스크(232)의 측면에 사이드 월(240)이 형성되어 있을 뿐만 아니라, 제2 산화물 반도체층(330)과 제2 하드 마스크(332)의 측면에도 사이드 월(340)이 형성되어 있다. 또한, 제1 산화물 반도체층(230)과 그것을 둘러싸는 사이드 월(240)과의 형상에 맞추어, 그 형상의 하부에 제1 상방 게이트 절연막(220)이 형성되어 있다. 마찬가지로, 제2 산화물 반도체층(330)과 그것을 둘러싸는 사이드 월(340)과의 형상에 맞추어, 그 형상의 하부에 제2 상방 게이트 절연막(320)이 형성되어 있다.
이와 같은 구성은, 이하의 공정에 의해 실현할 수 있다. 도 13a 및 도 13c는, 제3 실시 형태에 따른 반도체 장치의 제조 방법(일부)을 도시하는 단면도이다. 우선, 제1 실시 형태의 도 3a의 공정 이후, 도 3b의 공정[제1 산화물 반도체층(230)의 형성] 이전에, 제1 상방 게이트 절연막(220)을 형성한다. 계속해서, 도 3b 내지 도 3d의 공정에 있어서, 제1 산화물 반도체층(230) 및 제1 하드 마스크(232)를 패터닝할 때에, 제1 상방 게이트 절연막(220)은 가공하지 않는다(도 13a). 다음에, 도 3e 내지 도 3f의 공정 이후(도 13b), 도 3g의 공정[제2 산화물 반도체층(330)의 형성] 이전에, 제1 상방 게이트 절연막(220)을, 제1 하드 마스크(232)와 사이드 월(240)의 형상으로 에칭에 의해 가공한다(도 13c). 그에 의해, 제1 트랜지스터(200)측의 섬 형상의 적층 구조가 형성된다. 다음에, 그 적층 구조 및 캡 절연층(171)을 덮도록, 제2 상방 게이트 절연막(320)을 형성한다. 계속해서, 도 3g 내지 도 3i의 공정에 있어서, 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)를 패터닝할 때에, 제2 상방 게이트 절연막(320)은 가공하지 않는다. 도 3i의 공정 이후, 도 3j의 공정[제2 층간 절연층(172)의 형성] 이전에, 도 3e의 공정과 마찬가지로, 제2 상방 게이트 절연막(320) 및 제2 하드 마스크(332) 위에, 사이드 월(340)이 되는 절연막을, 예를 들어 CVD법에 의해 형성한다. 다음에, 도 3f의 공정과 마찬가지로, 사이드 월(340)이 되는 절연막에, 전체면 에치 백을 행한다. 그에 의해, 제2 산화물 반도체층(330) 및 제2 하드 마스크(332)의 측면에 사이드 월(340)이 형성된다[이 경우, 사이드 월(240)의 측면에 또한 사이드 월(241)이 남는 경우도 있음]. 그 후, 제2 상방 게이트 절연막(320)을, 제2 하드 마스크(332)와 사이드 월(340)의 형상으로 에칭에 의해 가공한다. 그에 의해, 제2 트랜지스터(300)측의 섬 형상의 적층 구조가 형성된다. 이후의 공정에 대해서는, 도 3j 및 도 3k의 공정과 마찬가지이다.
본 실시 형태의 경우에도, 제3 실시 형태의 경우와 마찬가지의 효과를 얻을 수 있다.
덧붙여, 게이트 절연막(2층분)을 채널(산화물 반도체층)보다 넓게 취하는 것이 가능해진다. 상기 구조를 적용함으로써, 게이트 절연막 단부면에서의 리크 등이 대폭으로 저감하고, 신뢰성이 높은 디바이스를 제작하는 것이 가능해진다.
또한, 사이드 월(240, 340) 이하의 절연막이 캡 절연층(171)의 1층분이어도 좋은 경우라면, 하드 마스크(232, 332), 산화물 반도체층(230, 330) 및 게이트 절연막(220, 320)을 한번에 에칭하고, 그 후에 사이드 월(240)을 형성해도 좋다.
(제5 실시 형태)
제5 실시 형태에 따른 반도체 장치의 구성에 대해서 설명한다. 도 14는, 본 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다. 본 실시 형태는, P형의 산화물 반도체층을 채널로서 사용하는 P형의 트랜지스터에 관한 것이며, 이와 같은 트랜지스터는 제1 내지 제4 실시 형태의 반도체 장치의 트랜지스터로서 적용 가능하다. 또한, 본 실시 형태는, 그들의 반도체 장치의 트랜지스터로서 뿐만 아니라, 널리 P형의 산화물 반도체층과 금속과의 전기적 접속이나, 광대역 갭 반도체와 금속과의 전기적 접속에 대해서도 마찬가지로 적용 가능하다.
도 14는 본 실시 형태에 따른 반도체 장치로서의 트랜지스터의 구성의 일례를 나타내고 있다. 그 트랜지스터는, 게이트 전극(10)과, 게이트 절연막(20)과, 산화물 반도체층(30)과, 사이드 월(40)과, 소스/드레인 전극(콘택트)(50)을 구비하고 있다. 단, 산화물 반도체층(30)은 P형이다. P형의 산화물 반도체층(30)으로서는, 불순물을 도프한 ZnO층, ZnAlO층, ZnCuO층, NiO층, SnO층 및 Cu2O층이 예시된다. 또한, 소스/드레인 전극(50)은, 이 도면에 예시되는 바와 같이, 2층 구조이어도 좋다. 그 경우, 소스/드레인 전극(50)은 산화물 반도체층(30)과 접촉하는 제1 층(50a)과, 제1 층(50a) 위에 형성된 제2 층(50b)을 포함한다. 소스/드레인 전극(50)이 산화물 반도체층(30)과 오믹 접촉 가능하면, 제1 층(50a)의 막 두께는 얇아도 좋다. 소스/드레인 전극(50)의 재료에 대해서는 후술된다.
이 트랜지스터를 상기의 각 실시 형태에 적용하는 경우, 각 구성의 대응은, 예를 들어 이하와 같게 된다. 게이트 전극(10)은 게이트 전극(210, 310)에 대응한다. 게이트 절연막(20)은 캡 절연층(171, 171+220, 171+320)에 대응한다. 산화물 반도체층(30)은 산화물 반도체층(230, 330)에 대응한다. 사이드 월(40)은 사이드 월(240, 340)에 대응한다. 소스/드레인 전극(50)은 콘택트(289, 389)에 대응한다. 또한, 이 도면에서는, 하드 마스크(232, 332)의 기재는 생략하고 있다.
상기의 제1 내지 제4 실시 형태에서는, 배선층에 능동 소자(배선 능동 소자)를 형성하고 있다. 그 경우, 배선 능동 소자를 사용해서 회로의 전부 또는 일부를 형성하기 위해서는, N형의 배선 능동 소자 및 P형의 배선 능동 소자가 필요하다. N형의 배선 능동 소자로서는 InGaZnO를 채널로서 사용한 배선 능동 소자가 예시된다. P형의 배선 능동 소자로서는 SnO가 예시된다. 여기서, P형의 배선 능동 소자를 실현하기 위해서는, P형의 도전성을 갖는 산화물 반도체가 필요하지만, 이들은 주로 2eV 이상의 밴드갭을 갖는 와이드 갭 반도체이다. 일반적으로, 와이드 갭 반도체에서는, 전도대 단부가 진공 준위에서 보아 깊이 4eV 전후에 위치하는 것에 반해, 가전자대 단부는 6 내지 7.5eV에 위치한다. 한편, 통상적인 금속은, 3.8 내지 5.65eV 정도의 일함수를 갖는다. 이에 의해 P형 와이드 갭 반도체와 금속을 접촉하면, 통상은 쇼트키 장벽을 발생시킨다. 한편, 와이드 갭 반도체를 사용한 P형 전계 효과 트랜지스터나 P/N 접합 이용 디바이스에 있어서, P형 반도체와 콘택트용의 금속 사이에 오믹 접촉을 형성하는 것은, 디바이스의 기생 저항 저감을 위해 중요하다.
특허문헌 2 및 비특허문헌 3에는, P형 산화물 반도체 SnO를 사용한 P형의 전계 효과 트랜지스터가 개시되어 있다. 이 트랜지스터는, YSZ 기판 위에 형성된 P형 산화물 반도체 SnO를 채널로 하고, 그 상부에 형성된 a-Al2Ox를 게이트 절연막으로 하고, Ni와 Au를 적층으로 한 금속을 소스/드레인 전극 및 게이트 전극으로 하고 있다. 또한, 비특허문헌 4에는, P형 산화물 반도체 SnO를 사용한 P형의 전계 효과 트랜지스터가 개시되어 있다. 이 트랜지스터는, 게이트 전극을 겸하는 n+-Si 기판 위에 형성된 SiNx층을 게이트 절연막으로 하고, 그 상부에 형성된 P형 산화물 반도체 SnO를 채널로 하고, SnO에 접하는 형태로 형성된 Pt 금속을 소스/드레인 전극으로 하고 있다.
상기 특허문헌 2, 비특허문헌 3 및 비특허문헌 4의 전계 효과 트랜지스터에서는, 금속으로서는 일함수가 5eV보다 큰 Ni나 Au나 Pt를 사용하고, P형 산화물 반도체 SnO에 대한 접촉 저항을 저감하고자 하고 있다. 그러나, 발명자가 검토한 바, 금회 새롭게 이하의 사실을 발견하였다. 즉, P형 산화물 반도체에, 상기의 금속을 콘택트용의 금속으로서 사용한 경우, 콘택트용의 금속과 P형 산화물 반도체 사이에 큰 접촉 저항 즉 쇼트키 장벽에 의한 기생 저항이 발생하고, 다양한 P형 반도체 특성을 측정하기 위한 장해가 되어 있다. 그 때문에, 콘택트용의 금속과 P형 산화물 반도체 사이의 접촉 저항을 최소한으로 하는 재료ㆍ프로세스의 실현이 과제로 되어 있다.
따라서, 본 실시 형태에서는, P형의 산화물 반도체층(30)과 접속하는 콘택트용의 금속으로서, 도전성 산화물을 사용한다. 즉, 소스/드레인 전극(50)의 적어도 제1 층(50a)용의 재료로서, 도전성 산화물을 사용한다. 도전성 산화물은 가전자대가 P형의 산화물 반도체의 가전자대와 거의 동일 위치에 존재하므로, 오믹 콘택트를 형성하는 데 적합하기 때문이다. 이에 의해, P형의 산화물 반도체에의 저접촉 저항을 실현할 수 있다. 또한, 제2 층(50b)의 재료는, 제1 층(50a)의 재료와 동일해도 좋고, 제1 층(50a)의 재료와 오믹 접촉이 가능한 다른 도전성 산화물 또는 금속 재료이어도 좋다.
콘택트용의 재료인 도전성 산화물로서는, 산화 인듐 주석(ITO), 산화 루테늄(RuO2), 산화 티타늄(TiOx), 산소 결손된 산화물 반도체, 금속 등을 도프한 산화물 반도체가 예시된다. 이 경우에서의 산화물 반도체는, 채널로서 사용 가능한 상술한 산화물 반도체에 대해서, 산소 결손의 정도가 다른 것이나, 금속의 종류나 도핑의 정도가 다른 것을 포함하고 있다. 또한, 그 산화물 반도체는 가전자대가 깊은 P형 산화물 반도체가 바람직하고, 가전자대가 산화물 반도체층(30)의 산화물 반도체보다도 깊은 것이 보다 바람직하다.
여기서, N형의 산화물 반도체에 대해서는, 콘택트용의 재료로서, 상기와 같은 도전성 산화물이 아니라, 금속을 사용할 수 있다. 따라서, N형의 배선 능동 소자 및 P형의 배선 능동 소자의 양쪽을 사용하는 회로(예시:제1 내지 제4 실시 형태)에서는, N형의 배선 능동 소자와 P형의 배선 능동 소자는 콘택트용의 재료로서 서로 다른 재료를 사용하게 된다.
본 실시 형태의 반도체 장치를 제조하는 경우, 이하와 같은 방법이 생각된다. 즉, N형의 배선 능동 소자 및 P형의 배선 능동 소자의 양쪽을 사용하는 회로를 제조하는 경우, 콘택트 형성에 있어서 분류 제작 프로세스를 도입한다. 구체적으로는, 예를 들어, 상기 제1 내지 제4 실시 형태의 경우, 상기 도 3k의 공정에 있어서, P형의 산화물 반도체층에의 소스/드레인 전극의 형성시에, N형의 산화물 반도체층의 측은 하드 마스크 등에 의해 마스킹을 행한다. 마찬가지로, N형의 산화물 반도체층에의 소스/드레인 전극의 형성시에, P형의 산화물 반도체층의 측은 하드 마스크 등에 의해 마스킹을 행한다. 또한, 소스/드레인 전극(50)으로서, 제1 층(50a)과 제2 층(50b)의 적층 구조를 사용하는 경우, 제1 층(50a)용의 막과 제2 층(50b)용의 막의 적층막을 형성한다.
도 15는, 콘택트용의 재료와 산화물 반도체층과의 접촉의 특성을 나타내는 그래프이다. 종축은 콘택트용의 재료와 산화물 반도체층(예시:SnO) 사이의 전류를 나타내고, 횡축은 콘택트용의 재료와 산화물 반도체층 사이의 전압을 나타낸다. 도면에 도시되는 바와 같이, 콘택트용의 재료로서 금(Au)을 사용한 경우, 전류와 전압과는 비례 관계에 있지만, 접촉 저항이 크고, 전류가 작은 것을 알 수 있다. 이것은, 쇼트키 장벽의 영향이라고 생각된다. 한편, 콘택트용의 재료로서 도전성 산화물의 하나인 산화 루테늄(RuO2)을 사용한 경우, 전류와 전압과는 비례 관계에 있고, 또한, 접촉 저항이 작고, 동일한 전압이어도 전류가 큰 것을 알 수 있다. 즉, 접촉 저항이 작은 양호한 오믹 접촉을 얻을 수 있는 것을 알 수 있다. 이 경우, 소스/드레인 전극(50)으로서, 1층의 산화 루테늄(RuO2)을 이용하고 있게 된다.
본 실시 형태의 구조에서는, 도전성 산화물을 P형의 산화물 반도체층(30)에의 콘택트 형성에 이용함으로써, 산화물끼리의 밴드 구조로 가전자대를 얼라인하는 것이 가능해진다. 그에 의해, P형의 산화물 반도체층에의 오믹 콘택트를 형성하는 것이 가능해진다. 또한, 이와 같은 도전성 산화물은, 2eV 이상의 밴드갭을 갖는 와이드 갭 반도체(예시:GaN, SiC)에도 적용 가능하다.
(제6 실시 형태)
제6 실시 형태에 따른 반도체 장치의 구성에 대해서 설명한다. 도 16은, 본 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다. 본 실시 형태의 반도체 장치는, 소스/드레인 전극(콘택트)으로서, 계면층(50c)을 사용하는 점에서, 제5 실시 형태의 반도체 장치와 다르다. 이하, 차이점에 대해서, 주로 설명한다.
본 실시 형태에서는, 소스/드레인 전극(50)[적어도 제1 층(50a)]의 재료로서, 산화물 반도체층(30)의 산화물 반도체와의 사이에서 계면층(50c)을 형성하는 재료를 사용한다. 그와 같은 재료로서는, 티타늄(Ti)과 같은 금속이 예시된다. 그와 같은 재료를 사용해서 소스/드레인 전극(콘택트)을 형성하면, 소스/드레인 전극(50)과 산화물 반도체층(30)과의 계면에 있어서, 쇼트키 효과를 저감 가능 또는 오믹 접촉을 형성 가능한 계면층(50c)이 형성된다. 그에 의해, P형의 산화물 반도체층(30)에의 저접촉 저항을 실현할 수 있다.
예를 들어, 그와 같은 재료(예시:Ti와 같은 금속)는, P형의 산화물 반도체(예시:SnO)와 접촉하면, 이하와 같은 현상이 생긴다고 생각된다. 그 접촉 부분에 있어서, 그 재료에 산화물 반도체로부터 미량의 산소를 인발하고, 산화물 반도체를 약간 환원한다. 그 결과, 산화물 반도체측에는, 그 환원 작용에 의해, 금속적으로 개질된 층(메탈릭한 층)이 형성된다(예시:Sn). 한편, 그 재료측에는, 인발한 산소에 의한 산화 작용에 의해, 금속 산화물층이 형성된다(예시:TiOx). 이와 같은 계면 구조에 의해, 예를 들어, 산화물 반도체의 공핍화가 억제되어, 밴드 굽힘이 저감됨으로써, 쇼트키 효과의 저감이 일어나는 등의 메커니즘의 발생이 생각된다. 따라서, 그와 같은 재료는, 오믹 콘택트를 형성하는 데 적합하다. 이 경우, 금속적으로 개질된 층과 금속 산화물층을 합친 계면 구조를 계면층(50c)으로 볼 수 있다.
따라서, 계면층(50c)은 소스/드레인 전극의 재료와 산화물 반도체층의 재료가 어떠한 반응을 한 층이라고 할 수 있다. 구체적으로는, 예를 들어, 소스/드레인 전극측의 재료 중 원소의 일부 및 산화물 반도체측의 재료 중 원소의 일부의 한쪽 또는 양쪽이 상대측에 확산되어, 소스/드레인 전극이나 산화물 반도체가 부분적으로 변질된 층이라고 할 수도 있다. 혹은 조성이 서서히 변화되는 조성의 그라이데이션이 있는 층이라고 하는 경우도 있을 수 있다. 그 계면층(50c)은 소스/드레인 전극측에 있어도 좋고, 산화물 반도체측에 있어도 좋고, 양측에 있어도 좋다.
본 실시 형태의 반도체 장치를 제조하는 경우, 제5 실시 형태와 마찬가지의 방법을 사용할 수 있다. 그 경우, 콘택트용의 재료로서는, 상술한 바와 같은 산화물 반도체와의 사이에서 계면층(50c)을 형성하는 재료를 사용한다. 필요에 따라서, 가열 처리 등을 행하여, 계면층(50c)의 형성을 촉구해도 좋다.
도 17은, 콘택트용의 재료와 산화물 반도체층과의 접촉의 특성을 나타내는 그래프이다. 종축은 콘택트용의 재료와 산화물 반도체층(예시:SnO) 사이의 전류를 나타내고, 횡축은 콘택트용의 재료와 산화물 반도체층 사이의 전압을 나타낸다. 도면에 도시되는 바와 같이, 콘택트용의 재료로서 금(Au)을 사용한 경우, 전류와 전압과는 비례 관계에 있지만, 접촉 저항이 크고, 전류가 작은 것을 알 수 있다. 이것은, 쇼트키 장벽의 영향이라고 생각된다. 한편, 콘택트용의 재료로서 도전성 산화물의 하나인 티타늄(Ti)/산화 루테늄(RuO2)을 사용한 경우, 전류와 전압과는 비례 관계에 있고, 또한, 접촉 저항이 작고, 동일한 전압이어도 전류가 큰 것을 알 수 있다. 즉, 접촉 저항이 작고 양호한 오믹 접촉을 얻을 수 있는 것을 알 수 있다. 이 경우, 소스/드레인 전극(50)으로서, 제1 층(50a)의 티타늄(Ti)과 제2 층(50b)의 산화 루테늄(RuO2)이라고 하는 2층 구조를 이용하고 있게 된다. 그리고, 티타늄(Ti)과 산화물 반도체층(SnO)과의 경계에 계면층(50c)이 형성된다.
본 실시 형태의 구조에서는, 계면층(50c)을 P형의 산화물 반도체층(30)에의 콘택트 부분에 도입함으로써, 산화물의 환원 등에 의해, 쇼트키 효과를 저감할 수 있다. 그에 의해, P형의 산화물 반도체층에의 오믹 콘택트를 형성하는 것이 가능해진다. 또한, 이와 같은 도전성 산화물은, 2eV 이상의 밴드갭을 갖는 와이드 갭 반도체(예시:GaN, SiC)에도 적용 가능하다.
(제7 실시 형태)
제7 실시 형태에 따른 반도체 장치의 구성에 대해서 설명한다. 본 실시 형태의 반도체 장치는 소스/드레인 전극으로서, N형의 산화물 반도체와 P형의 산화물 반도체로 제조시에 동일한 재료를 사용하는 점에서, 제6 실시 형태의 반도체 장치와 다르다. 이하, 차이점에 대해서, 주로 설명한다.
본 실시 형태에서는, 일례로서 CMOS 구조에 있어서, N형 전계 효과형 트랜지스터(NFET) 채널이 되는 N형의 산화물 반도체층(30)으로서 InGaZnO를 사용하고, P형 전계 효과형 트랜지스터(PFET) 채널이 되는 P형의 산화물 반도체층(30)으로서 SnO를 이용하고 있다. 그리고, N형의 산화물 반도체층(30)의 InGaZnO 및 P형의 산화물 반도체층(30)의 SnO 중 어느 소스/드레인 전극(50)으로서도, 제조시에 티타늄(Ti)/알루미늄(Al) 또는 알루미늄 합금(AlCu)을 사용한다. 이 경우, 제1 층(50a)이 티타늄(Ti)이며, 제2 층(50b)이 알루미늄(Al) 또는 알루미늄 합금(AlCu)이다.
본 실시 형태의 반도체 장치를 제조하는 경우, 제1 내지 제4 실시 형태와 마찬가지이며, 제5 내지 제6 실시 형태와 같은 콘택트 형성으로 분류 제작 프로세스를 도입할 필요는 없다. 즉, N형의 산화물 반도체층(30) 및 P형의 산화물 반도체층(30) 중 어느 소스/드레인 전극(50)으로서도, 제조시에 티타늄(Ti)/알루미늄(Al)을 형성한다.
이 경우, 발명자의 검토로부터, 이하의 지식이 명확하게 되었다. 제조 후에 있어서, N형의 산화물 반도체층(30)의 InGaZnO와 제1 층(50a)의 Ti와의 계면에서는, Ti/Al의 Ti는 메탈릭으로 유지된다. 즉, 계면층(50c)은, 제1 층(50a)과 동일한 Ti라고 할 수 있다. 그 때문에, InGaZnO에의 저저항 콘택트가 가능하게 되어 있다. 한편, P형의 산화물 반도체층(30)의 SnO와 제1 층(50a)의 Ti와의 계면에 대해서는 이하와 같게 된다. 도 18은, 본 실시 형태에 따른 반도체 장치의 P형 산화물 반도체층과 소스/드레인 전극과의 계면의 조성을 모식적으로 도시하는 단면도이다. 이 도면은, 그 계면을 XPS(X선 광전자 분광법)에 의해 평가한 도면이다. 이 도면에 도시하는 바와 같이, P형 산화물 반도체층(30)(SnO)과 소스/드레인 전극(50)(Ti/Al)과의 계면에 있어서, Ti/Al의 SnO측에 있는 Ti는 SnO로부터 부분적으로 산소를 인발하고, SnO를 저저항화함과 함께, 자신을 산화하여 TiOx가 되는 것을 알 수 있었다. 그리고, 계면층(50c)은, 제1 층(50a)과 서로 다르고, TiOx/SnOx(x<1) 천이층이라고 할 수 있다. TiOx/SnOx 천이층에서는, TiOx와 SnOx와의 비율과 산화수가 서서히 변화되고, SnO의 환원과 TiOx/SnOx의 공존이 보였다. Ti에 가까운 측에서는 TiOx가 지배적이고, 상기 제6 실시 형태와 같이 TiOx는 P형의 산화물 반도체에의 저저항 콘택트에 유효하기 때문에, 이 프로세스에 의해 SnO에의 저저항 콘택트가 가능해진다.
이들 콘택트용의 재료에 대해서, 이하와 같이 평가를 행하였다. 도 19는, 본 실시 형태에 따른 반도체 장치의 특성을 계측한 소자 구조를 도시하는 단면도이다. 여기서는, 콘택트용의 재료의 특성을 평가하기 위해, 이 도면과 같은 소자 구조에 기초하여, CV 특성을 측정하고 있다. 그 소자 구조는 SiO2막을 가진 Si 기판 위에, P형 산화물 반도체로서 SnO막(100㎚)을 형성하고, 그 위에 게이트 절연막으로서 SiO2막(50㎚)을 형성하고 있다. 게이트 절연막 위에는, 한쪽 전극으로서 게이트 전극의 Au막을 형성하고 있다. 또한, SnO막 위에는 또 다른 쪽 전극으로서, 본 실시 형태에 따른 콘택트 재료의 막(Metal)을 형성하고 있다.
도 20은, 본 실시 형태에 따른 반도체 장치의 특성(평가 결과)을 나타내는 그래프이다. 도 19에 있어서, 종축은 용량을 나타내고, 횡축은 전압을 나타내고 있다. 도면에 도시되는 바와 같이, 콘택트 재료의 막(Metal)으로서, Au(금)의 막을 사용한 경우와 비교하여, Ti[제1 층(50a)]/AlCu[제2 층(50b)]를 사용한 경우의 쪽이, 용량 C의 값을 높게 할 수 있다. 이것은, 접촉 부분에서의 기생 저항 성분이 감소하여, 용량 C의 값이 회복되었기 때문이라고 생각된다. 또한, 제5 실시 형태에서 설명한 산화물 도전체인 In(ITO)을 사용한 경우라도, 마찬가지의 이유로부터 용량 C의 값을 높게 할 수 있다.
이와 같이, 본 실시 형태에서는, N형의 산화물 반도체와 P형의 산화물 반도체에 있어서, 제조시에는 콘택트용의 재료로서 동일한 재료를 사용하지만, 제조 후에 검사하면, 콘택트용의 재료로서 다른 재료로 되어 있는 것을 알 수 있다. 즉, 본 실시 형태에서는, P형 산화물 반도체에의 콘택트를 N형 산화물 반도체에의 콘택트와 동일한 재료(예시:Ti)를 사용해서 형성한다. 그러나, 결과적으로, P형 산화물 반도체에의 콘택트는 N형 산화물 반도체의 콘택트와는 다른 재료(예시:Ti에 대하여 TiOx)로 되어 있다. 바꾸어 말하면, 서로 다른 산화물 반도체(예시:InGaZnO와 SnO)에 대하여 다른 거동(예시:Ti와 TiOx)을 나타내는 재료(예시:Ti)를 이용하고 있다. 그에 의해, 분류 제작 프로세스를 도입하지 않아도, 양자에 대하여 각각 적합한 저저항 콘택트(P형 산화물 반도체에의 오믹 콘택트를 포함함) 형성이 가능하다.
제5 내지 제7 실시 형태부는, 이하의 부기와 같이 기재될 수도 있지만, 이하에는 한정되지 않는다.
(부기 1)
CMOS를 구성하는 한쪽 트랜지스터로서의 제1 도전형의 제1 트랜지스터(200)와,
상기 CMOS를 구성하는 다른 쪽 트랜지스터로서의 상기 제1 도전형과 다른 제2 도전형의 제2 트랜지스터(300)
를 구비하고,
상기 제1 트랜지스터(200)와 상기 제2 트랜지스터(300)는, 소스/드레인 전극(289, 389)의 재료 또는 특성이 서로 다른 반도체 장치.
(부기 2)
부기 1에 기재된 반도체 장치에 있어서,
상기 제1 트랜지스터(200) 및 상기 제2 트랜지스터의 각각은,
게이트 전극(210, 310)과,
상기 게이트 전극(210, 310) 위에 형성된 게이트 절연막(171)과,
상기 게이트 절연막(171) 위에 형성된 산화물 반도체층(230, 330)과,
상기 산화물 반도체층(230, 330) 위에 형성된 상기 소스/드레인 전극(289, 389)
을 구비하고,
상기 제1 트랜지스터(200) 및 상기 제2 트랜지스터(300) 중 어느 한쪽인 P형 트랜지스터에서의 상기 소스/드레인 전극(289, 389)은, 상기 P형 트랜지스터의 P형 산화물 반도체층으로서의 상기 산화물 반도체층(230, 330)과 접촉하는 부분이, 도전성 산화물 또는 다른 P형 산화물 반도체를 포함하는 반도체 장치.
(부기 3)
부기 2에 기재된 반도체 장치에 있어서,
상기 접촉하는 부분이, 산화 루테늄, 산화 인듐 주석 및 산화 티타늄의 군으로부터 선택되는 적어도 하나의 재료를 포함하는 반도체 장치.
(부기 4)
부기 1에 기재된 반도체 장치에 있어서,
상기 제1 트랜지스터(200) 및 상기 제2 트랜지스터의 각각은,
게이트 전극(210, 310)과,
상기 게이트 전극(210, 310) 위에 형성된 게이트 절연막(171)과,
상기 게이트 절연막(171) 위에 형성된 산화물 반도체층(230, 330)과,
상기 산화물 반도체층(230, 330)의 소스/드레인 전극(289, 389)
을 구비하고,
상기 제1 트랜지스터(200) 및 상기 제2 트랜지스터(300) 중 어느 한쪽인 P형 트랜지스터에서의 상기 소스/드레인 전극(289, 389)은, 상기 P형 트랜지스터의 P형 산화물 반도체층으로서의 상기 산화물 반도체층(230, 330)과 접촉하는 부분이, 상기 산화물 반도체층 및 상기 소스/드레인 전극(289, 389) 중 적어도 한쪽을 부분적으로 변질된 계면층(50c)을 생성하는 금속을 포함하는 반도체 장치.
(부기 5)
부기 4에 기재된 반도체 장치에 있어서,
상기 접촉하는 부분이, 산화 티타늄을 포함하는 반도체 장치.
(부기 6)
부기 5에 기재된 반도체 장치에 있어서,
상기 제1 트랜지스터(200) 및 상기 제2 트랜지스터(300) 중 다른 쪽인 N형 트랜지스터에서의 상기 소스/드레인 전극(289, 389)은, 상기 N형 트랜지스터의 N형 산화물 반도체층으로서의 상기 산화물 반도체층(230, 330)과 접촉하는 부분이, 티타늄을 포함하는 반도체 장치.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다. 또한, 각 실시 형태 및 그 변형예의 기술은, 기술적 모순이 발생하지 않는 한, 다른 실시 형태에도 적용 가능하다.
10 : 게이트 전극
20 : 게이트 절연막
30 : 산화물 반도체층
40 : 사이드 월
50 : 소스/드레인 전극
50a : 제1 층
50b : 제2 층
50c : 계면층
100 : 반도체 장치
101 : 반도체 기판
120 : 소자 분리층
121 : 트랜지스터
130 : 콘택트층
131 : 층간 절연층
132 : 층간 절연층
140 : 배선층
142 : 콘택트
144 : 배선
150 : 제1 배선층
151 : 캡 절연층
152 : 층간 절연층
160 : 캡 절연층
162 : 비아
164 : 제1 배선
170 : 제2 배선층
171 : 캡 절연층
172 : 층간 절연층
188 : 배선
189 : 비아
200 : 제2 트랜지스터
210 : 게이트 전극
220 : 제1 상방 게이트 절연막
230 : 제1 산화물 반도체층
232 : 제1 하드 마스크층
240 : 사이드 월(피복 절연막)
241 : 사이드 월
288 : 제2 배선
289 : 콘택트
300 : 제2 트랜지스터
310 : 게이트 전극
320 : 제2 상방 게이트 절연막
330 : 제2 산화물 반도체층
332 : 제2 하드 마스크층
340 : 사이드 월
388 : 제2 배선
389 : 콘택트

Claims (18)

  1. 제1 층간 절연층과, 상기 제1 층간 절연층에 매설된 제1 배선을 갖는 제1 배선층과,
    상기 제1 배선층 위에 형성된 캡 절연층과, 상기 캡 절연층 위에 형성된 제2 층간 절연층과, 상기 제2 층간 절연층에 매설된 제2 배선을 갖는 제2 배선층과,
    상기 제1 배선층 및 상기 제2 배선층 내에 형성된 제1 도전형의 제1 트랜지스터와,
    상기 제1 배선층 및 상기 제2 배선층 내에 형성된 상기 제1 도전형과 다른 제2 도전형의 제2 트랜지스터
    를 구비하고,
    상기 제1 트랜지스터는,
    상기 제1 배선의 하나로서의 제1 게이트 전극과,
    상기 제1 게이트 전극 위에 형성되고, 상기 캡 절연층의 일부를 포함하는 제1 게이트 절연막과,
    상기 제1 게이트 절연막 위에 형성된 제1 산화물 반도체층과,
    상기 제1 산화물 반도체층 위에 형성된 제1 하드 마스크층과,
    상기 제1 산화물 반도체층의 측면을 덮는 절연성의 제1 측벽막
    을 구비하고,
    상기 제2 트랜지스터는,
    상기 제1 배선의 다른 하나로서의 제2 게이트 전극과,
    상기 제2 게이트 전극 위에 형성되고, 상기 제1 게이트 절연막과 연결되고, 상기 캡 절연층의 다른 일부를 포함하는 제2 게이트 절연막과,
    상기 제2 게이트 절연막 위에 형성된 제2 산화물 반도체층과,
    상기 제2 산화물 반도체층 위에 형성된 제2 하드 마스크층
    을 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 게이트 절연막의 막 두께는, 상기 제1 게이트 절연막의 막 두께보다도 얇은 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 게이트 절연막은,
    상기 제1 게이트 절연막과 연결된 제2 하방 게이트 절연막과,
    상기 제2 하방 게이트 절연막 위에 형성된 제2 상방 게이트 절연막을 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 하방 게이트 절연막의 막 두께와 상기 제2 상방 게이트 절연막의 막 두께를 합계한 막 두께는, 상기 제1 게이트 절연막의 막 두께와 동등한 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 게이트 절연막은,
    상기 제2 게이트 절연막과 연결된 제1 하방 게이트 절연막과,
    상기 제1 하방 게이트 절연막 위에 형성된 제1 상방 게이트 절연막을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 게이트 절연막은,
    상기 제1 게이트 절연막과 연결된 제2 하방 게이트 절연막과,
    상기 제2 하방 게이트 절연막 위에 형성된 제2 상방 게이트 절연막을 포함하는 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 측벽막은, 상기 제1 상방 게이트 절연막의 측면을 더 덮는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 트랜지스터는,
    상기 제2 층간 절연층과는 별도로 형성되고, 상기 제2 산화물 반도체층 및 상기 제2 하드 마스크층의 측면을 덮는 절연성의 제2 측벽막을 더 구비하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 한쪽은, CMOS를 구성하는 P형 트랜지스터이며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 다른 쪽은, 상기 CMOS를 구성하는 N형 트랜지스터이며,
    상기 P형 트랜지스터와 상기 N형 트랜지스터는, 소스/드레인 전극의 재료 또는 특성이 서로 다른 반도체 장치.
  10. 제9항에 있어서,
    상기 P형 트랜지스터의 상기 소스/드레인 전극은, 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 중 어느 하나인 P형 산화물 반도체층과 접촉하는 부분이, 도전성 산화물 또는 다른 P형 산화물 반도체를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 접촉하는 부분이, 산화 루테늄, 산화 인듐 주석 및 산화 티타늄의 군으로부터 선택되는 적어도 하나의 재료를 포함하는 반도체 장치.
  12. 제9항에 있어서,
    상기 P형 트랜지스터의 상기 소스/드레인 전극은, 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 중 어느 하나인 P형 산화물 반도체층과 접촉하는 부분이, 상기 산화물 반도체층 및 상기 소스/드레인 전극 중 적어도 한쪽을 부분적으로 변질한 계면층을 생성하는 금속을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 접촉하는 부분이, 산화 티타늄을 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 N형 트랜지스터의 상기 소스/드레인 전극은, 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 중 어느 하나인 N형 산화물 반도체층과 접촉하는 부분이, 티타늄을 포함하는 반도체 장치.
  15. 제1 게이트 전극 및 제2 게이트 전극으로서의 제1 배선이 형성된 제1 배선층 위에, 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 접하고, 제1 게이트 절연막 및 제2 게이트 절연막으로서의 캡 절연층을 형성하는 공정과,
    상기 제1 게이트 전극 상방에, 상기 캡 절연층을 개재하여, 제1 도전형의 제1 산화물 반도체층 및 제1 하드 마스크층의 제1 적층 구조를 형성하는 공정과,
    상기 제1 적층 구조 및 상기 캡 절연층을 덮도록, 절연막을 형성하는 공정과,
    상기 절연막을 에치 백하고, 상기 제1 산화물 반도체층의 측면을 덮는 제1 측벽막을 형성하는 공정과,
    상기 제2 게이트 전극 상방에, 상기 캡 절연층을 개재하여, 상기 제1 도전형과 다른 제2 도전형의 제2 산화물 반도체층 및 제2 하드 마스크층의 제2 적층 구조를 형성하는 공정과,
    상기 제1 적층 구조 및 상기 제2 적층 구조를 덮도록 층간 절연층을 형성하는 공정과,
    상기 층간 절연층 및 상기 제1 하드 마스크 및 상기 제2 하드 마스크를 통하여, 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층의 각각에 접속하는 소스/드레인 전극을 형성하는 공정
    을 구비하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 적층 구조와, 상기 제2 적층 구조는, 소스/드레인 전극의 재료 또는 특성이 서로 다른 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 중 어느 한쪽은, P형 산화물 반도체층이며, 상기 P형 산화물 반도체층에 접속하는 상기 소스/드레인 전극은, 그 접속하는 부분이, 도전성 산화물 또는 다른 P형 산화물 반도체를 포함하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 중 어느 한쪽은, P형 산화물 반도체층이며, 상기 P형 산화물 반도체층에 접속하는 상기 소스/드레인 전극은, 그 접속하는 부분이, 상기 P형 산화물 반도체층 및 상기 소스/드레인 전극 중 적어도 한쪽을 부분적으로 변질한 계면층을 생성하는 금속을 포함하는 반도체 장치의 제조 방법.
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