TWI559384B - 半導體結構及形成半導體結構之方法 - Google Patents

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林生元
黃以理
李國熙
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Description

半導體結構及形成半導體結構之方法
本發明是有關於一種半導體結構以及一種形成半導體結構之方法。
現代積體電路由數千至數百萬個諸如電晶體之主動裝置及諸如電容器及/或電感器之被動裝置所組成。IC技術及設計中的技術進步已經產生了數代的IC，且每一代皆具有比上一代更小且更為複雜的電路。此等裝置起初彼此絕緣，但後來經由多個金屬層及通孔觸點互連接在一起，而形成功能電路。隨著IC變得日益複雜，現代積體電路中的主動及被動裝置之密度明顯增加，因此需要減小此等裝置之尺寸。當前，半導體工業已步入奈米技術節點，以獲得更高的裝置密度及更好的電性效能。然而，隨著裝置的按比例持續縮小，習知方法尚未在所有方面皆完全令人滿意。
根據本發明的多個實施方式，係提供一種形成半導體結構之方法，此方法包含以下操作：(i)形成一絕緣 結構於一半導體基板中，絕緣結構使半導體基板之多個裝置區域電性絕緣；(ii)形成一閘極結構於絕緣結構上；(iii)形成一阻隔保護氧化物層覆蓋閘極結構及絕緣結構；以及(iv)圖案化阻隔保護氧化物層以形成一圖案化阻隔保護氧化物，圖案化阻隔保護氧化物覆蓋絕緣結構的至少一部分及絕緣結構上的閘極結構的一部分。
根據本發明的多個實施方式，係提供一種半導體結構，此半導體結構包含一絕緣結構、一閘極堆疊、一間隔層以及一圖案化阻隔保護氧化物。絕緣結構形成於一半導體基板中且使半導體基板之多個裝置區域電性絕緣。閘極堆疊位在絕緣結構上。間隔層形成在沿著絕緣結構上的閘極堆疊之一側壁之處。圖案化阻隔保護氧化物位在絕緣結構上，並覆蓋間隔層之一側壁，使間隔層夾置在圖案化阻隔保護氧化物與閘極堆疊之間。
根據本發明的多個實施方式，係提供一種半導體結構，此半導體結構包含一淺溝槽絕緣結構、一閘極堆疊、一間隔層、一圖案化阻隔保護氧化物以及一接觸蝕刻終止層。淺溝槽絕緣結構形成於一半導體基板中且使半導體基板之各裝置區域電性絕緣。閘極堆疊位在絕緣結構上且與絕緣結構接觸。間隔層形成於沿著閘極堆疊的一側壁之處。圖案化阻隔保護氧化物位在絕緣結構上，並覆蓋間隔層之一側壁，使間隔層夾置在圖案化阻隔保護氧化物與閘極堆疊之間。圖案化阻隔保護氧化物包含與淺溝槽絕緣結構接觸的一水平部分及自水平部分延伸至間隔層之側壁的一垂直部 分。接觸蝕刻終止層位於圖案化阻隔保護氧化物上，接觸蝕刻終止層具有一水平部分及一垂直部分，分別與圖案化阻隔保護氧化物之水平部分及垂直部分接觸。圖案化阻隔保護氧化物包含氧化物，且具有一厚度為約5nm至約50nm。
10‧‧‧方法
12‧‧‧操作
14‧‧‧操作
16‧‧‧操作
18‧‧‧操作
20‧‧‧操作
22‧‧‧操作
24‧‧‧操作
26‧‧‧操作
100‧‧‧半導體結構
102‧‧‧絕緣結構
102a‧‧‧部分
104‧‧‧半導體基板
104D‧‧‧裝置區域
104S‧‧‧主表面
106‧‧‧凹部
106b‧‧‧底表面
110‧‧‧閘極結構
110a‧‧‧第一部分
110b‧‧‧第二部分
120‧‧‧閘極堆疊
120a‧‧‧第一部分
120b‧‧‧第二部分
122‧‧‧高介電常數介電質
124‧‧‧多晶矽
124'‧‧‧金屬閘極
126‧‧‧保護層
128‧‧‧硬光罩
130‧‧‧間隔層
132‧‧‧密封結構
134‧‧‧主間隔層壁
140‧‧‧阻隔保護氧化物
140'‧‧‧阻隔保護氧化物層
140'a‧‧‧曝露部分
140'b‧‧‧頂部部分
140'c‧‧‧剩餘部分
140H‧‧‧水平部分
140V‧‧‧垂直部分
150‧‧‧光罩層
150'‧‧‧光罩材料層
150a‧‧‧開口
160‧‧‧接觸蝕刻終止層
160H‧‧‧水平部分
160V‧‧‧垂直部分
170‧‧‧層間介電層
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本發明之態樣。應注意，根據工業中的標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖係繪示根據本發明之各種實施方式的形成半導體結構之方法之流程圖。
第2圖係示意性繪示根據本發明之各種實施方式的半導體結構之俯視圖。
第3圖至第7圖係示意性繪示根據本發明之各種實施方式的形成半導體結構之方法在各製程階段中的剖面示意圖。
第8圖係示意性繪示根據本發明之某些實施方式的半導體結構之俯視圖。
第9圖繪示根據本發明之某些實施方式可在第1圖中的操作18後執行之若干操作。
第10圖係示意性繪示根據本發明之各種實施方式的半導體結構之剖面示意圖。
以下揭露提供許多不同實施方式或實施例，以便實施所提供標的之不同特徵。下文描述組件及排列之具體實施例以簡化本發明。當然，此等實施例僅為示例性且並不欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施方式，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施方式。另外，本發明可在各實施例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各種實施方式及/或配置之間的關係。
在積體電路裝置之製造中，金屬矽化製程常用於增加矽之導電率。在金屬矽化中，在矽表面沉積金屬層及隨後退火金屬層。下層矽與金屬層反應以產生金屬矽化物層。金屬矽化區域具有比非金屬矽化區域低的電阻，且因此改良了電路效能。需要對晶圓的一部分執行金屬矽化，而保護晶圓的另一部分避免金屬矽化。通常在不需要金屬矽化的晶圓上方沉積圖案化阻隔保護氧化物(resist protective oxide；RPO)層。經由乾式及/或濕式蝕刻製程選擇性移除所沉積RPO層來形成圖案化RPO層。
然而，儘管特徵尺寸持續縮小，可修改IC佈局以滿足現代積體電路的需要，但習知製造技術尚未使現代積體電路完全滿意。舉例而言，由於在形成圖案化RPO層後，會對一些特徵結構造成損傷，因此不利地降低了產品良率及 可靠性。
因此，本發明大體而言係關於一種半導體結構及一種製造此半導體結構之方法。根據本發明之各種實施方式，本文所揭示之半導體結構及方法改良了產品良率及可靠性。在下文中將詳細描述本發明之各種實施方式。
應將理解，儘管可在本文中使用術語第一、第二等等來描述各元件，但此等元件不應受限於此等術語。此等術語僅用於將一個元件與另一元件區別開來。舉例而言，在不脫離實施方式之範疇的情況下，可將第一元件稱為第二元件，及類似地，可將第二元件稱為第一元件。本文所使用之術語「及/或」包括一或更多個關聯列出項目之任何及所有組合。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所繪示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。
應將理解，當元件被稱為「連接」或「耦接」至另一元件時，可將此元件直接連接或耦接至另一元件或可存在介入元件。相比之下，當元件被稱為「直接連接」或「直接耦接」至另一元件時，無介入元件存在。
第1圖係繪示根據本發明之各種實施方式的形成半導體結構之方法10之流程圖。方法10包括操作12、操作14、操作16及操作18。第2圖係示意性繪示根據本發明之某些實施方式的由方法10製造之半導體結構100之俯視圖。第3圖至第7圖彙整根據本發明某些實施方式的更詳細製造方法，繪示沿第2圖中線段A-A’之一系列剖面示意圖。應將瞭解，儘管此等實施方式各個繪示許多操作、動作及/或特徵，但並非所有此等操作、動作及/或特徵皆為必需，且亦可存在其他未繪示的操作、動作及/或特徵。又，某些實施方式中的操作及/或動作之排序可與此等圖式中所繪示之排序不同。另外，在某些實施方式中，可將所繪示動作進一步分為數個子動作，而在其他實施方式中，繪示的某些動作可與另一動作同時進行。
在第1圖之操作12中，在半導體基板104中形成絕緣結構102，如第2圖及第3圖中所繪示。半導體基板104包括複數個裝置區域104D，在後續製程中將在此等裝置區域上形成主動裝置，例如N型金氧半導體(N-type metal-oxide semiconductor；NMOS)、P型金氧半導體(P-type metal-oxide semiconductor；PMOS)及/或互補金氧半導體(complementary metal-oxide semiconductor；CMOS)裝置。絕緣結構102使半導體基板104之裝置區域104D之兩個相鄰部分電性絕緣。因此，絕緣結構102之區域界定半導體基板104之絕緣區域。半導體基板104可包括例如摻雜或無摻雜塊狀矽或絕緣體上半導 體(semiconductor-on-insulator；SOI)基板之主動層。亦可使用其他基板，諸如多層或梯度(gradient)基板。
在某些實施方式中，絕緣結構102可包括嵌入半導體基板104中的淺溝槽絕緣(shallow trench isolation；STI)結構102。舉例而言，可藉由蝕刻半導體基板104中的淺溝槽，隨後用介電材料(例如氧化矽、多晶矽或其他適宜材料)填充溝槽來形成STI結構102。然而，本發明並不受限於淺溝槽絕緣結構，而在本發明中可採用其他絕緣結構(例如矽的局部氧化(local oxidation of silicon；LOCOS))。
在第1圖之操作14中，在絕緣結構102上形成至少一個閘極結構110，如第3圖中所繪示。在各種實施方式中，閘極結構110自裝置區域104D中的一者延伸至絕緣結構102。具體而言，閘極結構110包括第一部分110a及第二部分110b。第一部分110a位在絕緣結構102上，第二部分110b自第一部分110a延伸至其中一個裝置區域104D。
在某些實施方式中，形成閘極結構110之操作14包括以下動作：(i)形成閘極堆疊120，包括高介電常數介電質122及高介電常數介電質122上方的多晶矽124；以及(ii)在閘極堆疊120之側壁上形成間隔層130。術語「高介電常數介電質」在本文中係指具有大於約3.0之介電常數的介電材料。高介電常數介電質122可包括材料，例如氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、 上述之複合物、上述之組合或其他適宜的高介電常數介電材料。在某些實施方式中，閘極堆疊120進一步包括保護層126，夾置在高介電常數介電質122與多晶矽124之間。保護層126可由例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)或類似者之材料或其他適宜的金屬化合物形成。在另外某些實施方式中，閘極堆疊120進一步包括硬光罩128，形成在多晶矽124之頂表面上。硬光罩128可由例如氧化矽或類似之材料所形成。在另外某些實施方式中，間隔層130包括密封結構132及主間隔層壁134，其中密封結構132位於主間隔層壁134與閘極堆疊120之側壁之間。密封結構132及主間隔層壁134可由例如氮化矽、氮氧化矽或類似之材料形成。在另外某些實施方式中，間隔層130可進一步包括緩衝氧化矽層(未繪示)，夾置於主間隔層壁134與密封結構132之間。
根據本發明之一些實施例，可藉由下文所描述之步驟實現動作(i)之形成閘極堆疊120。具體而言，依次在半導體基板104上毯覆地沉積高介電常數介電材料層、保護材料(例如，TiN、TaN或WN)層及多晶矽層。之後，在多晶矽層上方形成具有圖案的硬光罩128。然後，藉由使用硬光罩128作為遮罩，實施蝕刻製程，對沉積的高介電常數介電材料層、保護材料層及多晶矽層進行圖案化，而形成閘極堆疊120。
根據本發明之一些實施例，可藉由下文所描述之步驟實現動作(ii)之形成間隔層130。詳言之，依次在閘 極堆疊120及半導體基板104兩者上方毯覆地沉積密封材料層、緩衝氧化物層及主間隔材料層。隨後，對所沉積的密封材料層、緩衝氧化物層及主間隔材料層執行異向性乾式蝕刻製程，以自水平表面移除沉積層，從而在閘極堆疊120之側壁上形成間隔層130。在一些實施例中，密封結構132具有約0.5nm至約30nm之厚度，具體而言約1nm至約20nm，更具體言之約3nm至約9nm。在又一些實施例中，主間隔層壁134具有約5nm至約60nm之厚度，具體而言約10nm至約40nm，更具體言之約16nm至約28nm。
在第1圖之操作16中，形成阻隔保護氧化物(RPO)層140’覆蓋閘極結構110及絕緣結構102，如第3圖所示。阻隔保護氧化物層140’是由能夠防止在後續製程中金屬矽化的材料所形成。在某些實施方式中，阻隔保護氧化物層140’可例如為單層的氧化矽。然而，在另外某些實施方式中，阻隔保護氧化物層140’可為多層結構。在一些實施例中，形成阻隔保護氧化物層140’之操作16包括沉積氧化矽層覆蓋閘極結構110及絕緣結構102兩者之動作；以及沉積氮氧化矽(SiON)層於氧化矽層上並接觸氧化矽層之動作。具體而言，可例如藉由電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)在閘極結構110及絕緣結構102兩者上方沉積氧化矽層至約0.5nm至約20nm之厚度，具體的約1nm至約10nm，更具體言之約2nm至約6nm。之後，在氧化矽層上方沉積氮氧化矽(SiON)層至約1nm至約50nm之厚度，具體而言約2nm至 約20nm，更具體言之約6nm至約13nm。在某些實施方式中，阻隔保護氧化物層140’之厚度可為約5nm至約50nm，具體而言約5nm至約30nm，更具體言之約8-13nm或約14-25nm。
在操作18中，圖案化阻隔保護氧化物層140’，以形成圖案化阻隔保護氧化物140。第4圖至第7圖繪示根據本發明之某些實施方式在操作18中各製造階段之剖面示意圖。應注意，關聯第4圖至第7圖之製造階段及特徵僅為示例性。熟習此項技術者瞭解可存在許多替代、變化及修改。
參看第4圖，經由諸如旋轉塗佈之任何適宜方法形成光罩材料(例如光阻劑或類似者)層150’覆蓋阻隔保護氧化物層140’。隨後，將層150’圖案化，以形成具有至少一個開口150a的光罩層150，開口150a曝露出阻隔保護氧化物層140’的部分140’a，如第5圖中所繪示。光罩層150與閘極結構110之第一部分110a及絕緣結構102的至少一部分重疊。在某些實施方式中，在圖案化製程中移除層150’的大部分，使得阻隔保護氧化物層140’的約85%至98%曝露出。在另外某些實施方式中，光罩層150覆蓋整個絕緣結構102。
之後，將阻隔保護氧化物層140’之曝露部分140’a蝕刻，而形成圖案化阻隔保護氧化物140，如第6圖及第7圖中所繪示。在某些實施方式中，執行乾式蝕刻製程以蝕刻掉阻隔保護氧化物層140’的曝露部分之至少頂部部分140’b，如第6圖所示。隨後，執行濕式蝕刻製程以蝕刻掉 阻隔保護氧化物層140’的曝露部分之剩餘部分140’c，從而形成第7圖所示之圖案化阻隔保護氧化物140。
請再參照第6圖，應注意，在濕式蝕刻製程中，光罩層150及阻隔保護氧化物層140'兩者覆蓋間隔層130及鄰接間隔層130的絕緣結構102的部分102a。因此，防止濕式蝕刻製程中所使用之蝕刻劑經由絕緣結構102的部分102a及/或間隔層130與絕緣結構102之間的介面到達高介電常數介電質122。在比較例中，間隔層130及絕緣結構102的部分102a並未被光罩層150覆蓋，並因此曝露於濕式蝕刻製程中。在完成濕式蝕刻製程後，高介電常數介電質122的多個部分非所欲地消失，且影響半導體裝置之產品良率及可靠性。吾人相信濕式蝕刻製程中所使用之蝕刻劑不僅蝕刻掉阻隔保護氧化物層140’，而且經由絕緣結構102的部分102a及/或間隔層130與絕緣結構102之間的介面到達高介電常數介電質122。因此，在本發明之各種實施方式中，在蝕刻製程中，光罩層150及阻隔保護氧化物層140'覆蓋間隔層130及絕緣結構102的部分102a。因此，良好地保護高介電常數介電質122，且因此改良半導體裝置之產品良率及可靠性。在某些實施方式中，圖案化阻隔保護氧化物140具有約5nm至約50nm之厚度T(第7圖所示)，具體而言約5nm至約30nm，更具體言之約8-13nm或約14-25nm。
在圖案化阻隔保護氧化物140形成後，可視情況自圖案化阻隔保護氧化物140移除光罩層150。
在某些實施方式中，圖案化阻隔保護氧化物 140覆蓋絕緣結構102上的閘極結構110之整個第一部分110a，如第7圖中所繪示。在另外某些實施方式中，圖案化阻隔保護氧化物140覆蓋整個絕緣結構102，如第2圖及第7圖中所繪示。在另外某些實施方式中，如第8圖中所繪示，圖案化阻隔保護氧化物140可僅覆蓋絕緣結構102的一部分，但仍覆蓋閘極結構110之整個第一部分110a，其中絕緣結構102的另一部分從圖案化阻隔保護氧化物140露出。第8圖繪示的圖案化阻隔保護氧化物140僅覆蓋與閘極結構110相鄰的絕緣結構102的部分，但覆蓋絕緣區域內的閘極結構110之整個第一部分110a。在另外某些實施方式中，裝置區域104D內的閘極結構110之第二部分110b的一部分上並無任何圖案化阻隔保護氧化物140，如第2圖及第8圖所示。在一些實施例中，圖案化阻隔保護氧化物140之厚度可為約5nm至約50nm，具體而言約5nm至約30nm，且更具體言之約8-13nm或約14-25nm。
根據本發明之各種實施方式，在第1圖之操作18後，方法10可視情況包括其他操作或動作。第9圖以流程圖形式繪示根據本發明某些實施方式，在操作18後可執行之若干操作20、22、24及26。第10圖係示意性繪示根據本發明之各種實施方式的實施操作20、22、24及26後的半導體結構100之剖面示意圖。為了清楚繪示，相較於第7圖，第10圖所描繪之一些特徵之尺寸被放大或減小。舉例而言，第10圖中的絕緣結構102被橫向放大。同時參照第7圖、第9圖及第10圖可很好地理解下文中與操作20至操作26相 關的詳細描述。
在第9圖之操作20中，在形成圖案化阻隔保護氧化物(RPO)後，將從圖案化RPO 140中曝露的結構或特徵(例如，源極/汲極)進行金屬矽化。舉例而言，可在半導體基板104上方沉積金屬層，隨後藉由退火處理將覆蓋矽表面的金屬層轉化為金屬矽化物。形成金屬矽化物的金屬可為過渡金屬或金屬化合物，例如鈦、鈷、鎢、鎳、鉭或類似者或其他適宜材料。可藉由化學氣相沉積、物理氣相沉積或其他替代的製程來沉積金屬層。隨後移除任何未反應的金屬，在半導體基板104上留下金屬矽化物。
在操作22中，沉積接觸蝕刻終止層(contact etching stop layer；CESL)160覆蓋半導體基板104上的閘極結構110及絕緣結構102。在操作24中，可在CESL 160上方沉積層間介電(inter-layer dielectric；ILD)層170。在操作26中，執行平坦化製程，例如化學機械研磨(chemical-mechanical polishing；CMP)製程，以移除硬光罩128上方諸如CESL、ILD及RPO的材料。在某些實施方式中，進一步移除硬光罩128(繪示在第7圖)，使得多晶矽124曝露出，從而獲得第10圖繪示的半導體結構100。在一些實施例中，CESL 160可包括氮化矽、氧化矽或SiON或類似者。在又一些實施例中，ILD層170可由低介電常數(低k)的介電材料並藉由任何適宜方法來形成，低k介電材料諸如磷矽玻璃(phosphosilicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟矽酸鹽玻璃 (fluorinated silicate glass；FSG)、矽碳材料、上述之複合物、上述之組合或類似者，適宜方法諸如旋轉塗佈、化學氣相沉積(chemical vapor deposition；CVD)及/或電漿增強CVD(PECVD)。
根據本發明之某些實施方式，在操作26後，方法可視情況包括將多晶矽124轉換為金屬閘極124，(繪示在第10圖)之操作。舉例而言，可蝕刻掉多晶矽124，同時保護層126充當蝕刻終止層以保護下方的高介電常數介電質122。之後，藉由沉積、微影及蝕刻製程及隨後的CMP操作形成金屬閘極124’，因此獲得第10圖中所描繪之具有金屬閘極124’的半導體結構100。可在第10圖中的半導體結構100上方形成常用於半導體裝置的結構及/或層。舉例而言，可在閘極124’及ILD層170上形成另一層間介電層(未繪示)，且另外可形成通孔觸點以與閘極、源極及/或汲極連接。
根據本發明之另一態樣，係提供一種半導體結構，例如半導體結構100。如第10圖所示，半導體結構100包括半導體基板104、絕緣結構102、閘極堆疊120、間隔層130及圖案化阻隔保護氧化物140。
半導體基板104具有主表面104S，其上形成有裝置或特徵。具體而言，半導體基板104可包括複數個裝置區域104D，在此等裝置區域上形成例如N型金氧半導體(NMOS)及/或P型金氧半導體(PMOS)之主動裝置。半導體基板104可包括例如摻雜或無摻雜的塊狀矽或絕緣體上半 導體(SOI)基板之主動層。亦可使用其他基板，諸如多層或梯度基板。
絕緣結構102形成在半導體基板104中，以使兩個相鄰的裝置區域104D電性絕緣。在某些實施方式中，絕緣結構102可包括嵌入半導體基板104中的淺溝槽絕緣(STI)結構102。然而，本發明並不受限於淺溝槽絕緣結構，而在本發明中可使用其他絕緣結構(例如矽的局部氧化(LOCOS))。
根據本發明之某些實施方式，絕緣結構102可包括位於絕緣結構102之頂部部分上的凹部106。在某些實施方式中，凹部106具有在半導體基板104之主表面104S下方的位準上延伸的底表面106b。舉例而言，底表面106b與主表面104S之間的垂直距離可為約12-160nm，具體而言約16-108nm，且更具體言之約29-55nm。
閘極堆疊120從其中一個裝置區域104D延伸至絕緣結構102，使得閘極堆疊120的至少一部分位在絕緣結構102上。在某些實施方式中，閘極堆疊120包括第一部分120a及第二部分120b。第一部分120a設置在絕緣結構102上且與絕緣結構102接觸，而第二部分120b自第一部分120a延伸至其中一個裝置區域104D。在另外某些實施方式中，閘極堆疊120包括閘極124’、高介電常數介電質122及保護層126，保護層126夾置在閘極124’與高介電常數介電質122之間。在數個實施例中，閘極124’可包括多晶矽或金屬，金屬可例如Cu、Al、Ni、Ag、Au、Nd或類似者或上 述之組合。高介電常數介電質122例如可包括氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、上述之複合物、上述之組合或其他適宜高介電常數介電材料。另外，保護層126可由例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)或類似者或其他適宜材料所形成。
間隔層130設置在沿著閘極堆疊120的側壁之處。在某些實施方式中，間隔層130包括主間隔層壁134及密封結構132，密封結構132夾置在主間隔層壁134與閘極堆疊120的側壁之間。密封結構132及主間隔層壁134可由例如氮化矽或類似之材料所形成。在另外某些實施方式中，間隔層130可進一步包括緩衝氧化物層(未繪示)，夾置在主間隔層壁134與密封結構132之間。在一些實施例中，密封結構132具有約0.5nm至約30nm之厚度S1，具體而言約1nm至約20nm，且更具體言之約3nm至約9nm。在又一些實施例中，主間隔層壁134具有約5nm至約60nm之厚度S2，具體而言約10nm至約40nm，且更具體言之約16nm至約28nm。
圖案化阻隔保護氧化物140位在絕緣結構102上，並覆蓋間隔層130之側壁，以使得間隔層130夾置在圖案化阻隔保護氧化物140與閘極堆疊120之間。在某些實施方式中，圖案化阻隔保護氧化物140包括水平部分140H及垂直部分140V。水平部分140H設置在凹部106之底表面106b上，且接觸底表面106b，而垂直部分140V自水平部 分140H之一端向上延伸至間隔層130之側壁。在一些實施例中，圖案化阻隔保護氧化物140具有約5nm至約50nm之厚度S3，具體而言約5nm至約30nm，且更具體言之約8-13nm或約14-25nm。在另外某些實施方式中，圖案化阻隔保護氧化物140可為單層氧化矽，或包括氧化矽層及氮氧化矽(SiON)層的複合氧化物層。
在另外某些實施方式中，半導體結構100可進一步包括接觸蝕刻終止層160，設置在圖案化阻隔保護氧化物140上。詳言之，接觸蝕刻終止層160具有水平部分160H及垂直部分160V，分別接觸圖案化阻隔保護氧化物140之水平部分140H及垂直部分140V。在一些實施例中，接觸蝕刻終止層160之水平部分160H在半導體基板104之主表面104S下方的位準上延伸。舉例而言，主表面104S與水平部分160H之頂表面之間的距離D1可為約2nm至約50nm，具體而言約3nm至約30nm，更具體言之約5nm至約18nm。在又一些實施例中，接觸蝕刻終止層160具有約5nm至約60nm之厚度S4，具體而言約8nm至約48nm，更具體言之約16nm至約24nm。在又一些實施例中，接觸蝕刻終止層160可由例如氮化矽、氧化矽、SiON或類似材料所形成。
在另外某些實施方式中，半導體結構100可進一步包括處於接觸蝕刻終止層160上並填充在絕緣結構102之凹部106中之層間介電(ILD)層170。ILD層170可由例如低介電常數(低k)的介電材料所形成，此低k介電材料諸如磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、 矽碳材料、上述之複合物、上述之組合或類似者。
本發明之各種實施方式之優點包括提供一種新穎半導體結構，此半導體結構具有RPO於絕緣結構上，從而提供極佳的產品良率及可靠性，且提供一種製造此半導體結構之新穎方法。此外，本文所揭示之方法可與現有製程相容，因為未引入額外的製程，因此是具有經濟效益的。
根據某些實施方式之一個態樣，一種形成半導體結構之方法包括以下操作：(i)在半導體基板中形成絕緣結構，絕緣結構使半導體基板之裝置區域電性絕緣；(ii)在絕緣結構上形成閘極結構；(iii)形成覆蓋閘極結構及絕緣結構的阻隔保護氧化物層；以及(iv)圖案化阻隔保護氧化物層，以形成圖案化阻隔保護氧化物，此圖案化阻隔保護氧化物覆蓋絕緣結構的至少一部分及絕緣結構上的閘極結構的一部分。
根據某些實施方式之另一態樣，一種半導體結構包括半導體基板、絕緣結構、閘極堆疊、間隔層及圖案化阻隔保護氧化物。絕緣結構形成在半導體基板中，且絕緣結構使半導體基板之各裝置區域電性絕緣。閘極堆疊設置在絕緣結構上。間隔層形成在絕緣結構上沿著閘極堆疊的側壁之處。圖案化阻隔保護氧化物位在絕緣結構上並覆蓋間隔層之側壁，使得間隔層夾置在圖案化阻隔保護氧化物與閘極堆疊之間。
根據某些實施方式之另一態樣，半導體結構包括半導體基板、淺溝槽絕緣結構、閘極堆疊、間隔層、圖案 化阻隔保護氧化物及接觸蝕刻終止層。淺溝槽絕緣結構形成在半導體基板中，且淺溝槽絕緣結構使半導體基板之各裝置區域電性絕緣。閘極堆疊設置在絕緣結構上且閘極堆疊與絕緣結構接觸。間隔層形成於沿著閘極堆疊的側壁之處。圖案化阻隔保護氧化物位在絕緣結構上並覆蓋間隔層之側壁，使間隔層夾置在圖案化阻隔保護氧化物與閘極堆疊之間。圖案化阻隔保護氧化物包括與淺溝槽絕緣結構接觸的水平部分以及自水平部分延伸至間隔層之側壁的垂直部分。接觸蝕刻終止層設置在圖案化阻隔保護氧化物上。接觸蝕刻終止層具有水平部分及垂直部分，分別與圖案化阻隔保護氧化物之水平部分及垂直部分接觸。圖案化阻隔保護氧化物包括氧化物之厚度範圍為約5nm至約50nm。
10‧‧‧方法
12‧‧‧操作
14‧‧‧操作
16‧‧‧操作
18‧‧‧操作

Claims (10)

  1. 一種形成一半導體結構之方法，包含：形成一絕緣結構於一半導體基板中，該絕緣結構使該半導體基板之多個裝置區域電性絕緣；形成一閘極結構於該絕緣結構上；形成一阻隔保護氧化物層覆蓋該閘極結構及該絕緣結構；以及圖案化該阻隔保護氧化物層以形成一圖案化阻隔保護氧化物，該圖案化阻隔保護氧化物覆蓋該絕緣結構的至少一部分及該絕緣結構上的該閘極結構的一部分。
  2. 如請求項1所述之方法，其中該閘極結構具有一第一部分及一第二部分，該第一部分設置在該絕緣結構上，該第二部分自該第一部分延伸至該等裝置區域的其中一者，其中該圖案化阻隔保護氧化物覆蓋該閘極結構之該第一部分，且該閘極結構之該第二部分上並無該圖案化阻隔保護氧化物。
  3. 如請求項1所述之方法，其中形成該閘極結構之操作包含：形成一閘極堆疊，該閘極堆疊包含一高介電常數介電質及該高介電常數介電質上方的一多晶矽；以及在該閘極堆疊之一側壁上形成一間隔層。
  4. 如請求項1所述之方法，其中圖案化該阻隔保護氧化物層之操作包含：形成一光罩層於該阻隔保護氧化物層上，其中該光罩層具有一開口曝露出該阻隔保護氧化物層的一部分，且該光罩層與該絕緣結構之該部分及該閘極結構之該部分兩者重疊；以及移除該阻隔保護氧化物層之該曝露部分以形成該圖案化阻隔保護氧化物。
  5. 一種半導體結構，包含：一絕緣結構，形成於一半導體基板中且電性絕緣該半導體基板之多個裝置區域；一閘極堆疊，位在該絕緣結構上；一間隔層，形成在沿著該絕緣結構上的該閘極堆疊的一側壁之處；以及一圖案化阻隔保護氧化物，位在該絕緣結構上，並覆蓋該間隔層之一側壁，使該間隔層夾置在該圖案化阻隔保護氧化物與該閘極堆疊之間。
  6. 如請求項5所述之半導體結構，其中該絕緣結構具有一凹部，形成在該絕緣結構之一頂部部分上，且該凹部具有一底表面，該底表面在該半導體基板之一主表面下方的一位準上延伸，其中該圖案化阻隔保護氧化物包含一水平部分以及一垂直部分，該水平部分與該凹部之 該底表面接觸，該垂直部分自該水平部分延伸至該間隔層之該側壁。
  7. 如請求項6所述之半導體結構，進一步包含一接觸蝕刻終止層，位於該圖案化阻隔保護氧化物上，其中該接觸蝕刻終止層具有一水平部分及一垂直部分，分別與該圖案化阻隔保護氧化物之該水平部分及該垂直部分接觸。
  8. 如請求項7所述之半導體結構，其中該接觸蝕刻終止層之該水平部分在該半導體基板之該主表面下方的一位準上延伸。
  9. 如請求項5所述之半導體結構，其中該閘極堆疊包含一第一部分及一第二部分，該第一部分與該絕緣結構接觸，該第二部分自該第一部分延伸至該等裝置區域的至少一者。
  10. 一種半導體結構，包含：一淺溝槽絕緣結構，形成於一半導體基板中且使該半導體基板之各裝置區域電性絕緣；一閘極堆疊，位在該絕緣結構上且與該絕緣結構接觸；一間隔層，形成於沿著該閘極堆疊的一側壁之處；以及 一圖案化阻隔保護氧化物，位在該絕緣結構上，並覆蓋該間隔層之一側壁，使該間隔層夾置在該圖案化阻隔保護氧化物與該閘極堆疊之間，其中該圖案化阻隔保護氧化物包含與該淺溝槽絕緣結構接觸的一水平部分及自該水平部分延伸至該間隔層之該側壁的一垂直部分；以及一接觸蝕刻終止層，位於該圖案化阻隔保護氧化物上，其中該接觸蝕刻終止層具有一水平部分及一垂直部分，分別與該圖案化阻隔保護氧化物之該水平部分及該垂直部分接觸；其中該圖案化阻隔保護氧化物包含氧化物，且具有一厚度為約5nm至約50nm。
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