KR101390565B1 - 반도체 장치의 금속 게이트 전극 - Google Patents
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Abstract
본원 발명은 집적 회로 제조에 관한 것이고, 보다 특히 금속 게이트 전극에 관한 것이다. 반도체 소자를 위한 예시적인 구조는: 주표면을 포함하는 기판; 다중-층 물질의 제 1 층을 포함하는 상기 주표면 상의 제 1 직사각형 게이트 전극; 상기 제 1 직사각형 게이트 전극의 하나의 측면에 인접한 제 1 유전체 물질; 및 상기 제 1 직사각형 게이트 전극의 다른 3개의 측면들에 인접한 제 2 유전체 물질을 포함하고, 상기 제 1 유전체 물질 및 제 2 유전체 물질은 제 1 직사각형 게이트 전극을 함께 둘러싼다.
Description
본원 발명은 집적 회로 제조에 관한 것이고, 보다 특히 금속 게이트 전극에 관한 것이다.
기술적 노드(nodes)가 축소됨에 따라, 일부 집적 회로(IC) 디자인에서, 피쳐(features) 크기가 감소된 소자 성능을 개선하기 위해서 일반적인 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하고자 하는 요구가 있어 왔다. 금속 게이트 구조를 형성하기 위한 하나의 프로세스는 "게이트 라스트(last)" 프로세스라고 지칭되는데, 그러한 프로세스에서는 최종 게이트 구조가 라스트(마지막)로 제조되는데, 그에 따라 게이트 형성 후에 실행되는, 고온 프로세싱을 포함하는, 후속 프로세스들의 수가 감소될 수 있다.
그러나, 그러한 피쳐들 및 프로세스들을 상보형(complementary) 금속-산화물-반도체(CMOS) 제조에서 실행하기에는 난관이 있다. 소자들 사이의 게이트 폭 및 공간이 감소됨에 따라, 이들 문제들이 보다 더 두드러지게 된다. 예를 들어, "게이트 라스트" 제조 프로세스에서, 반도체 소자에서 낮은 게이트 저항을 달성하기가 어려운데, 이는 고종횡비 트렌치의 갭 채움(gap filling)을 위한 금속 층 증착(deposition; 이하 편의상 '증착'이라 함) 후에 금속 게이트 전극 내에 공극들이 형성되기 때문이고, 그에 따라 소자 불안정성 및/또는 소자 고장을 일으킬 가능성이 높아지기 때문이다.
본 발명은 반도체 소자를 제공하며, 이 소자는 주표면(major surface)을 포함하는 기판; 다중-층 물질의 제 1 층을 포함하는 상기 주표면 상의 제 1 직사각형 게이트 전극; 상기 제 1 직사각형 게이트 전극의 하나의 측면에 인접한 제 1 유전체 물질; 및 상기 제 1 직사각형 게이트 전극의 나머지 다른 3개의 측면들에 인접한 제 2 유전체 물질을 포함하고, 상기 제 1 유전체 물질 및 상기 제 2 유전체 물질은 상기 제 1 직사각형 게이트 전극을 함께 둘러싼다.
또한, 본 발명은 반도체 소자를 제조하는 방법을 제공하며, 이 방법은 격리 영역에 의해서 분리된 P-활성 영역 및 N-활성 영역을 포함하는 기판을 제공하는 단계; 층간 유전체(inter-layer dielectric; ILD) 층 내의 P-활성 영역, 격리 영역, 및 N-활성 영역 위에 더미 스트립을 형성하는 단계; 상기 더미 스트립을 제거하여 상기 ILD 층 내에 제 1 개구부를 형성하는 단계; 상기 제 1 개구부를 제 1 금속 조성물로 부분적으로 채우는 단계; 희생 층으로 상기 제 1 개구부를 채우는 단계; 상기 희생 층의 제 1 부분 및 상기 제 1 금속 조성물의 제 1 부분을 제거하여 상기 ILD 층 내의 N-활성 영역의 전체 길이 및 상기 격리 영역의 위에서 연장하는 제 2 개구부를 형성하는 단계; 상기 희생 층의 제 2 부분을 제거하여 상기 ILD 층 내의 P-활성 영역의 전체 길이 및 상기 격리 영역의 위에서 연장하는 제 3 개구부 - 상기 제 3 개구부가 상기 제 2 개구부에 연결됨 - 를 형성하는 단계; 상기 제 2 개구부 및 제 3 개구부를 상기 제 1 금속 조성물과 상이한 제 2 금속 조성물로 채우는 단계; 및 상기 제 2 금속 조성물의 일부를 제거하여 상기 절연 영역 위에 제 4 개구부를 형성하는 단계를 포함한다.
본원 발명은 첨부 도면을 참조할 때 이하의 설명으로부터 가장 잘 이해될 수 있을 것이다. 업계에서의 표준 관행에 따라서, 여러 가지 피쳐들이 실척(scale)으로 도시되지 않았고 그리고 단지 설명을 목적으로 사용되었다는 것을 강조한다. 사실상, 도면들의 여러 피쳐들(features)의 치수들은 명료한 설명을 위해서 임의적으로 확대되거나 감소되었을 수 있다.
도 1은 본원 발명의 여러 가지 양태에 따른 반도체 소자의 금속 게이트 전극을 제조하는 방법을 도시한 흐름도이다.
도 2는 본원 발명의 여러 가지 양태에 따른 금속 게이트 전극을 포함하는 반도체 소자의 평면도이다.
도 3 내지 도 12는 본원 발명의 여러 가지 양태에 따른 여러 가지 제조 스테이지들에서 도 2의 선 a-a를 따라서 취한 반도체 소자의 단면도이다.
도 1은 본원 발명의 여러 가지 양태에 따른 반도체 소자의 금속 게이트 전극을 제조하는 방법을 도시한 흐름도이다.
도 2는 본원 발명의 여러 가지 양태에 따른 금속 게이트 전극을 포함하는 반도체 소자의 평면도이다.
도 3 내지 도 12는 본원 발명의 여러 가지 양태에 따른 여러 가지 제조 스테이지들에서 도 2의 선 a-a를 따라서 취한 반도체 소자의 단면도이다.
이하의 개시 내용은, 예를 들어, 본원 발명의 여러 가지 피쳐들을 실행하기 위한, 많은 여러 가지 실시예들을 제공한다는 것을 이해할 수 있을 것이다. 성분들 및 배치들의 특정 예들은 본원 발명을 단순화하기 위해서 이하에서 설명된다. 물론, 단순한 예들이 기재되어 있으며 이들은 제한적인 것이 아니다. 예를 들어, 이하의 설명 중에서 제 1 피쳐 위의 또는 그 상부의(over or on) 제 1 피쳐의 형성은, 제 1 및 제 2 피쳐들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 것이고, 그리고 또한 부가적인 피쳐들이 제 1 및 제 2 피쳐들 사이에 형성되어, 제 1 및 제 2 피쳐들이 직접적으로 접촉하지 않는 실시예들을 포함할 것이다. 간명함 및 명료함을 위해서 여러 가지 피쳐들이 다른 척도(scales)로 임의적으로 도시될 수 있을 것이다. 또한, 본원의 개시 내용은 여러 가지 예들에서 참조 번호 및/또는 참조 부호들을 반복하여 사용할 수 있을 것이다. 이러한 반복은 간명함 및 명료함을 위한 것이고, 설명된 여러 가지 실시예들 및/또는 구성들 사이의 관계를 나타내는 것은 아니다. 또한, 본원의 개시 내용은 "게이트 라스트" 금속 게이트 프로세스의 예를 제공하나, 소위 당업자는 다른 프로세스들 및/또는 다른 물질의 이용에도 적용될 수 있다는 것을 인식할 수 있을 것이다.
도 1은 본원 발명의 여러 가지 양태에 따른 반도체 소자(200)(도 2, 11, 및 12에 도시됨)의 금속 게이트 전극(220)을 제조하는 방법(100)을 도시하는 흐름도이다. 도 2는 본원 발명의 여러 가지 양태에 따른 금속 게이트 전극(220)을 포함하는 반도체 소자(200)의 평면도이다. 도 3 내지 도 12는 본원 발명의 여러 가지 양태에 따른 여러 가지 제조 스테이지들에서 도 2의 선 a-a를 따라서 취한 반도체 소자(200)의 단면도이다. 문자 "A"로 표시된 각각의 도면은 도 2의 수직 실시예를 도시하고; 문자 "B"로 표시된 각각의 도면은 도 2의 테이퍼형(tapered) 실시예를 도시하며; 문자 "C"로 표시된 각각의 도면은 도 2의 불규칙한(irregular) 실시예를 도시한다.
반도체 소자(200)의 일부가 상보형 금속-산화물-반도체(CMOS) 기술 프로세싱으로 제조될 수 있다는 것을 주지하여야 한다. 따라서, 부가적인 프로세스들이, 도 1의 방법(1)에 앞서서, 그 도중에, 그리고 그 후에 제공될 수 있다는 것, 그리고 일부 다른 프로세스들이 여기에서 간략하게만 설명될 수 있다는 것을 이해하여야 할 것이다. 또한, 도 1 내지 도 12는 본원 발명의 개념을 보다 잘 이해할 수 있도록 단순화한 것이다. 예를 들어, 도면들은 반도체 소자(200)를 위한 금속 게이트 구조(220)를 도시하고 있지만, 그러한 반도체 소자(200)는 레지스터, 커패시터, 인덕터, 휴즈, 등을 포함하는 많은 수의 다른 소자들을 포함할 수 있는 집적 회로(IC)의 일부가 될 수 있다는 것을 이해할 수 있을 것이다.
도 2는 "게이트 라스트(gate last)" 프로세스에 의해서 제조된 금속 게이트 전극(220)을 포함하는 반도체 소자(200)의 평면도를 도시한다. 도시된 실시예에서, 반도체 소자(200)는 주표면(major surface, 202s)(도 3에 도시됨)을 포함하는 기판(202); 다중-층 물질로 이루어진 제 1 층을 포함하는 주표면(202s) 상의 제 1 직사각형 게이트 전극(220a); 상기 제 1 직사각형 게이트 전극(220a)의 일 측면(220c)에 인접한 제 1 유전체 물질(240); 및 상기 제 1 직사각형 게이트 전극(220a)의 나머지 다른 3개의 측면(220d, 220e, 및 220f)에 인접한 제 2 유전체 물질(214)을 포함하고, 상기 제 1 유전체 물질(240) 및 제 2 유전체 물질(214)은 제 1 직사각형 게이트 전극(220a)을 함께 둘러싼다.
일부 실시예들에서, 반도체 소자(200)는 다중-층 물질로 이루어진 제 2 층을 포함하는 주표면(202s) 상의 제 2 직사각형 게이트 전극(220b)을 포함하고, 상기 제 1 유전체 물질(240)이 상기 제 2 직사각형 게이트 전극(220b)의 일 측면(220w)에 인접하고 그리고 상기 제 2 유전체 물질(214)이 제 2 직사각형 게이트 전극(220b)의 나머지 다른 3개의 측면(220x, 220y 및 220z)에 인접하고, 상기 제 1 유전체 물질(240) 및 제 2 유전체 물질(214)은 제 2 직사각형 게이트 전극(220b)을 함께 둘러싼다.
통상적으로, "게이트 라스트" 제조 프로세스에서, 제 1 길이(L1)를 가지는 제 1 트렌치 및 제 2 길이(L2)를 가지는 트렌치가 층간 유전체(inter-layer dielectric; ILD) 층에 의해서 둘러싸이고 그리고 공간(S)에 의해서 분리된다. 제 1 트렌치는 다중-층 물질로 이루어진 제 1 층을 수용하여 제 1 직사각형 게이트 전극(220a)을 형성할 수 있는 한편, 제 2 트렌치는 다중-층 물질로 이루어진 제 2 층을 수용하여 제 2 직사각형 게이트 전극(220b)을 형성할 수 있다. 그러나, 소자들 사이의 게이트 길이 및 공간이 감소됨에 따라, 제 1 트렌치 및 제 2 트렌치 각각은 보다 적은 다중-층 물질의 층을 수용할 수 있다. 이는, 고종횡비 트렌치의 갭 채움을 위한 금속 층 증착 후에 제 1 및 제 2 직사각형 게이트 전극(220a, 220b) 내의 공극 형성을 유발할 수 있을 것이며, 그에 따라 소자 불안정성 및/또는 소자 고장 가능성을 높일 수 있을 것이다.
도시된 실시예에서, ILD 층에 의해서 둘러싸인 트렌치는 길이(L)를 가진다. 그 길이(L)는 제 1 길이(L1), 제 2 길이(L2), 및 공간(S)의 합계이고, 그 길이(L)는 제 1 길이(L1), 제 2 길이(L2), 및 공간(S)의 각각 보다 더 길다. 보다 긴 트렌치는 저종횡비를 가지고 그리고 다중-층 물질의 층으로 트렌치를 보다 더 효과적으로 채울 수 있게 된다. 다중-층 물질의 층으로 트렌치를 채운 후에, 공간(S) 상의 다중-층 물질의 층의 일부를 제거하여 제 1 직사각형 게이트 전극 및 제 2 직사각형 게이트 전극을 형성한다. 이어서, 유전체 물질이 제거된 부분을 채워, 제 1 및 제 2 직사각형 게이트 전극들을 격리시킨다. 따라서, 반도체 소자(200)를 제조하기 위한 출원인의 방법은, 저종횡비 트렌치의 갭 채움을 위한 금속 층 증착 후에, 제 1 및 제 2 직사각형 게이트 전극(220a, 220b) 내에 공극이 형성되는 것을 방지할 수 있을 것이다. 그에 따라, 제 1 및 제 2 직사각형 게이트 전극(220a, 220b)은 그들 고유의 작업 기능을 유지하고, 그에 따라 반도체 소자(200)의 문턱(threshold) 전압을 변화시키지 않는다.
도 3을 참조하면, 방법(100)은 단계(102)에서 시작하고, 그러한 단계에서 기판(202)이 제공된다. 기판(202)은 실리콘 기판을 포함할 수 있을 것이다. 그 대신에, 일부 실시예들에서, 기판(202)은 실리콘 게르마늄, 갈륨 비화물, 또는 다른 적합한 반도체 물질일 수 있을 것이다. 기판(202)은 여러 가지 도핑된 영역들, 매립(buried) 층, 및/또는 에피텍시 층을 더 포함할 수 있을 것이다. 또한, 기판(202)은 실리콘 온 인슐레이터(SOI)와 같은 세미컨턱더 온 인슐레이터일 수 있을 것이다. 다른 실시예들에서, 반도체 기판(202)이 도핑된 에피(epi) 층, 구배형(gradient) 반도체 층을 포함할 수 있고, 및/또는 실리콘 게르마늄 층 상의 실리콘 층과 같이 다른 타입의 다른 반도체 층 위에 놓인 반도체 층을 더 포함할 수 있을 것이다. 다른 예들에서, 화합물 반도체 기판이 다중-층 실리콘 구조를 포함할 수 있고 또는 실리콘 기판이 다중-층 화합물 반도체 구조를 포함할 수 있다. 도시된 실시예에서, 기판(202)은 주표면(202s)을 포함한다.
일부 실시예들에서, 반도체 기판(202)은 격리 영역(206)에 의해서 분리된 P-활성 영역(204p) 및 N-활성 영역(204n)(도 2의 점선들)을 포함한다. 활성 영역들(204p, 204n)은 디자인 요건에 따라서 여러 가지 도핑 구성을 포함할 수 있을 것이다. 예를 들어, P-활성 영역(204p)이 인 또는 비소와 같은 n-타입 도펀트로 도핑되고; N-활성 영역(204n)이 붕소 또는 BF2 와 같은 p-타입 도펀트로 도핑된다. 그와 같이, P-활성 영역(204p)이 p-타입 금속 산화물 반도체 전기장 효과 트랜지스터(pMOSFET)(200p)를 형성하는데 있어서 유용할 수 있는 한편, N-활성 영역(204n)은 n-타입 금속 산화물 반도체 전기장 효과 트랜지스터(nMOSFET)(200n)를 형성하는데 있어서 유용할 수 있을 것이다.
여러 가지 활성 영역들(204p, 204n)을 서로로부터 격리시키기 위해서 격리 영역(206)이 형성될 수 있을 것이다. 격리 영역(206)은 실리콘의 국소적 산화(local oxidation of silicon; LOCOS) 또는 쉘로우 트렌치 격리(shallow trench isolation; STI)와 같은 격리 기술을 이용하여 여러 가지 활성 영역들(204p, 204n)을 형성하고 전기적으로 격리시킬 수 있을 것이다. 본 실시예에서, 격리 영역(206)은 STI를 포함한다. 격리 영역(206)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑형 실리케이트 유리(fluoride-doped silicate glass; FSG), 저-k 유전체 물질 및/또는 이들의 조합을 포함할 수 있을 것이다. 그리고, 본 실시예에서 STI인 격리 영역(206)은 임의의 적합한 프로세스에 의해서 형성될 수 있을 것이다. 하나의 예로서, STI의 형성은 포토리소그래피 프로세스에 의한 반도체 기판(202)의 패터닝하는 단계, 기판(202) 내에 트렌치를 에칭하는 단계(예를 들어, 건식 에칭, 습식 에칭, 및/또는 플라즈마 에칭 프로세스에 의해서), 그리고 유전체 물질로 트렌치를 채우는 단계(예를 들어, 화학적 증착 프로세스의 이용에 의해서)를 포함할 수 있을 것이다. 일부 실시예들에서, 채워진 트렌치가 실리콘 질화물 또는 실리콘 산화물로 채워진 열적 산화물 라이너 층과 같은 다중-층 구조를 가질 수 있을 것이다.
도 1에서 방법(100)은 단계(104)로 이어지며, 그러한 단계에서 층간 유전체(ILD)(즉, 도 2의 제 2 유전체 물질(214)) 내의 (214)P-활성 영역(204p), 격리 영역(206), 및 N-활성 영역(204n) 위에 더미(dummy) 스트립(218)(도 5 참조)을 형성함으로써 도 4의 구조가 생성된다.
도시된 실시예에서, 도 4에 도시된 바와 같이, 게이트 유전체 층(208)이 기판(202) 위에 형성될 수 있을 것이다. 일부 실시예들에서, 게이트 유전체 층(208)이 실리콘, 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 고-k 유전체를 포함할 수 있을 것이다. 고-k 유전체는 특정 금속 산화물을 포함한다. 고-k 유전체를 위해서 이용되는 금속 산화물의 예들에는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 또는 이들의 혼합물의 산화물이 포함된다. 본 실시예에서, 게이트 유전체 층(208)은 두께가 약 10 내지 30 옹스트롬인 HfOx 를 포함하는 고-k 유전체 층이다. 게이트 유전체 층(208)은 원자층 증착(ALD), 화학 증착(CVD), 물리 증착(PVD), 열적 산화, UV-오존 산화, 또는 이들의 조합과 같은 적합한 프로세스를 이용하여 형성될 수 있을 것이다. 게이트 유전체 층(208)은 게이트 유전체 층(208)과 기판(202) 사이의 손상을 감소시키기 위해서 면간(interfacial) 층(도시하지 않음)을 더 포함할 수 있을 것이다. 면간 층이 실리콘 산화물을 포함할 수 있을 것이다.
게이트 라스트 프로세스에서, 더미 게이트 전극 층(212)이 게이트 유전체 층(208) 위에 후속하여 형성된다. 일부 실시예들에서, 더미 게이트 전극 층(212)이 단일 층 또는 다중-층 구조를 포함할 수 있을 것이다. 본 실시예에서, 더미 게이트 전극 층(212)이 폴리실리콘을 포함할 수 있을 것이다. 또한, 더미 게이트 전극 층(212)이 균일한 또는 구배형 도핑으로 도핑된 폴리실리콘일 수 있을 것이다. 더미 게이트 전극 층(212)이 약 30 nm 내지 약 60 nm의 두께를 가질 수 있을 것이다. 더미 게이트 전극 층(212)이 저압 화학 기상 증착(LPCVD) 프로세스를 이용하여 형성될 수 있을 것이다. 일 실시예에서, LPCVD 프로세스가 약 580 ℃ 내지 650 ℃의 온도 및 약 200 mTorr 내지 1 Torr의 압력에서, 그리고 실리콘 공급원 가스로서 실란(SiH4) 또는 디클로로실란(SiH2Cl2)을 이용하여 표준 LPCVD 퍼니스(furnace)에서 실시될 수 있다.
이어서, 더미 게이트 전극 층(212) 및 게이트 유전체 층(208)을 패터닝하여 도 4에 도시된 구조를 생성하고 이러한 것이 단계(104)로 도시되어 있다. 포토레지스트(도시하지 않음)의 층이 스핀-온 코팅과 같은 적절한 프로세스에 의해서 더미 게이트 전극 층(212) 위에 형성되고, 그리고 리소그래피 패터닝 방법에 의해서 더미 게이트 전극 층(212) 위에 패터닝된 포토레지스트 피쳐를 형성하기 위해서 패터닝된다. 도시된 실시예에서, 패터닝된 포토레지스트 피쳐는 제 1 직사각형 게이트 전극(220a), 제 2 직사각형 게이트 전극(220b), 및 제 1 유전체 물질(240)(도 2에 도시됨)을 포함하는 구역(area)을 형성한다. 이어서, 패터닝된 포토레지스트 피쳐는 건식 에칭 프로세스를 이용하여 하부 층들(즉, 게이트 유전체 층(208) 및 더미 게이트 전극 층(212))로 전사되어 더미 게이트 스택(210)을 형성할 수 있다. 이하에서, 더미 게이트 전극 층(212)의 나머지 부분을 더미 스트립(218)이라 칭한다. 일부 실시예들에서, 더미 스트립(218)은 주표면(202s)에 대해서 실질적으로 수직이 된다. 일부 실시예들에서, 더미 스트립(218)은 주표면(202s)에 대한 테이퍼형 측벽(도시하지 않음)을 포함한다. 그 후에, 포토레지스트 층이 벗겨질 수 있을 것이다.
다른 예에서, 하드 마스크 층(도시하지 않음)이 더미 게이트 전극 층(212) 위에 형성되고, 패터닝된 포토레지스트 층이 하드 마스크 층 상에 형성되며; 포토레지스트 층의 패턴이 하드 마스크 층으로 전사되고 이어서 더미 게이트 전극 층(212) 및 게이트 유전체 층(208)으로 전사되어 더미 게이트 스택(210)을 형성한다. 하드 마스크 층은 실리콘 산화물을 포함한다. 일부 다른 실시예들에서, 하드 마스크 층이 실리콘 질화물 및/또는 실리콘 산화질화물을 선택적으로 포함할 수 있고, 그리고 CVD 또는 PVD와 같은 방법을 이용하여 형성될 수 있을 것이다. 하드 마스크 층의 두께는 약 100 내지 800 옹스트롬이다.
반도체 소자(200)의 여러 가지 피쳐들을 형성하기 위해서 반도체 소자(200)에 대해서 다른 "게이트 라스트" 프로세스들 및 기타 CMOS 기술 프로세싱을 실시할 수 있다는 것을 주목해야 한다. 그와 같은 경우, 여러 가지 피쳐들에 대해서는 본원에서 간략하게만 설명한다. 제 1 직사각형 게이트 전극(220a) 및 제 2 직사각형 게이트 전극(220b)을 "게이트 라스트" 프로세스에서 형성하기에 앞서서, 반도체 소자(200)의 여러 가지 성분들이 형성될 수 있을 것이다. 여러 가지 성분들은 활성 영역들(204p, 204n) 내의 그리고 더미 게이트 스택(210)의 양 측면들 상의 약간 도핑된 소스/드레인 영역들(p-타입 및 n-타입 LDD) 및 소스/드레인 영역들(p-타입 및 n-타입 S/D)(도시하지 않음)을 포함할 수 있을 것이다. p-타입 LDD 및 S/D 영역들은 B 또는 In으로 도핑될 수 있고, 그리고 n-타입 LDD 및 S/S 영역들이 P 또는 As로 도핑될 수 있을 것이다. 여러 가지 피쳐들이 더미 게이트 스택(210)을 둘러싸는 ILD 층(214)을 더 포함할 수 있을 것이다. ILD 층(214)은 고종횡비 프로세스(HARP) 및/또는 고밀도-플라즈마(HDP) 증착 프로세스에 의해서 형성된 산화물을 포함할 수 있을 것이다. 그와 같은 경우에, 더미 스트립(218)은 ILD 층(214) 내의 P-활성 영역(204p), 격리 영역(206), 및 N-활성 영역(204n) 위에 위치된다. 여러 가지 피쳐들이 더미 게이트 스택(210) 및 ILD 층(214) 사이에 게이트 스페이서(216)를 형성하는 것을 선택적으로 포함할 수 있을 것이다. 게이트 스페이서(216)는 실리콘 산화물, 실리콘 질화물, 또는 다른 적합한 물질로 형성될 수 있을 것이다.
도 1의 방법(100)은 단계(106)로 이어지고, 그러한 단계에서 더미 스트립(218)을 제거하여 격리 영역(206) 위에서 연장하는 제 1 및 제 1 활성 영역들(204p, 204n) 위의 ILD 층(214) 내에 제 1 개구부(222)를 형성함으로써, 도 6의 구조가 생성된다. 본 실시예에서, 하드 마스크로서 ILD 층(214)을 이용하여 더미 스트립(218)을 제거함으로써, ILD 층(214) 내에 제 1 개구부(222)를 형성한다. 더미 스트립(218)은 건식 에칭 프로세스를 이용하여 제거될 수 있을 것이다. 일 실시예에서, 건식 에칭 프로세스는 약 650 내지 800 W의 공급원 전력, 약 100 내지 120 W의 바이어스 전력, 및 약 60 내지 200 mTorr의 압력하에서, 에칭 가스로서 Cl2, HBr 및 He를 이용하여 실시될 수 있을 것이다.
도 1의 방법(100)은 단계(108)로 계속되고, 그러한 단계에서 제 1 금속 조성물(232)로 제 1 개구부(222)를 부분적으로 채움으로써 도 7의 구조가 얻어진다. 도시된 실시예에서, 제 1 금속 조성물(232)이 P-일함수(work-function) 금속 층을 포함할 수 있을 것이다. P-일함수 금속 층은 TiN, WN, TaN, Ru, 또는 이들의 조합으로 이루어진 그룹으로부터 선택된 물질을 포함한다. P-일함수 금속 층은 CVD, PVD, 또는 다른 적합한 기술에 의해서 형성될 수 있을 것이다. P-일함수 금속 층(232)은 약 30 내지 80 옹스트롬의 두께(t1)를 가진다.
일부 실시예들에서, 제 1 금속 조성물(232)이 선택적인 제 1 배리어 층(도시하지 않음)을 더 포함할 수 있을 것이다. 게이트 유전체 층(208)으로의 신호 금속 층(238)(도 10 내지 도 12에 도시됨)의 확산을 줄이기 위해서, 제 1 배리어 층이 P-일함수 금속 층 증착에 앞서서 증착될 수 있을 것이다. 그에 따라, 제 1 개구부(222) 내에서, 제 1 배리어 층이 P-일함수 금속 층(232)을 둘러싸고, 그리고 제 1 배리어 층의 하단 부분이 P-일함수 금속 층과 게이트 유전체 층(208) 사이에 위치된다. 제 1 배리어 층은 TaN 및 WN으로 이루어진 그룹으로부터 선택된 물질을 포함한다. 제 1 배리어 층은 5 내지 15 옹스트롬의 두께를 가진다. 제 1 배리어 층은 CVD, PVD 또는 다른 적합한 기술에 의해서 형성될 수 있을 것이다.
본 실시예에서, 제 1 금속 조성물(232)이 게이트 유전체 층(208), 게이트 스페이서(216), 및 ILD 층(214) 위에 먼저 증착되어 제 1 개구부(222)를 부분적으로 채운다. 다음 단계(도 7 및 도 1의 단계(110)에서 도시됨)는 희생 층(234)으로 제 1 개구부(222)를 채우는 것이다. 희생 층(234)은 폴리실리콘, 포토-레지스트(PR) 또는 스핀-온-글래스(SOG)를 포함할 수 있으나, 이러한 것으로 제한되지는 않는다. 희생 층(234)은 CVD, PVD, ALD, 스핀-온 또는 다른 적합한 기술에 의해서 형성될 수 있을 것이다. 이어서, 화학적 기계적 폴리싱(CMP) 프로세스를 실시하여, 제 1 개구부(222) 외부의 희생 층(234) 및 제 1 금속 조성물(232)의 부분을 제거한다. 따라서, ILD 층(214)에 도달하였을 때 CMP 프로세스가 중단될 것이고, 그에 따라 실질적으로 평면형인 표면을 제공한다.
도 1에 도시된 방법(100)은 단계(112)로 계속되고, 그러한 단계에서 희생 층(234)의 제 1 부분 및 제 1 금속 조성물(232)의 제 1 부분을 제거하여 ILD 층(214) 내의 N-활성 영역(204n)의 전체 길이 및 격리 영역(206)의 위에서 연장하는 제 2 개구부(224)를 형성함으로써, 도 8의 구조가 얻어진다. 본 실시예에서, ILD 층(214)을 하드 마스크로서 이용하여, 희생 층(234)의 제 1 부분 및 제 1 금속 조성물(232)의 제 1 부분을 제거하여 제 2 개구부(224)를 형성하는 한편, 희생 층(234)의 제 2 부분 및 제 1 금속 조성물(232)의 제 2 부분은 패터닝된 포토레지스트 층(도시하지 않음)에 의해서 덮여진다.
일부 실시예들에서, 희생 층(234)의 제 1 부분이 건식 에칭 프로세스 및/또는 습식 에칭 프로세스에 의해서 제거되어 제 1 금속 조성물(232)의 제 1 부분을 노출시킨다. 예를 들어, 만약 희생 층(234)이 폴리실리콘, PR, 또는 SOG를 포함한다면, 희생 층(234)의 제 1 부분을 선택적으로 제거하기 위해서 건식/습식 에칭 화학물질이 F, Cl 및 Br계 에칭제를 포함할 것이다. 이어서, 제 1 금속 조성물(232)의 제 1 부분이 건식 에칭 프로세스에 의해서 제거되어 게이트 유전체 층(208)을 노출시킬 것이다. 일부 실시예들에서, 건식 에칭 프로세스는 약 10 ℃ 내지 50 ℃의 온도에서, 그리고 약 100 내지 1000 W의 바이어스 전력 및 약 1 내지 40 mTorr의 압력하에서, Cl2, HBr, BCl3, NF3, N2, CF4 및 CH2F2 를 에칭 가스로 이용하여 실시될 수 있을 것이다.
도 1의 방법(100)은 단계(114)로 계속될 것이고, 그러한 단계에서 희생 층(234)의 제 2 부분을 제거하여 ILD 층(214) 내의 P-활성 영역(204p)의 전체 길이 및 격리 영역(206)의 위에서 연장하는 제 3 개구부(226)를 형성함으로써, 도 9의 구조가 얻어지며, 상기 제 3 개구부(226)는 제 2 개구부(224)에 연결된다.
본 실시예에서, 희생 층(234)의 제 2 부분을 노출시키기 위해서 패터닝된 포토레지스트 층(도시하지 않음)을 이용함으로써, 제 2 희생 층(234)의 제 2 부분이 건식 에칭 프로세스 및/또는 습식 에칭 프로세스에 의해서 제거되어 제 3 개구부(226)를 형성하며, 그에 따라 제 1 금속 조성물(232)의 제 2 부분을 노출시킨다. 예를 들어, 만약 희생 층(234)이 폴리실리콘, PR, 또는 SOG를 포함한다면, 희생 층(234)의 제 2 부분을 선택적으로 제거하기 위해서 건식/습식 에칭 화학물질이 F, Cl 및 Br계 에칭제를 포함할 것이다.
도 1의 방법(100)은 단계(116)로 이어질 것이고, 그러한 단계에서 제 1 금속 조성물(232)과 상이한 제 2 금속 조성물(236)을 이용하여 제 2 및 제 3 개구부(224, 226)를 채움으로써, 도 10의 구조가 얻어진다. 도시된 실시예에서, 제 2 금속 조성물(236)은 N-일함수 금속 층을 포함할 수 있을 것이다. N-일함수 금속 층은 Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, 및 Zr로 이루어진 그룹으로부터 선택된 물질을 포함한다. N-일함수 금속 층은 약 30 내지 80 옹스트롬의 두께(t2)를 가진다. N-일함수 금속 층은 CVD, PVD 또는 다른 적합한 기술에 의해서 형성될 수 있을 것이다.
일부 실시예들에서, 게이트 유전체 층(208)으로의 신호 금속 층(238)의 확산을 줄이기 위해서, N-일함수 금속 층 증착에 앞서서 선택적인 제 2 배리어 층(도시하지 않음)이 증착될 수 있을 것이다. 제 2 개구부(224) 내에서, 제 2 배리어 층의 하단 부분이 N-일함수 금속 층과 게이트 유전체 층(208) 사이에 위치된다. 또한, 제 3 개구부(226) 내에서, 제 2 배리어 층이 제 1 금속 조성물(232)과 제 2 금속 조성물(236) 사이에 위치된다. 제 2 배리어 층은 TaN 및 WN으로 이루어진 그룹으로부터 선택된 물질을 포함한다. 제 2 배리어 층은 CVD, PVD 또는 다른 적합한 기술에 의해서 형성될 수 있을 것이다.
여전히 도 10을 참조하면, 게이트 저항을 줄이기 위해서, 선택적인 신호 금속 층(238)이 제 2 및 제 3 개구부(224, 226) 내의 제 2 금속 조성물(236) 위에 증착될 수 있을 것이다. 신호 금속 층(238)은 Al, Cu 및 W로 이루어진 그룹으로부터 선택된 물질을 포함한다. 신호 금속 층(238)은 CVD, PVD 또는 다른 적합한 기술에 의해서 형성될 수 있을 것이다. 이어서, CMP를 실행하여, 제 2 및 제 3 개구부(224, 226) 외부의 신호 금속 층(238) 및 제 2 금속 조성물(236)을 제거한다. 따라서, CMP 프로세스는 ILD 층(214)에 도달하였을 때 중단될 수 있을 것이고, 그에 따라 실질적으로 평면형인 표면을 제공할 수 있을 것이다.
일부 실시예들에서, 게이트 유전체 층(208)으로의 신호 금속 층(238)의 확산을 줄이기 위해서, 신호 금속 층(238) 증착에 앞서서 선택적인 제 3 배리어 층(도시하지 않음)이 증착될 수 있을 것이다. 그에 따라, 제 3 배리어 층이 제 2 금속 조성물(236)과 신호 금속 층(238) 사이에 위치된다. 제 3 배리어 층은 TiN, TaN 및 WN으로 이루어진 그룹으로부터 선택된 물질을 포함한다. 제 3 배리어 층은 20 내지 40 옹스트롬의 두께를 가진다. 제 3 배리어 층은 CVD, PVD 또는 다른 적합한 기술에 의해서 형성될 수 있을 것이다.
도 1의 방법(100)은 단계(118)로 계속되며, 그러한 단계에서, 절연 영역(206) 위에 제 4 개구부(228)를 형성하기 위해서, 신호 금속 층(238)의 부분, 제 2 금속 조성물(236), 및 제 1 금속 조성물(232)을 제거함으로써 도 11a, 11b 및 11c의 구조가 얻어진다. 포토레지스트의 층(도시하지 않음)이 스핀-온 코팅과 같은 적절한 프로세스에 의해서 신호 금속 층(238) 위에 형성되고, 리소그래피 패터닝 방법에 의해서 패터닝되어 후속 에칭에 대해서 신호 금속 층(238)의 부분들을 노출시키는 패터닝된 포토레지스트 피쳐를 형성한다. 이어서, 패터닝된 포토레지스트 피쳐는 건식 에칭 프로세스를 이용하여 하부 층들(즉, 제 2 금속 조성물(236)의 부분 및 신호 금속 층(238)의 부분, 그리고 선택적으로 제 1 금속 조성물(232)의 부분)으로 전사되어 격리 영역(206) 위에 제 4 개구부(228)를 형성할 수 있다. 그와 같은 경우에, 제 4 개구부(228)는 제 1 직사각형 게이트 전극(220a) 및 제 2 직사각형 게이트 전극(220b)을 격리시킨다. 일부 실시예들에서, 건식 에칭 프로세스는 약 10 ℃ 내지 50 ℃의 온도에서, 그리고 약 100 내지 1000 W의 바이어스 전력 및 약 1 내지 40 mTorr의 압력하에서, Cl2, HBr, BCl3, NF3, N2, CF4 및 CH2F2 를 에칭 가스로 이용하여 실시될 수 있을 것이다. 그 후에, 포토레지스트 층이 제거될 수 있을 것이다.
도시된 실시예에서, 잔류 신호 금속 층(238a), 잔류 제 2 금속 조성물(236a), 및 잔류 제 1 금속 조성물(232a)을 포함하는 다중-층 물질의 제 1 층을 제 1 직사각형 게이트 전극(220a)으로 지칭하는 한편, 잔류 신호 금속 층(238b), 잔류 제 2 금속 조성물(236b)을 포함하는 다중-층 물질의 제 2 층을 제 2 직사각형 게이트 전극(220b)으로 지칭한다. 도시된 실시예에서, 제 1 직사각형 게이트 전극(220a) 및 제 2 직사각형 게이트 전극(220b)이 조합되고 그리고 금속 게이트 전극(220)으로 지칭된다.
적어도 하나의 실시예에서, 제 1 직사각형 게이트 전극(220a)의 일 측면(220c)이 주표면(202s)에 대해서 실질적으로 수직이 된다(도 11a에 도시됨). 다른 실시예에서, 제 1 직사각형 게이트 전극(220a)의 하나의 측면(220c)이 주표면(202s)에 대한 제 1 테이퍼형 측벽을 포함한다(도 11b에 도시됨). 다른 실시예에서, 제 1 직사각형 게이트 전극(220a)의 하나의 측면(220c)은 불규칙적인 표면을 포함한다(도 11c에 도시됨). 또한, 제 1 직사각형 게이트 전극(220a)의 나머지 다른 3개의 측면들의 구성은 더미 스트립(218)(도 5에 도시됨)의 구성에 따라서 달라진다. 일부 실시예들에서, 제 1 직사각형 게이트 전극(220a)의 나머지 다른 3개의 측면(220d, 220e, 및 220f)이 주표면(도시하지 않음)에 대해서 실질적으로 수직이 된다. 일부 실시예들에서, 제 1 직사각형 게이트 전극(220a)의 나머지 다른 3개의 측면(220d, 220e, 및 220f)이 주표면(도시하지 않음)에 대한 제 2의 테이퍼형 측벽을 포함한다.
적어도 하나의 실시예에서, 제 2 직사각형 게이트 전극(220b)의 하나의 측면(220w)이 주표면(202s)에 대해서 실질적으로 수직이 된다(도 11a에 도시됨). 다른 실시예에서, 제 2 직사각형 게이트 전극(220b)의 하나의 측면(220w)은 주표면(202s)에 대한 제 3 테이퍼형 측벽을 포함한다(도 11b에 도시됨). 다른 실시예에서, 제 2 직사각형 게이트 전극(220b)의 하나의 측면(220w)은 불규칙적인 표면을 포함한다(도 11c에 도시됨). 또한, 제 2 직사각형 게이트 전극(220b)의 나머지 다른 3개의 측면들의 구성은 더미 스트립(218)(도 5에 도시됨)의 구성에 따라서 달라진다. 일부 실시예들에서, 제 2 직사각형 게이트 전극(220b)의 나머지 다른 3개의 측면(220x, 220y, 및 220z)이 주표면(도시하지 않음)에 대해서 실질적으로 수직이 된다. 일부 실시예들에서, 제 2 직사각형 게이트 전극(220b)의 나머지 다른 3개의 측면(220x, 220y, 및 220z)이 주표면(도시하지 않음)에 대한 제 4의 테이퍼형 측벽을 포함한다.
절연 영역(206) 위에 제 4 개구부(228)를 형성한 후에, 유전체 물질(240)(즉, 도 2의 제 1 유전체 물질(240))을 이용하여 제 4 개구부(228)를 채움으로써, 도 12a, 12b, 및 12c의 구조가 얻어진다. 일부 실시예들에서, 유전체 물질(240)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑형 실리케이트 유리(FSG), 저-k 유전체 물질, 및/또는 이들의 조합을 포함할 수 있을 것이다. 일부 실시예들에서, 유전체 물질(240)이 실리콘 질화물을 둘러싸는 실리콘 산화물과 같은 다중-층 구조를 가질 수 있을 것이다. 일부 실시예들에서, 유전체 물질(240)은 ILD 층(214)과 상이하다. 일부 실시예들에서, 유전체 물질(240)은 게이트 스페이서(216)와 상이하다.
유전체 물질(240)은 CVD, PVD, 스핀-온 프로세스, 또는 다른 적합한 기술에 의해서 형성될 수 있을 것이다. 이어서, CMP를 실시하여 제 4 개구부(228) 외부의 유전체 물질(240)을 제거할 수 있을 것이다. 따라서, CMP 프로세스는 신호 금속 층(238)에 도달할 때 중단될 수 있고, 그에 따라 실질적으로 평면형인 표면을 제공할 수 있을 것이다.
콘택들/비아들, 인터커넥트 금속 층들, 유전체 층들, 부동태화 층들 등과 같은 여러 가지 피쳐들을 형성하기 위해서, 반도체 소자(200)에 대해서 추가적인 CMOS 프로세스를 실시할 수 있을 것이다. 금속 게이트 전극(220)이 원래의(original) 일함수를 유지하고, 그에 따라 반도체 소자(200)의 문턱 전압을 변화시키지 않는다는 것이 관찰되었다.
실시예들에 따라서, 반도체 소자는: 주표면을 포함하는 기판; 다중-층 물질의 제 1 층을 포함하는 상기 주표면 상의 제 1 직사각형 게이트 전극; 상기 제 1 직사각형 게이트 전극의 하나의 측면에 인접한 제 1 유전체 물질; 및 상기 제 1 직사각형 게이트 전극의 나머지 다른 3개의 측면들에 인접한 제 2 유전체 물질을 포함하고, 상기 제 1 유전체 물질 및 제 2 유전체 물질은 제 1 직사각형 게이트 전극을 함께 둘러싼다.
다른 실시예들에 따라서, 반도체 소자는: 주표면을 포함하는 기판; 다중-층 물질의 제 1 층을 포함하는 상기 주표면 상의 제 1 직사각형 게이트 전극; 상기 제 1 직사각형 게이트 전극의 하나의 측면에 인접한 제 1 유전체 물질; 및 상기 제 1 직사각형 게이트 전극의 나머지 다른 3개의 측면들에 인접한 제 2 유전체 물질; 및 다중-층 물질의 제 2 층을 포함하는 상기 주표면 상의 제 2 직사각형 게이트 전극을 포함하고, 상기 제 1 유전체 물질 및 제 2 유전체 물질이 제 1 직사각형 게이트 전극을 함께 둘러싸고, 상기 제 1 유전체 물질은 상기 제 2 직사각형 게이트 전극의 하나의 측면에 인접하며, 상기 제 2 유전체 물질은 상기 제 2 직사각형 게이트 전극의 나머지 다른 3개의 측면에 인접하며, 상기 제 1 유전체 물질 및 제 2 유전체 물질은 상기 제 2 직사각형 게이트 전극을 함께 둘러싼다.
또 다른 실시예들에 따라서, 반도체 소자를 제조하기 위한 방법은: 격리 영역에 의해서 분리된 P-활성 영역 및 N-활성 영역을 포함하는 기판을 제공하는 단계; 층간 유전체(ILD) 층 내의 P-활성 영역, 격리 영역, 및 N-활성 영역 위에 더미 스트립을 형성하는 단계; 상기 더미 스트립을 제거하여 ILD 층 내에 제 1 개구부를 형성하는 단계; 상기 제 1 개구부를 제 1 금속 조성물로 부분적으로 채우는 단계; 희생 층으로 상기 제 1 개구부를 채우는 단계; 상기 희생 층의 제 1 부분 및 상기 제 1 금속 조성물의 제 1 부분을 제거하여 상기 ILD 층 내의 N-활성 영역의 전체 길이 및 상기 격리 영역의 위에서 연장하는 제 2 개구부를 형성하는 단계; 상기 희생 층의 제 2 부분을 제거하여 상기 ILD 층 내의 P-활성 영역의 전체 길이 및 상기 격리 영역의 위에서 연장하는 제 3 개구부를 형성하는 단계; 상기 제 2 및 제 3 개구부를 상기 제 1 금속 조성물과 상이한 제 2 금속 조성물로 채우는 단계; 및 상기 제 2 금속 조성물의 일부를 제거하여 상기 절연 영역 위에 제 4 개구부를 형성하는 단계를 포함하고, 상기 제 3 개구부가 상기 제 2 개구부에 연결된다.
본원 발명을 예를 들어서 그리고 바람직한 실시예와 관련하여 설명하였지만, 본원 발명은 개시된 실시예들로 제한되지 않는다는 것을 이해할 수 있을 것이다. 반대로, 본원 발명은 (당업자에게 자명한 바와 같이) 여러 가지 변형예들 및 유사한 배열들을 포함할 것이다. 그에 따라, 첨부된 특허청구범위는 그러한 모든 변형예들 및 배열들을 포함하는 것으로 가장 넓게 해석되어야 할 것이다.
Claims (10)
- 반도체 소자에 있어서,
주표면(major surface)을 포함하는 기판;
다중-층 물질의 제 1 층을 포함하는 상기 주표면 상의 제 1 직사각형 게이트 전극;
상기 제 1 직사각형 게이트 전극의 하나의 측면에 인접한 제 1 유전체 물질; 및
상기 제 1 직사각형 게이트 전극의 나머지 다른 3개의 측면들에 인접한 제 2 유전체 물질을
포함하고,
상기 제 1 유전체 물질 및 상기 제 2 유전체 물질은 상기 제 1 직사각형 게이트 전극을 함께 둘러싸고,
상기 제 1 유전체 물질은 상기 제 2 유전체 물질과 다르며,
상기 제1 직사각형 게이트 전극은 상기 제2 유전체 물질을 형성하기 위한 공정 이후에 형성되고, 상기 제1 직사각형 게이트 전극을 형성한 이후에 상기 제1 유전체 물질이 상기 제2 유전체 물질을 형성하기 위한 공정과는 별도의 공정에 의해 형성되어 상기 제 1 직사각형 게이트 전극 내에 공극이 존재하지 않도록 하는 것인, 반도체 소자. - 제 1 항에 있어서,
상기 제 1 직사각형 게이트 전극의 상기 하나의 측면은 상기 주표면에 대한 제 1 테이퍼형(tapered) 측벽을 포함하는 것인, 반도체 소자. - 제 1 항에 있어서,
상기 제 1 직사각형 게이트 전극의 상기 하나의 측면은 상기 주표면에 대해서 수직인 것인, 반도체 소자. - 제 1 항에 있어서,
상기 제 1 직사각형 게이트 전극의 상기 하나의 측면은 불규칙한 표면을 포함하는 것인, 반도체 소자. - 제 1 항에 있어서,
상기 제 1 직사각형 게이트 전극의 상기 나머지 다른 3개의 측면들은 상기 주표면에 대한 제 2 테이퍼형 측벽을 포함하는 것인, 반도체 소자. - 제 1 항에 있어서,
상기 제 1 직사각형 게이트 전극의 상기 나머지 다른 3개의 측면들은 상기 주표면에 대해서 수직인 것인, 반도체 소자. - 제 1 항에 있어서,
다중-층 물질의 제 2 층을 포함하는 상기 주표면 상의 제 2 직사각형 게이트 전극을 더 포함하고, 상기 제 1 유전체 물질이 상기 제 2 직사각형 게이트 전극의 하나의 측면에 인접하는 것인, 반도체 소자. - 제 7 항에 있어서,
상기 제 2 유전체 물질이 상기 제 2 직사각형 게이트 전극의 나머지 다른 3개의 측면들에 인접하고, 상기 제 1 유전체 물질 및 제 2 유전체 물질이 상기 제 2 직사각형 게이트 전극을 함께 둘러싸는 것인, 반도체 소자. - 반도체 소자를 제조하는 방법에 있어서,
격리 영역에 의해서 분리된 P-활성 영역 및 N-활성 영역을 포함하는 기판을 제공하는 단계;
층간 유전체(inter-layer dielectric; ILD) 층 내의 상기 P-활성 영역, 상기 격리 영역, 및 상기 N-활성 영역 위에 더미 스트립을 형성하는 단계;
상기 더미 스트립을 제거하여 상기 ILD 층 내에 제 1 개구부를 형성하는 단계;
상기 제 1 개구부를 제 1 금속 조성물로 부분적으로 채우는 단계;
상기 제 1 개구부를 희생 층으로 채우는 단계;
상기 희생 층의 제 1 부분 및 상기 제 1 금속 조성물의 제 1 부분을 제거하여 상기 ILD 층 내의 상기 N-활성 영역의 전체 길이 및 상기 격리 영역의 위에서 연장하는 제 2 개구부를 형성하는 단계;
상기 희생 층의 제 2 부분을 제거하여 상기 ILD 층 내의 상기 P-활성 영역의 전체 길이 및 상기 격리 영역의 위에서 연장하는 제 3 개구부 - 상기 제 3 개구부가 상기 제 2 개구부에 연결됨 - 를 형성하는 단계;
상기 제 2 개구부 및 제 3 개구부를 상기 제 1 금속 조성물과 상이한 제 2 금속 조성물로 채우는 단계; 및
상기 제 2 금속 조성물의 일부를 제거하여 상기 격리 영역 위에 제 4 개구부를 형성하는 단계를
포함하는, 반도체 소자를 제조하는 방법. - 제 9 항에 있어서,
상기 더미 스트립과 상기 ILD 층 사이에 스페이서를 형성하는 단계를 또한 포함하는, 반도체 소자를 제조하는 방법.
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