KR20020017849A - 메모리 소자의 텅스텐 질화막 하부전극 형성 방법 - Google Patents
메모리 소자의 텅스텐 질화막 하부전극 형성 방법 Download PDFInfo
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Abstract
본 발명은 유기금속화학기상증착법 또는 원자층 증착법을 이용한 메모리 소자의 텅스텐 질화막 하부전극 형성 방법을 제공하는데 그 특징이 있다. 본 발명은 산화 저항성이 우수하며 비저항이 낮고, MOCVD 및 ALD 방식으로 막 형성이 가능하여 단착 피복성이 우수한 텅스텐 질화막으로 하부전극을 형성함으로써 고집적 반도체 메모리 소자에 용이하게 적용할 수 있다. 또한, 표면이 매끄럽기 때문에 누설전류 특성이 양호하며 유전막의 두께 감소에 따른 누설전류 특성을 향상시킬 수 있다.
Description
본 발명은 메모리 소자 제조 분야에 관한 것으로, 특히 유기금속화학기상증착법 또는 원자층 증착법을 이용한 메모리 소자의 텅스텐 질화막 하부전극 형성 방법에 관한 것이다.
FeRAM(ferroelectric random access memory)은 DRAM(dynamic random access memory)의 정보저장 기능, SRAM(static random access memory)의 빠른 정보처리 속도, 플래쉬 메모리(flash memory)의 정보 보존 기능을 결합한 비휘발성 반도체 메모리 소자로서 종래의 플래쉬 메모리나 EEPROM(electrically erasable programmable read only memory) 보다 동작 전압이 낮고 정보 처리 속도가 1000배 이상 빠른 미래형 반도체 메모리 소자이다.
일반적으로 DRAM에서 SiO2또는 SiON을 유전막으로 채용하는 캐패시터는 전압을 인가한 후 끊어버리면 다시 원점으로 돌아오게 된다. 그러나 FeRAM을 이루는 강유전체 캐패시터는 양의 값의 전압을 인가한 후 전압을 끊어 버리면 원점으로 돌아가지 않고 데이터 "1"에 해당하는 +Pr 상태로 된다. 그리고, 음의 전압을 인가한 후 전압을 끊어버릴 경우에도 원점으로 돌아가지 않고 데이터 "0"에 해당하는 -Pr 상태가 된다. 이와 같이 강유전체 캐패시터는 강유전체 고유의 물질 특성으로 인하여 전압을 끊을 경우에도 데이터를 잃어버리지 않고 보유하게 된다.
FeRAM의 축전물질로는 SrxBi2+yTa2O9(이하 SBT), SrxBi2+y(TaiNb1-i)2O9(이하 SBTN), Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 소자에 이용하고 있다.
고집적 강유전체 메모리 소자 등과 같은 반도체 메모리 소자의 캐패시터 전극을 3차원 구조의 실린더(cylinder) 형태로 형성하기 위해서는 안정한 전극 특성을 갖는 금속물질이 필요하다. 특히 소자의 집적도 향상에 따라 종횡비(aspect ratio)가 증가할수록 단차 피복성(step coverage)이 우수한 전극 물질이 개발되어야 하는 실정이다. 특히 SBT, SBTN 등과 같은 강유전체막을 산소 분위기에서 결정화시킬 때 양호한 산화 저항 특성을 가져, 그 하부의 플러그 산화를 방지 할 수 있는 하부전극 형성 방법이 필요하다.
상기와 같은 요구를 만족시키기 위한 본 발명은 유기금속화학기상증착법 또는 원자층 증착법을 이용한 메모리 소자의 텅스텐 질화막 하부전극 형성 방법을 제공하는데 그 목적이 있다.
도 1 내지 도 6은 본 발명의 실시예에 따른 강유전체 메모리 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
13: 제1 플러그 폴리실리콘막 18: 제2 플러그 폴리실리콘막
23: 텅스텐 질화막 하부전극 24: 강유전체막
25: 상부전극
상기와 같은 목적을 달성하기 위한 본 발명은 하부구조 형성이 완료된 반도체 기판을 덮는 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 통하여 상기 반도체 기판과 연결되는 플러그를 형성하는 제2 단계; 상기 플러그 및 층간절연막을 덮는 희생막을 형성하는 제3 단계; 상기 희생막을 선택적으로 식각하여 상기 플러그를 노출시키는 개구부를 형성하는 제4 단계; 상기 전체 구조 상에 텅스텐 질화막을 형성하는 제5 단계; 상기 희생막이 노출될 때까지 상기 텅스텐 질화막을 제거하는 제6 단계; 및 상기 희생막을 제거하여 상기 텅스텐 질화막으로 이루어지는 캐패시터 하부전극을 형성하는 제7 단계를 포함하는 메모리 소자 제조 방법을 제공한다.
이하 첨부된 도면 도 1 내지 도 6을 참조하여 본 발명의 실시예에 따른 FeRAM 소자 제조 방법을 설명한다.
먼저 도 1에 도시한 바와 같이, STI(shallow trench isolation)(11), 트랜지스터(도시하지 않음) 등의 하부구조 형성이 완료된 반도체 기판(10) 상부에 BPSG(borophosphosilicate glass) 등으로 이루어지는 층간절연막(12)을 형성하고, 층간절연막(12)을 선택적으로 식각하여 반도체 기판(10)을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀 내에 제1 플러그 폴리실리콘막(13)을 형성한다. 이어서, 비트라인과 제1 플러그 폴리실리콘막(13)을 절연시키기 위한 산화막(14), 텅스텐막(15)을 증착한 다음 비트라인 하드 마스크(16)를 형성하고, 텅스텐막(15) 및 산화막(14)을 식각해서 텅스텐막(15)으로 이루어지는 비트라인과 산화막(14) 패턴을 형성한 다음, 전체 구조 상에 절연막을 형성하고 전면식각하여 마스크 절연막(16), 텅스텐막(15) 비트라인, 산화막(14)의 적층구조 측벽에 절연막 스페이서(17)를 형성하면서 제1 플러그 폴리실리콘막(13)을 노출시킨다. 계속하여, 제1 플러그 폴리실리콘막(13) 상에 제2 플러그 폴리실리콘막(18) 및 Ti 실리사이드층(19)을 형성한다. 이와 같은 구조는 0.20 ㎛ 급의 집적소자에 적용되는 것으로서, 식각을 보다 용이하게 하기 위하여 제1 플러그 폴리실리콘막(13)과 제2 플러그 폴리실리콘막(18)으로 나누어 형성한다.
다음으로 도 2에 보이는 바와 같이, 전체 구조 상에 장벽층으로서 역할하는200 Å 내지 800 Å 두께의 질화막(20), 500 Å 내지 1500 Å 두께의 완충 산화막(21) 및 희생산화막(22)을 적층한다. 상기 질화막(20)은 저압화학기상증착법(low pressure chemical vapor deposition) 또는 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)으로 형성한다. 식각선택성을 고려하여 완충 산화막(21)은 HDP(high density plasma) 산화막으로 형성하고, 희생산화막(22)은 PSG(phosphosilicate glass), PE-TEOS(plasma enhanced tetra ethyl ortho silicate) 또는 BPSG로 형성한다.
이어서 도 3에 도시한 바와 같이, 희생산화막(22), 완충 산화막(21) 및 질화막(20)을 선택적으로 식각하여 Ti 실리사이드층(19)을 노출시키는 개구부를 형성한다.
다음으로 도 4에 보이는 바와 같이, 전체 구조 상에 100 Å 내지 400 Å 두께의 WNx(여기서 x는 0.8 내지 1.2)막을 형성하고 전면 식각 또는 CMP(chemical mechanical polishing)하여 텅스텐 질화막(WNx) 하부전극(23)을 형성한다. 상기 WNx막은 NH4, NH3또는 N2와 Ar을 이용하여 MOCVD(metal organic chemical vapor deposition) 방법으로 300 ℃ 내지 700 ℃ 온도, 1 mTorr 내지 10 Torr 조건에서 형성한다. 또한, 상기 WNx막은 NH4, NH3또는 N2퍼지(purge) 가스를 이용하여 ALD(atomic layer deposition) 방법으로 300 ℃ 내지 700 ℃ 온도, 500 mTorr 내지 10 Torr 조건에서 형성할 수도 있으며, 이 경우 NH3가스에 H2를 유입시켜 텅스텐 소오스의 환원효율을 증가시킬 수도 있다.
이어서 도 5에 도시한 바와 같이, HF 또는 BOE(buffered oxide etchant)를 이용한 습식식각을 실시하여 희생산화막(22)을 제거한다.
다음으로 도 6에 도시한 바와 같이, 전체 구조 상에 SrxBi2+yTa2O9(SBT) 또는 SrxBi2+y(TaiNb1-i)2O9(SBTN)으로 강유전체막(24)을 증착한다. SBT 또는 SBTN 각각에서 Sr의 조성비 'x'는 0.7 내지 1.0이 되도록 하고, Bi의 조성비 '2+y'는 2.05 내지 2.5가 되도록 하며, SBTN에서 Nb는 20 내지 30 % 원자농도로 도핑한다. SBT, SBTN 각각은 액상 소스(liquid source)를 이용하며 Sr, Bi, Ta, Nb 등의 출발 금속 분말을 용해시킬때 혼합용액으로 옥탄(octane)을 사용하고, Sr, Bi, Ta, Nb 금속물질의 안정제로 n-부틸 아세테이트(n-butyl acetate)를 사용한다.
SBT 또는 SBTN 증착 후에는 N2와 O2의 혼합가스, O2또는 N2O 가스 분위기에서 핵형성을 위한 급속열처리를 실시한다. 이때 급속열처리 승온 속도는(ramp-up rate)는 80 ℃/sec. 내지 300 ℃/sec.가 되도록 한다. 이어서, 결정립 성장을 위해 600 ℃ 내지 750 ℃ 온도에서 열처리 공정을 실시한다.
이어서, 강유전체막(24) 상에 상부전극(25)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 산화저항성이 우수하며 비저항이 낮고, MOCVD 및 ALD 방식으로 막 형성이 가능하여 단착 피복성이 우수한 텅스텐 질화막으로 하부전극을 형성함으로써 고집적 반도체 메모리 소자에 용이하게 적용할 수 있다. 또한, 표면이 매끄럽기 때문에 누설전류 특성이 양호하며 유전막의 두께 감소에 따른 누설전류 특성을 향상시킬 수 있다.
Claims (5)
- 메모리 소자 제조 방법에 있어서,하부구조 형성이 완료된 반도체 기판을 덮는 층간절연막을 형성하는 제1 단계;상기 층간절연막을 통하여 상기 반도체 기판과 연결되는 플러그를 형성하는 제2 단계;상기 플러그 및 층간절연막을 덮는 희생막을 형성하는 제3 단계;상기 희생막을 선택적으로 식각하여 상기 플러그를 노출시키는 개구부를 형성하는 제4 단계;상기 전체 구조 상에 텅스텐 질화막을 형성하는 제5 단계;상기 희생막이 노출될 때까지 상기 텅스텐 질화막을 제거하는 제6 단계; 및상기 희생막을 제거하여 상기 텅스텐 질화막으로 이루어지는 캐패시터 하부전극을 형성하는 제7 단계를 포함하는 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 제5 단계에서,상기 MOCVD법 또는 ALD법으로 상기 텅스텐 질화막을 형성하는 것을 특징으로하는 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 제5 단계에서,NH4, NH3또는 N2와 Ar을 이용하여 MOCVD법으로 상기 텅스텐 질화막을 형성하는 것을 특징으로 하는 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 제5 단계에서,NH4, NH3또는 N2퍼지 가스를 이용하여 ALD법으로 상기 텅스텐 질화막을 형성하는 것을 특징으로 하는 메모리 소자 제조 방법.
- 제 3 항 또는 제 4 항에 있어서,상기 제5 단계는,300 ℃ 내지 700 ℃ 온도, 1 mTorr 내지 10 Torr 조건에서 실시하는 것을 특징으로 하는 메모리 소자 제조 방법.
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