KR20140125534A - 반도체 소자용 패턴 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자용 패턴 및 그 형성 방법에서, 반도체 소자용 패턴은, 기판 상에 각각 제1 폭과 제1 길이를 가지며, 길이 방향의 양 단부와 폭 방향의 양 측부에 의해 정의되는 고립된 형상을 갖고, 제1 부위에 의해 제1 방향으로 서로 이격되고, 상기 제1 방향으로 나란하게 배치되는 액티브 패턴들이 구비된다. 상기 제1 부위 내에는, 상기 액티브 패턴들의 상기 양 단부들의 측벽과 접하고, 상기 액티브 패턴들을 지지하는 제1 분리막 패턴들이 구비된다. 또한, 상기 폭 방향으로 이격된 액티브 패턴들 사이와 상기 제1 분리막 패턴들 사이의 공간을 채우며 상기 액티브 패턴들 각각의 상기 측부들의 측벽 부위와 접하고, 적어도 일부의 상기 제1 분리막 패턴 상에 형성된 제2 분리막 패턴들을 포함된다. 상기 반도체 소자용 패턴에 포함되는 액티브 패턴은 기울어지거나 쓰러지는 등의 문제가 감소된다.

Description

반도체 소자용 패턴 및 그 형성 방법{PATTERNS OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자용 패턴 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 액티브 영역 및 소자 분리 영역을 포함하는 반도체 소자용 패턴 및 그 형성 방법에 관한 것이다.
최근의 디램 등의 반도체 소자가 고집적화되고 있다. 이러한 집적도의 증가로 인해, 액티브 영역들의 폭이 매우 감소되고 있으며 상기 액티브 영역들 사이의 간격도 매우 좁아지고 있다. 따라서, 상기 액티브 영역들로 제공되는 액티브 패턴들이 기울어지거나 쓰러지는 등의 문제가 발생되고 있다. 따라서, 미세한 폭 및 간격을 갖는 액티브 영역들을 포함하는 반도체 소자용 패턴 및 그 형성 방법이 요구되고 있다.
본 발명의 목적은 미세한 폭 및 간격을 갖는 액티브 영역들을 포함하는 반도체 소자용 패턴을 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자용 패턴의 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자용 패턴은, 기판 상에 각각 제1 폭과 제1 길이를 가지며, 길이 방향의 양 단부와 폭 방향의 양 측부에 의해 정의되는 고립된 형상을 갖고, 제1 부위에 의해 제1 방향으로 서로 이격되고, 상기 제1 방향으로 나란하게 배치되는 액티브 패턴들이 구비된다. 상기 제1 부위 내에는 상기 액티브 패턴들의 상기 양 단부들의 측벽과 접하고, 상기 액티브 패턴들을 지지하는 제1 분리막 패턴들이 구비된다. 또한, 상기 폭 방향으로 이격된 액티브 패턴들 사이와 상기 제1 분리막 패턴들 사이의 공간을 채우며 상기 액티브 패턴들 각각의 상기 측부들의 측벽 부위와 접하고, 적어도 일부의 상기 제1 분리막 패턴 상에 형성된 제2 분리막 패턴들이 구비된다. 본 발명의 일 실시예에서, 상기 제1 및 제2 분리막 패턴들은 계면 부위를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 분리막 패턴들은 상기 제1 방향과 다른 방향으로 상기 제1 부위 내부로부터 확장되어, 이웃하는 액티브 패턴들의 측벽 부위와 직접 접촉할 수 있다.
본 발명의 일 실시예에서, 상기 제1 분리막 패턴들은 상부의 제1 폭이 하부의 제2 폭보다 좁은 형상을 가질 수 있다.
상기 제1 분리막 패턴들은 고립된 패턴 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 분리막 패턴들은 각각의 액티브 패턴들의 측벽 부위와 접촉하고, 각각의 액티브 패턴들에는 복수의 제1 분리막 패턴들이 접촉할 수 있다.
본 발명의 일 실시예에서, 상기 제1 부위들은 상기 제1 방향과 다른 방향으로 연통되는 제1 트렌치 내부에 위치하고, 제1 분리막 패턴들은 제1 트렌치 내부에 구비되어 라인 형상을 가질 수 있다.
상기 제1 분리막 패턴들은 높은 단차 부위 및 낮은 단차 부위가 반복되는 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 분리막 패턴들은 각각 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 기판에 상기 액티브 패턴보다 넓은 상부면을 갖는 제2 액티브 패턴이 더 구비되고, 상기 제2 액티브 패턴들 사이의 제2 트렌치 부위에는 주변 분리막 패턴들이 구비될 수 있다.
상기 주변 분리막 패턴들은 상기 제1 분리막 패턴들과 동일한 절연 물질을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자용 패턴 형성 방법으로, 기판의 일부를 식각하여, 적어도 액티브 패턴들이 제1 방향으로 이격되는 부위인 제1 부위에 개구부를 형성한다. 상기 개구부 내부에 절연 물질을 채워넣어 예비 제1 분리막 패턴을 형성한다. 상기 기판의 일부를 식각하여, 제1 방향을 길이 방향으로 하는 고립된 형상을 갖고 상기 제1 방향으로 나란하게 배치되는 액티브 패턴들과, 상기 액티브 패턴들을 지지하는 제1 분리막 패턴들을 형성한다. 또한, 상기 액티브 패턴들 및 상기 제1 분리막 패턴들 사이를 채우는 제2 분리막 패턴들을 형성한다.
본 발명의 일 실시예에서, 상기 개구부는 상기 제1 부위를 포함하면서 상기 제1 방향과 다른 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 개구부는 상기 제1 부위를 포함하는 고립된 홀 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 액티브 패턴들 및 제1 분리막 패턴들을 형성하기 위하여, 상기 예비 제1 분리막 패턴의 상부면의 적어도 일부를 덮고, 상기 제1 방향으로 연장되는 라인 형상을 갖는 식각 마스크 패턴을 형성한다. 다음에,상기 식각 마스크 패턴을 이용하여, 노출된 기판 부위를 식각한다.
본 발명에 따른 반도체 소자용 패턴은 액티브 패턴 및 상기 액티브 패턴을 지지하는 제1 분리막 패턴이 구비된다. 상기 제1 분리막 패턴에 의해 상기 액티브 패턴의 측벽 부위가 지지되기 때문에, 상기 액티브 패턴이 기울어지거나 쓰러지는 불량이 감소된다. 따라서, 상기 반도체 소자용 패턴 상에 형성되는 반도체 소자는 높은 신뢰도를 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자용 패턴을 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 반도체 소자용 패턴의 사시도이다.
도 3은 도 1에 도시된 I-I'선 부위의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자용 패턴을 나타내는 평면도이다.
도 5a 내지 도 5e는 도 1에 도시된 반도체 소자용 패턴의 형성 방법을 설명하기 위한 평면도들이다.
도 6a 내지 도 6e는 도 1에 도시된 반도체 소자용 패턴의 형성 방법을 설명하기 위한 단면도들이다.
도 7은 도 5d에 도시된 구조의 사시도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자용 패턴을 설명하기 위한 평면도이다.
도 9는 도 8의 반도체 소자용 패턴의 각 부위에 대한 단면도이다.
도 10a 내지 도 10e는 도 8 및 도 9에 도시된 반도체 소자용 패턴의 형성 방법을 나타내는 단면도들이다.
도 11a 내지 도 11c는 도 8 및 도 9에 도시된 반도체 소자용 패턴 형성 방법을 나타내는 평면도들이다.
도 12는 발명의 일 실시예에 따른 반도체 소자용 패턴을 설명하기 위한 사시도이다.
도 13은 도 12의 반도체 소자용 패턴의 평면도이다.
도 14는 발명의 다른 실시예에 따른 반도체 소자용 패턴을 설명하기 위한 평면도이다.
도 15a 내지 도 15d는 도 14에 도시된 반도체 소자용 패턴의 형성 방법을 설명하기 위한 평면도들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자용 패턴을 나타내는 평면도이다.
도 17a 내지 도 17c는 도 16에 도시된 반도체 소자용 패턴의 제조 방법을 나타내는 단면도들이다.
도 18은 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 반도체 소자용 패턴을 설명하기 위한 평면도이다. 도 2는 도 1에 도시된 반도체 소자용 패턴의 사시도이다. 도 3은 도 1에 도시된 I-I'부위의 단면도이다.
이하의 설명 전체에서, 액티브 영역들이 연장되는 길이 방향을 제1 방향이라 하고, 상기 제1 방향에 대해 수직 및 수평하지 않은 연장 방향을 제2 방향이라 하고, 상기 제2 방향과 수직한 연장 방향을 제3 방향이라 하면서 설명한다. 상기 제1 방향은 상기 제2 및 제3 방향에 대해 수직하지 않으면서 일정 각도를 갖는다.
도 1 내지 도 3을 참조하면, 상기 반도체 소자용 패턴은 기판(100)으로부터 돌출되는 액티브 패턴들(110), 제1 분리막 패턴들(106a) 및 제2 분리막 패턴(114)을 포함한다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다.
예시적인 실시예에서, 상기 액티브 패턴들(110)은 상기 기판(100)과 일체로 구비될 수 있다. 즉, 상기 액티브 패턴들(110)은 초기 상태의 기판의 상부면을 패터닝하여 형성될 수 있다. 상기 액티브 패턴들(110)은 반도체 물질을 포함할 수 있다.
상기 액티브 패턴들(110)은 액티브 영역으로 제공된다. 상기 액티브 패턴들(110) 각각은 제1 폭(w)과 제1 길이(l)를 가질 수 있다. 상기 각각의 액티브 패턴들(110)은 상기 제1 방향과 동일한 길이 방향을 가질 수 있다. 상기 각각의 액티브 패턴들(110)은 길이 방향으로 연장되는 고립된 섬 형상을 가질 수 있다. 상기 각각의 액티브 패턴들은 길이 방향의 양 단부와 폭 방향의 양 측부를 포함할 수 있다.
상기 액티브 패턴들(110)은 상기 제1 방향으로 나란하게 배치될 수 있다. 상기 액티브 패턴들(110)은 상기 제1 방향으로 제1 간격을 가지면서 서로 이격된다. 예시적인 실시예에서, 상기 액티브 패턴들(110)이 상기 제1 방향으로 이격되는 제1 부위(A)는 상기 제1 방향과 수직한 방향으로 이웃하는 다른 액티브 패턴(110)의 측벽과 대향할 수 있다. 또한, 예시적인 실시예에서, 상기 액티브 패턴들(110)은 상기 제2 방향으로 규칙적으로 배치될 수 있다.
상기 제1 분리막 패턴들(106a)은 상기 액티브 패턴들(110) 사이의 기판(100)의 일부 영역에 구비된다. 상기 각각의 제1 분리막 패턴들(106a)은 상기 액티브 패턴들(110)이 제1 방향으로 서로 이격된 부위인 제1 부위(A)를 채우는 고립된 패턴 형상을 갖는다. 즉, 상기 각각의 제1 분리막 패턴들(106a)은 상기 액티브 패턴들(110)의 제1 방향으로의 단부의 측벽과 직접 접촉하는 형상을 갖는다. 또한, 상기 각각의 제1 분리막 패턴들(106a)은 상기 제1 부위(A)로부터 상기 제1 방향과 다른 방향인 측방으로 연장될 수 있다. 상기 각각의 제1 분리막 패턴들(106a)은 상기 측방으로 이웃하고 있는 액티브 패턴들(110)의 일 측벽 부위와 직접 접촉될 수 있다. 예시적인 실시예에서, 상기 제1 분리막 패턴들(106a)은 상기 제1 부위(A)로부터 제3 방향으로 이웃하고 있는 액티브 패턴들(110)의 일 측벽과 직접 접촉될 수 있다.
상기 각각의 제1 분리막 패턴(106a)에서, 상기 제1 부위(A)에 위치하는 상부면 부위의 제1 높이(도2, H1)는 상기 제3 방향으로 측방 연장되는 부위의 상부면 부위의 제2 높이(도2, H2) 보다 높을 수 있다. 이와는 다른 예로, 상기 제1 높이와 제2 높이는 동일할 수도 있다. 상기 제1 분리막 패턴(106a)이 고립된 패턴 형상을 가지므로, 상기 제1 분리막 패턴(106a)의 하부는 제1 폭을 갖고, 상기 제1 분리막 패턴(106a)의 상부는 하부에 비해 넓은 제2 폭을 가질 수 있다.
상기 제2 분리막 패턴들(114)은 상기 액티브 패턴들(110) 사이 부위 및 상기 제1 분리막 패턴들(106a) 사이 부위의 기판(100) 상에 구비된다. 즉, 도 2 및 도 3에 도시된 것과 같이, 상기 제2 분리막 패턴들(114)은 상기 액티브 패턴들(110) 및 제1 분리막 패턴들(106a)에 의해 생기는 공간을 채우면서 상기 제1 분리막 패턴(106a)의 연장된 부위(B) 상에 위치할 수 있다. 도 1에서는, 제1 분리막 패턴(106a)의 형상을 명확하게 도시하기 위하여, 상기 제1 분리막 패턴의 연장된 부위 상의 제2 분리막 패턴(114)이 생략되어 있다. 상기 제2 분리막 패턴들(114)은 상기 액티브 패턴들(110)을 전기적으로 분리시키는 소자 분리막으로써 제공될 수 있다. 그러므로, 상기 제2 분리막 패턴들(114)은 절연 물질을 포함할 수 있다. 상기 제2 분리막 패턴들(114)로 사용되는 절연 물질은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 적층된 형상을 가질 수 있다. 그러나, 상기 제2 분리막 패턴들(114)로 사용되는 절연 물질은 이에 한정되지 않는다. 또한, 상기 제1 및 제2 분리막 패턴들(106a, 114)로 사용되는 절연 물질은 동일할 수도 있고 서로 다를 수도 있다.
상기 제1 및 제2 분리막 패턴(106a, 114)은 서로 다른 증착 공정을 통해 각각 형성된다. 그러므로, 상기 제1 및 제2 분리막 패턴(106a, 114)이 동일한 절연 물질로 구성되더라도, 상기 제1 및 제2 분리막 패턴(106a, 114)의 계면 부위가 존재할 수 있다. 따라서, 상기 제1 및 제2 분리막 패턴(106a, 114)은 서로 구분될 수 있다.
상기 제1 및 제2 분리막 패턴(106a, 114)은 소자 분리막으로 제공되므로, 상기 제1 및 제2 분리막 패턴(106a, 114) 사이의 상기 액티브 패턴들(110)의 상부면이 노출될 수 있다.
상기 액티브 패턴들(110)은 규칙을 가지면서 반복 배치될 수 있다. 그러므로, 이하에서는 기준이 되는 하나의 액티브 패턴(도 1, 130a, 이하, 제1 액티브 패턴)을 사용하여 상기 제1 분리막 패턴들을 설명한다.
도시된 것과 같이, 상기 제1 액티브 패턴(130a)에서 상기 제1 방향으로 양쪽 가장자리의 측벽 부위에는 각각 제1 분리막 패턴들(1, 2)이 구비된다. 또한, 상기 제1 액티브 패턴(130a)에서 상기 제1 방향과 다른 제3 방향의 양 측벽에 각각 제1 분리막 패턴들(3, 4)이 구비된다. 이와 같이, 상기 제1 액티브 패턴(130a)의 각 측벽에 제1 분리막 패턴들이 구비되어, 하나의 고립된 액티브 패턴에는 모두 4개의 제1 분리막 패턴들(1,2,3,4)이 접촉될 수 있다. 즉, 규칙적으로 배치되는 각각의 액티브 패턴들(110)은 4개의 제1 분리막 패턴들(106a)에 의해 지지될 수 있다.
이와같이, 상기 액티브 패턴(110)이 상기 제1 분리막 패턴들(106a)에 지지되기 때문에, 상기 액티브 패턴(110)의 선폭이 감소되고 종횡비가 증가되더라도 상기 액티브 패턴(110)이 쓰러지거나 기울어지는 불량이 감소된다. 따라서, 상기 반도체 소자용 패턴을 이용하면, 고집적도를 가지면서도 높은 신뢰성을 갖는 반도체 소자를 제조할 수 있다.
한편, 상기 액티브 패턴(110)의 상부면 형상은 도 1에 한정되지 않으며 상기 액티브 패턴에 구현되는 소자에 따라 다양한 변형 실시예가 있을 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자용 패턴을 나타내는 평면도이다.
도 4를 참조하면, 반도체 소자용 패턴은 액티브 패턴(110)의 형상을 제외하고는 도 1에 도시된 반도체 소자용 패턴과 동일하다. 상기 액티브 패턴(110)의 상부면에는 리세스부(111)가 구비될 수 있다. 상기 액티브 패턴(110)의 상부면에 위치하는 리세스부(111)는 리세스 트랜지스터의 게이트 전극이 형성될 부위로 제공될 수 있다.
도 5a 내지 도 5e는 도 1및 도 2에 도시된 반도체 소자용 패턴의 형성 방법을 설명하기 위한 평면도들이다. 도 6a 내지 도 6e는 도 1 및 도 2에 도시된 반도체 소자용 패턴의 형성 방법을 설명하기 위한 단면도들이다. 도 7은 도 5d에 도시된 구조의 사시도이다.
도 5a 및 도 6a를 참조하면, 기판(100) 상에 제1 마스크 패턴(104)을 형성한다.
상기 제1 마스크 패턴(104)은 상기 제1 분리막 패턴이 형성될 부위를 노출하는 형상을 갖는다. 그러므로, 상기 제1 마스크 패턴(104)은 적어도 각각의 액티브 패턴들이 상기 제1 방향으로 서로 이격되는 부분인 제1 부위(도 1, A)들을 노출하는 형상을 갖는다. 예시적인 실시예에서, 상기 제1 마스크 패턴(104)의 노출 부위들은 고립된 홀 형상을 가질 수 있다. 상기 제1 마스크 패턴들(104)의 노출 부위들은 상기 제1 방향을 따라 나란하게 규칙적으로 배치될 수 있다.
상기 제1 마스크 패턴(104)의 노출 부위들은 상기 액티브 패턴들의 배치에 따라 달라질 수 있다. 예시적인 실시예로, 상기 노출 부위들은 상기 제2 방향을 따라 나란하게 규칙적으로 배치될 수 있다.
상기 제1 마스크 패턴(104)을 식각 마스크로 사용하여 상기 기판(100)을 식각함으로써 제1 홀들(102)을 형성한다. 상기 제1 홀(102)은 형성하고자 하는 액티브 패턴의 높이만큼 상기 기판(100)을 식각하여 형성할 수 있다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
도 5b 및 도 6b를 참조하면, 상기 제1 홀들(102) 내부를 완전하게 채우도록 제1 절연 물질막을 형성한다. 상기 제1 절연 물질막을 형성하기 이 전에, 상기 제1 홀들(102) 내부를 세정하는 공정이 수행될 수 있다.
상기 제1 절연 물질막은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 적층된 형상을 가질 수 있다. 그러나, 상기 제1 절연 물질막으로 사용되는 절연 물질은 이에 한정되지 않는다.
일 예로, 상기 절연 물질막은 다음의 공정을 통해 형성할 수 있다.
상기 제1 홀들(102)의 측벽 및 저면 부위를 따라 수 내지 수백Å 수준의 얇은 두께로 폴리실리콘막을 형성한다. 상기 폴리실리콘막의 형성 공정은 생략할 수도 있다. 상기 폴리실리콘막 상에 제1 실리콘 산화막을 형성한다. 상기 제1 실리콘 산화막은 원자층 적층 공정을 통해 형성할 수 있다. 상기 제1 실리콘 산화막 상에 실리콘 질화막을 형성할 수 있다.
이와는 다른 예로, 상기 절연 물질막은 실리콘 산화물만으로 형성할 수도 있다.
다음에, 상기 기판(100) 상부면이 노출되도록 상기 제1 절연 물질막을 평탄화하여 예비 제1 분리막 패턴(106)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 공정, 전면 에치백 공정 등을 포함할 수 있다. 상기 공정들을 수행하는 동안 상기 제1 마스크 패턴(104)은 모두 제거된다.
도 5c 및 도 6c를 참조하면, 상기 기판(100) 상에 제2 마스크 패턴(108)을 형성한다. 상기 제2 마스크 패턴(108)은 상기 액티브 패턴들을 형성하기 위한 식각 마스크로 제공된다.
상기 제2 마스크 패턴(108)은 라인 및 스페이스가 반복되는 형상을 가질 수 있다. 상기 제2 마스크 패턴(108)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 일 예로, 상기 제2 마스크 패턴(108)은 스페이서 패턴을 이용하는 더블 패터닝 공정 또는 쿼드로플 패터닝 공정 등을 통해 형성된 것 일 수 있다.
상기 제2 마스크 패턴(108)은 상기 액티브 패턴이 형성될 부위를 덮는 형상을 갖고, 상기 제1 분리막 패턴들의 중심 부위의 상부면을 덮도록 형성된다. 또한, 상기 제2 마스크 패턴(108)의 측벽 부위는 이웃하는 상기 제1 분리막 패턴들의 가장자리 부위와 접하는 형상을 가질 수 있다.
도 5d, 6d 및 도 7을 참조하면, 상기 제2 마스크 패턴(108)을 식각 마스크로 사용하여, 상기 기판(100)을 식각함으로써 액티브 패턴들(110)을 형성한다. 또한, 상기 액티브 패턴들 사이에는 개구부(112)가 형성된다. 상기 식각 공정은 이방성 식각 공정을 포함한다.
상기 식각 공정에서, 노출된 예비 제1 분리막 패턴들(106)의 상부면 일부가 식각되어 제1 분리막 패턴들(106a)이 형성될 수 있다.
따라서, 상기 각각의 제1 분리막 패턴들(106a)은 하부의 제1 폭이 상부의 제2 폭보다 더 넓은 형상을 가질 수 있다. 다른 실시예로, 노출된 부위의 예비 제1 분리막 패턴들(106)이 거의 식각되지 않도록 할 수 있다. 따라서, 상기 각각의 제1 분리막 패턴들(106a)은 상, 하부 폭이 거의 동일할 수도 있다.
상기 액티브 패턴들(110)은 상기 제1 분리막 패턴(106a) 부위에서 각각 분리되어 고립된 섬 형상을 갖는다. 상기 액티브 패턴들(110)은 상기 제1 방향으로 나란하게 배치된다. 상기 액티브 패턴들(110) 각각은 제1 폭(w)과 제1 길이(l)를 가진다. 상기 액티브 패턴들(110) 각각은 상기 제 1 방향과 동일한 길이 방향을 가지며, 상기 길이 방향으로 연장될 수 있다.
한편, 상기 식각 공정에서, 상기 제2 마스크 패턴(108)에 의해 마스킹된 부위는 기판(100)과 예비 제1 분리막 패턴(106)이 반복 배치된다. 그러므로, 상기 마스킹된 부위의 기판(100)은 상기 예비 제1 분리막 패턴(106)에 의해 지지된다.
또한, 상기 식각 공정에서, 상기 노출된 부위의 기판(100)은 예비 제1 분리막 패턴(106)에 의해 지지된 상태에서 식각이 이루어진다. 즉, 상기 예비 제1 분리막 패턴들(106)은 상기 기판(100)이 식각되는 동안 식각되지 않는 기판 부위를 계속하여 지지한다. 따라서, 상기 액티브 패턴들(110)이 기울어지거나 쓰러지는 등의 불량이 감소된다.
상기 공정에 의해 완성되는 각 액티브 패턴들(110)은 상기 제1 방향의 양측 가장자리 부위와, 상기 제1 방향과 다른 제3 방향으로의 양 측벽에 각각 제1 분리막 패턴(106a)이 구비된다. 이와같이, 하나의 액티브 패턴(110)은 4개의 제1 분리막 패턴(106a)에 의해 지지되는 형상을 갖는다.
도 5e 및 도 6e를 참조하면, 상기 액티브 패턴들(110) 사이 부위 및 상기 제1 분리막 패턴들(106a) 사이 부위를 채우는 제2 절연 물질막을 형성한다. 상기 제2 절연 물질막을 형성하기 이 전에, 액티브 패턴들 표면을 세정하는 공정이 수행될 수 있다.
상기 제2 절연 물질막은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 적층된 형상을 가질 수 있다. 그러나, 상기 제2 절연 물질막으로 사용되는 절연 물질은 이에 한정되지 않는다.
일 예로, 상기 제2 절연 물질막은 다음의 공정을 통해 형성할 수 있다.
상기 액티브 패턴들(110) 및 제1 분리막 패턴들(106a)의 표면을 따라 수 내지 수백 Å의 얇은 두께의 폴리실리콘막을 형성한다. 상기 폴리실리콘막의 형성 공정은 생략할 수도 있다. 상기 폴리실리콘막 상에 제1 실리콘 산화막을 형성한다. 상기 제1 실리콘 산화막은 원자층 적층 공정을 통해 형성할 수 있다. 상기 제1 실리콘 산화막 상에 실리콘 질화막을 형성할 수 있다.
이와는 다른 예로, 상기 제2 절연 물질막은 실리콘 산화물만으로 형성할 수도 있다.
상기 기판 표면 부위가 노출되도록 상기 제2 절연 물질막을 연마하여 제2 분리막 패턴(114)을 형성한다.
상기 제1 분리막 패턴(106a)의 제1 절연 물질막과 상기 제2 분리막 패턴(114)의 제2 절연 물질막은 서로 다른 증착 공정을 통해 각각 형성될 수 있다. 그러므로, 상기 제1 분리막 패턴(106a)의 제1 절연 물질막과 상기 제2 분리막 패턴(114)의 제2 절연 물질막이 동일한 물질로 형성되더라도, 상기 제1 분리막 패턴(106a)과 상기 제2 절연 물질막은 계면 부위가 생성될 수 있다. 따라서, 상기 제1 및 제2 분리막 패턴(106a, 114)들 사이에 계면 부위가 생성될 수 있다.
상기 공정을 수행하여, 상기 반도체 소자용 패턴을 완성할 수 있다. 상기 반도체 소자용 패턴은 액티브 패턴의 측벽이 제1 분리막 패턴에 의해 지지되는 형상을 갖는다. 그러므로, 상기 액티브 패턴의 선폭이 감소하고 상기 액티브 패턴의 종횡비가 증가하더라도 상기 액티브 패턴이 쓰러지거나 기울어지는 등의 문제가 거의 발생하지 않는다. 따라서, 상기 반도체 소자용 패턴을 이용하여, 고집적도를 가지면서도 높은 신뢰성을 갖는 반도체 소자를 제조할 수 있다.
실시예 2
도 8은 본 발명의 일 실시예에 따른 반도체 소자용 패턴을 설명하기 위한 평면도이다. 도 9는 도 8의 반도체 소자용 패턴의 각 부위에 대한 단면도이다.
도 8을 참조하면, 기판(200)은 제1 영역 및 제2 영역으로 구분된다. 상기 제1 영역은 상대적으로 조밀하게 패턴들이 형성되는 영역이고, 상기 제2 영역은 상대적으로 패턴 밀도가 낮은 영역이다. 예를들어, 상기 제1 영역은 메모리 셀 영역이고, 상기 제2 영역은 주변 회로 영역일 수 있다.
상기 기판(200)의 제1 영역에는 도 1에 도시된 것과 같은 제1 액티브 패턴들(214), 제1 분리막 패턴들(208a) 및 제2 분리막 패턴(220)을 포함하는 반도체 소자용 패턴이 구비될 수 있다. 상기 제1 및 제2 분리막 패턴(208a, 220)은 서로 다른 증착 공정을 통해 형성될 수 있다. 그러므로, 상기 제1 및 제2 분리막 패턴(208a, 220)의 접촉 부위에는 계면부가 형성될 수 있다.
상기 기판(200)의 제2 영역에는 제2 액티브 패턴들(218) 및 주변 분리막 패턴(210a)이 구비된다. 상기 제2 액티브 패턴들(218)은 상대적으로 넓은 폭을 가지며 패턴 밀도가 높지 않다. 그러므로, 상기 제2 액티브 패턴(218)을 지지하는 별도의 패턴이 구비되지 않더라도 쓰러지거나 기울어지는 등의 불량이 거의 발생되지 않는다. 따라서, 상기 기판(200)의 제2 영역에는 상기 제2 액티브 패턴들(218)을 지지하기 위한 패턴이 구비되지 않는다. 상기 주변 분리막 패턴(210a)은 상기 제1 분리막 패턴과 동일한 증착 공정을 통해 형성될 수 있다.
상기 주변 분리막 패턴(210a)은 상기 제1 분리막 패턴(208a)을 형성하는 공정에서 함께 형성될 수 있다. 그러므로, 상기 주변 분리막 패턴(210a)은 상기 제1 분리막 패턴(208a)과 적어도 하나의 동일한 절연 물질을 포함할 수 있다.
예시적인 실시예에서, 도시하지는 않았지만, 상기 반도체 소자용 패턴 상에는 디램 소자가 구비될 수 있다.
상기 기판의 제1 영역에는 디램 소자의 셀들이 구비될 수 있다. 즉, 상기 기판의 제1 영역에는 게이트 구조물, 비트 라인 구조물 및 스토리지 노드 구조물 및 커패시터 등이 구비될 수 있다. 상기 게이트 구조물은 매립 게이트 구조를 가질 수 있다. 이와는 다른 예로, 상기 게이트 구조물은 상기 제1 액티브 패턴 위로 돌출되는 플레너형 게이트 구조를 가질 수 있다.
또한, 상기 기판의 제2 영역에는 주변 회로용 트랜지스터들이 구비될 수 있다.
이와 같이, 높은 밀도 및 미세한 선폭을 갖는 제1 액티브 패턴(214)의 측벽이 제1 분리막 패턴(208a)에 의해 지지되는 형상을 갖는다. 따라서, 상기 제1 액티브 패턴(214)이 쓰러지거나 기울어지는 등의 문제가 거의 발생되지 않는다. 따라서, 상기한 반도체 소자용 패턴 상에는 고집적도를 가지면서도 높은 신뢰성을 갖는 반도체 소자가 구현될 수 있다.
도 10a 내지 도 10e는 도 8 및 도 9에 도시된 반도체 소자용 패턴의 형성 방법을 나타내는 단면도들이다. 도 11a 내지 도 11c는 도 8 및 도 9에 도시된 반도체 소자용 패턴 형성 방법을 나타내는 평면도들이다.
도 10a를 참조하면, 제1 및 제2 영역이 구분되는 기판(200) 상에 제1 마스크 패턴을 형성한다.
상기 제1 마스크 패턴은 상기 제1 분리막 패턴 및 주변 분리막 패턴이 형성될 부위를 선택적으로 노출하는 형상을 갖는다. 상기 제1 영역에 위치하는 제1 마스크 패턴의 노출 부위는 홀 형상을 가질 수 있다. 또한, 상기 제2 영역에 위치하는 제1 마스크 패턴은 소자 분리 영역을 선택적으로 노출하는 형상을 가질 수 있다.
상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 기판(200)을 식각한다. 상기 식각 공정을 수행하면, 상기 제1 영역의 기판(200)에는 제1 홀들(202)이 형성된다. 또한, 제2 영역의 기판(200)에는 제1 트렌치들(204)이 각각 형성된다. 상기 제2 영역에 형성되는 제1 트렌치들(204)은 상기 제1 홀(202)에 비해 넓은 내부 폭을 가질 수 있다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
도 10b를 참조하면, 상기 제1 홀들(202) 및 제1 트렌치(204)내부를 완전하게 채우도록 제1 절연 물질막(206)을 형성한다. 상기 제1 절연 물질막(206)을 형성하기 이 전에, 상기 제1 홀들(202) 및 제1 트렌치(204) 내부를 세정하는 공정이 수행될 수 있다.
상기 제1 절연 물질막(206)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 적층된 형상을 가질 수 있다. 그러나, 상기 제1 절연 물질막으로 사용되는 절연 물질은 이에 한정되지 않는다.
일 예로, 상기 제1 절연 물질막(206)은 다음의 공정을 통해 형성할 수 있다.
상기 제1 홀들(202) 및 제1 트렌치(204)의 측벽 및 저면 부위를 따라 폴리실리콘막을 형성할 수 있다. 상기 폴리실리콘막의 형성 공정은 생략할 수도 있다. 상기 폴리실리콘막 상에 제1 실리콘 산화막(206a)을 형성할 수 있다. 상기 제1 실리콘 산화막(206a)은 원자층 적층 공정을 통해 형성할 수 있다. 상기 제1 실리콘 산화막(206a) 상에 실리콘 질화막(206b)을 형성할 수 있다.
이 때, 상기 실리콘 질화막(206b)은 상기 제1 홀들(202) 내부를 완전하게 채울 수 있다. 또한, 상기 실리콘 질화막(206b)은 제1 트렌치(204)의 내벽 및 저면 프로파일을 따라 형성될 수 있다.
상기 실리콘 질화막(206b) 상에 제2 실리콘 산화막(206c)을 형성할 수 있다. 상기 제2 실리콘 산화막(206c)은 상기 제1 트렌치(204) 내부를 완전하게 매립하도록 형성할 수 있다. 상기 제2 실리콘 산화막(206c)은 매립 특성이 우수한 산화물로 형성될 수 있다.
이와같이, 상기 제1 홀들(202) 및 제1 트렌치(204) 내부에는 상기 제1 절연 물질막(206)이 형성된다. 따라서, 상기 제1 홀들(202) 및 제1 트렌치(204) 내부에 형성되는 절연 물질의 적어도 일부는 동일한 물질일 수 있다. 그러나, 상기 제1 홀들(202) 및 제1 트렌치(204)의 내부폭이 다르기 때문에, 도시된 것과 같이, 상기 제1 홀들(202) 및 제1 트렌치(204) 내부에 형성되는 절연 물질의 적층 구조는 서로 다를 수도 있다.
상기 제2 영역의 기판(200)에서, 상기 제1 트렌치(204)가 형성되지 않은 돌출 부위는 제2 액티브 패턴(218)으로 제공된다.
도 10c 및 도 11a를 참조하면, 상기 제1 절연 물질막(206)을 연마하여 예비 제1 분리막 패턴(208) 및 예비 주변 분리막 패턴(210)을 각각 형성한다.
상기 제1 절연 물질막(206)을 연마하는 공정에서, 상기 기판(100)의 상부 표면이 노출되지 않도록 하는 것이 바람직하다. 즉, 상기 기판(100)의 상부 표면 상에 일부 두께의 제1 절연 물질막(206)이 남아있도록 할 수 있다.
도 10d 및 도 11b를 참조하면, 상기 기판(200) 상에 제2 마스크 패턴(212)을 형성한다. 상기 제2 마스크 패턴(212)은 상기 제1 영역에 상기 제1 액티브 패턴들(214)을 형성하기 위한 마스크로 제공된다.
이 전의 공정에서, 상기 제2 영역의 기판에는 제2 액티브 패턴을 이미 형성하였다. 그러므로, 상기 제2 마스크 패턴(212)은 상기 제2 영역의 기판 부위를 완전히 덮는 형상을 가질 수 있다.
상기 제1 영역에서, 상기 제2 마스크 패턴(212)은 상기 제1 방향으로 연장되는 라인 및 스페이스 형상을 갖는다. 상기 제2 마스크 패턴(212)은 상기 제1 액티브 패턴들(214)이 형성될 부위를 덮는 형상을 갖는다. 또한, 상기 예비 제1 분리막 패턴들(208)의 상부면의 일부를 덮으면서 연장된다. 상기 제2 마스크 패턴(212)은 스페이서 패턴을 이용하는 더블 패터닝 공정 또는 쿼드로플 패터닝 공정 등을 통해 형성될 수 있다.
상기 제2 마스크 패턴(212)을 식각 마스크로 사용하여, 노출된 제1 절연 물질막을 식각하고 계속하여 상기 기판(200)을 식각한다. 상기 공정에 의해, 제1 액티브 패턴들(214) 및 상기 제1 액티브 패턴들(214) 사이에 개구부가 형성된다.
상기 식각 공정은 이방성 식각 공정을 포함한다. 상기 식각 공정에서, 노출된 부위의 예비 제1 분리막 패턴들(208)의 상부면 일부가 식각되어 제1 분리막 패턴들(208a)이 형성된다. 다른 한편, 노출된 부위의 예비 제1 분리막 패턴들(208)은 거의 식각되지 않을 수 있다. 상기 식각 공정에서, 상기 예비 제1 분리막 패턴들(208)이 마스킹된 부위의 기판(200)을 지지하고 있다. 때문에, 상기 제1 액티브 패턴들(214)이 기울어지거나 쓰러지는 등의 불량이 감소된다.
도 10e 및 도 11c를 참조하면, 상기 제1 액티브 패턴들(214) 사이의 개구부(216) 및 상기 제1 분리막 패턴들(208a) 사이 부위를 채우는 제2 절연 물질막을 형성한다.
상기 제2 절연 물질막을 형성하기 이 전에, 제1 액티브 패턴들(214) 표면을 세정하는 공정이 수행될 수 있다.
상기 제2 절연 물질막은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 적층된 형상을 가질 수 있다. 그러나, 상기 제2 절연 물질막으로 사용되는 절연 물질은 이에 한정되지 않는다.
이 후, 상기 기판(200) 표면 부위가 노출되도록 상기 제2 절연 물질막을 연마하여 제2 분리막 패턴(220)을 형성한다.
상기 연마 공정에서, 상기 제2 영역에 남아있는 예비 주변 분리막 패턴(210)도 함께 연마하여 주변 분리막 패턴(210a)을 형성한다.
상기 공정들을 수행하면, 상기 제1 및 제2 분리막 패턴들(208a, 220) 사이에 제1 액티브 패턴들(214)의 상부면이 노출되고, 상기 주변 분리막 패턴들(210a) 사이에 제2 액티브 패턴들(218)의 상부면이 노출된다.
도시하지는 않았지만, 예시적인 실시예로, 상기 반도체 소자용 패턴 상에는 디램 소자들이 형성될 수 있다.
즉, 기판의 제1 영역에는 게이트 구조물, 비트 라인 구조물 및 스토리지 노드 구조물 및 커패시터 등을 형성할 수 있다. 상기 게이트 구조물은 매립 게이트 구조를 가질 수 있다. 이와는 다른 예로, 상기 게이트 구조물은 상기 제1 액티브 패턴 위로 돌출되는 플레너형 게이트 구조를 갖도록 형성할 수 있다. 또한, 상기 기판의 제2 영역에는 주변 회로용 트랜지스터들이 형성될 수 있다.
이와같이, 상기한 반도체 소자용 패턴 상에 고집적도를 가지면서도 높은 신뢰성을 갖는 반도체 소자를 제조할 수 있다.
실시예 3
도 12는 발명의 일 실시예에 따른 반도체 소자용 패턴을 설명하기 위한 사시도이다. 도 13은 도 12의 반도체 소자용 패턴의 평면도이다. 도 14는 발명의 다른 실시예에 따른 반도체 소자용 패턴을 설명하기 위한 평면도이다.
이하에서 설명하는 반도체 소자용 패턴은 각 구성 요소들의 형상을 제외하고는 도 1에 도시된 반도체 소자용 패턴과 동일하다. 그러므로, 도 1의 설명과 다른 부분을 중심으로 설명한다.
도 12 및 도 14의 반도체 소자용 패턴은 도 1에 도시된 반도체 소자용 패턴과 비교할 때 제1 홀과 제1 트렌치가 형성되는 방향 및 구조에서 차이가 있다. 그러므로, 도 12 및 도 14의 반도체 소자용 패턴은 동일한 구성 요소를 포함하며, 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용한다.
도 12 내지 도 14를 참조하면, 반도체 소자용 패턴은 기판으로부터 돌출되는 액티브 패턴들(160), 제1 분리막 패턴들(156a) 및 제2 분리막 패턴(162)을 포함한다.
상기 액티브 패턴들(160)은 상기 기판과 일체로 구비될 수 있다. 즉, 상기 액티브 패턴들(160)은 초기 상태의 기판의 상부면을 가공하여 형성될 수 있다.
상기 각각의 액티브 패턴들(160)의 상부면 부위는 액티브 영역으로 제공된다. 상기 각각의 액티브 패턴들(160)은 상기 제1 방향으로 연장되는 고립된 섬 형상을 가질 수 있다.
상기 액티브 패턴들(160)은 상기 제1 방향으로 나란하게 배치될 수 있다. 상기 액티브 패턴들(160)은 상기 제1 방향으로 제1 간격을 가지면서 서로 이격된다. 상기 액티브 패턴들(160)은 다양한 형태로 배치될 수 있다.
상기 액티브 패턴들(160)은 상기 제1 방향과 다른 방향인 제4 방향으로 나란하게 일렬 배치될 수 있다.
예시적인 실시예에서, 도 12 및 도 13에 도시된 것과 같이, 상기 제4 방향은 상기 제1 방향과 수직한 방향일 수 있다. 예시적인 실시예에서, 도 14에 도시된 것과 같이, 상기 제4 방향은 상기 제1 방향과 수직하지 않은 방향일 수 있다. 일 예로, 상기 제4 방향은 도 1에서 도시한 상기 제2 방향과 동일한 방향일 수 있다.
상기 액티브 패턴들(160)이 상기 제1 방향으로 이격되는 각각의 제1 부위들(A)는 상기 제4 방향으로 서로 연통되는 형상을 가질 수 있다. 즉, 상기 제1 부위들(A)은 상기 액티브 패턴들(160) 양측으로 상기 제4 방향으로 연장되는 라인 형상의 제1 트렌치(152) 내에 위치할 수 있다.
상기 제1 분리막 패턴들(156a)은 상기 액티브 패턴들(160) 사이의 기판(100)의 일부 영역에 구비된다. 상기 각각의 제1 분리막 패턴들(156a)은 상기 제1 트렌치(152) 부위의 내에 형성된다. 그러므로, 상기 제1 분리막 패턴(156a)은 상기 제4 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 상기 각각의 제1 분리막 패턴들(156a)은 상기 액티브 패턴들(160)의 제1 방향으로의 양 단부의 측벽과 직접 접촉하는 형상을 갖는다.
이 때, 상기 각각의 제1 분리막 패턴(156a)에서, 상기 제1 부위(A)에 위치하는 상부면 부위의 제1 높이(H1)는 상기 제4 방향으로 측방 연장되는 부위(B)의 상부면 부위의 제2 높이(H2)보다 높을 수 있다. 이와는 다른 예로, 상기 제1 높이(H1) 및 제2 높이(H2)는 동일할 수 있다. 상기 제1 분리막 패턴(156a)이 라인 형상을 갖기 때문에, 상기 제1 분리막 패턴(156a)은 상기 제4 방향으로 높은 단차부 및 낮은 단차부가 반복하여 배치될 수 있다.
도시된 것과 같이, 상기 액티브 패턴들(160)의 상기 제1 방향으로 양쪽 가장자리 부위는 상기 제1 분리막 패턴(156a)과 접촉된다. 따라서, 각각의 액티브 패턴들(160)은 2개의 제1 분리막 패턴(156a)에 의해 지지된다. 그러므로, 상기 액티브 패턴들(160)의 선폭이 감소되고 종횡비가 증가되더라도 상기 액티브 패턴들(160)이 쓰러지거나 기울어지는 불량이 감소된다.
상기 제1 분리막 패턴(156a)은 상기 액티브 패턴들(160)을 전기적으로 분리시키는 소자 분리막으로써 제공될 수 있다. 그러므로, 상기 제1 분리막 패턴(156a)은 절연 물질을 포함할 수 있다. 상기 제1 분리막 패턴(156a)으로 사용되는 절연 물질은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 적층된 형상을 가질 수 있다. 그러나, 상기 제1 분리막 패턴(156a)으로 사용되는 절연 물질은 이에 한정되지 않는다.
상기 제2 분리막 패턴(162)은 상기 액티브 패턴들(160) 사이 부위 및 상기 제1 분리막 패턴(156a)들 상에 구비된다. 즉, 상기 제2 분리막 패턴(162)은 상기 액티브 패턴들(160) 및 제1 분리막 패턴(156a)에 의해 생기는 고립된 공간을 채우면서 상기 제1 분리막 패턴(156a)의 연장 부위(B) 상에 위치할 수 있다.
상기 제2 분리막 패턴(162)은 상기 액티브 패턴들(160)을 전기적으로 분리시키는 소자 분리막으로써 제공될 수 있다. 그러므로, 상기 제2 분리막 패턴(162)은 절연 물질을 포함할 수 있다. 상기 제2 분리막 패턴(162)으로 사용되는 절연 물질은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 적층된 형상을 가질 수 있다. 그러나, 상기 제2 분리막 패턴(162)으로 사용되는 절연 물질은 이에 한정되지 않는다. 또한, 상기 제1 및 제2 분리막 패턴(156a, 162)으로 사용되는 절연 물질의 적층 구조는 동일할 수도 있고 서로 다를 수도 있다.
상기 제1 및 제2 분리막 패턴(156a, 162)은 서로 다른 증착 공정을 통해 각각 형성된다. 그러므로, 상기 제1 및 제2 분리막 패턴(156a, 162)이 동일한 절연 물질로 구성되더라도, 상기 제1 및 제2 분리막 패턴(156a, 162)의 계면이 존재할 수 있다.
상기 반도체 소자용 패턴은 액티브 패턴의 제1 방향의 양 단부가 제1 분리막 패턴에 의해 지지되는 형상을 갖는다. 그러므로, 상기 액티브 패턴의 선폭이 감소되고 상기 액티브 패턴의 종횡비가 증가되더라도 상기 액티브 패턴이 쓰러지거나 기울어지는 등의 문제가 거의 발생되지 않는다. 따라서, 상기 반도체 소자용 패턴을 이용하면, 고집적도를 가지면서도 높은 신뢰성을 갖는 반도체 소자를 제조할 수 있다.
한편, 상기 액티브 패턴의 형상은 도 12 및 도 13에 한정되지 않으며 상기 액티브 패턴에 구현되는 소자에 따라 다양한 변형 실시예가 있을 수 있다.
예시적인 실시예들에 있어서, 도 4에 도시한 것과 같이, 상기 각 액티브 패턴의 상부면에는 리세스부가 구비될 수 있다. 상기 액티브 패턴의 상부면에 위치하는 리세스부는 리세스 트랜지스터의 게이트 전극이 형성될 부위로 제공될 수 있다.
도 15a 내지 도 15d는 도 14에 도시된 반도체 소자용 패턴의 형성 방법을 설명하기 위한 평면도들이다.
도 15a를 참조하면, 기판 상에 제1 마스크 패턴을 형성한다.
상기 제1 마스크 패턴은 상기 제1 분리막 패턴이 형성될 부위를 노출하는 형상을 갖는다. 즉, 상기 제1 마스크 패턴은 제1 트렌치가 형성되어야 할 부위를 선택적으로 노출한다. 따라서, 상기 제1 마스크 패턴을 라인 앤 스페이스 형상을 가질 수 있다.
상기 제1 마스크 패턴에서 노출되는 부위들 간의 간격은 상기 노출되는 부위들의 내부 폭에 비해 넓을 수 있다. 일 예로, 상기 노출 부위들 간의 간격은 상기 노출 부위의 내부 폭의 3배 이상일 수 있다.
상기 제1 마스크 패턴들은 상기 제1 방향과 일정 각도를 갖는 제4 방향으로 연장되는 라인 형상을 가질 수 있다. 도시된 것과 같이, 상기 제4 방향은 상기 제2 방향과 동일할 수 있다.
그러나, 이와는 다른 실시예로, 상기 제4 방향은 상기 제1 방향과 수직한 방향일 수 있다. 이와같이, 상기 제1 마스크 패턴을 상기 제1 방향과 수직한 방향으로 연장되도록 형성하면, 도 12 및 도 13에 도시된 형상의 반도체 소자용 패턴을 형성할 수 있다.
상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각함으로써 제1 트렌치들(152)을 형성한다. 또한, 상기 제1 트렌치들(152) 사이에는 라인 형상의 예비 액티브 패턴들(154)이 형성된다. 상기 제1 트렌치들은 형성하고자 하는 액티브 패턴의 높이만큼 상기 기판을 식각하여 형성할 수 있다. 상기 식각 공정은 이방성 식각 공정을 포함한다.
상기 예비 액티브 패턴들(154)의 선폭인 제1 폭(d1)은 상기 예비 액티브 패턴들 사이의 제1 간격(d2)보다 넓을 수 있다. 일 예로, 상기 제1 폭(d1)은 상기 제1 간격(d2)의 3배 이상일 수 있다. 이와같이, 상기 제1 폭(d1)이 상기 제1 간격(d2)에 비해 매우 넓기 때문에, 상기 예비 액티브 패턴들(154)을 형성하는 공정에서 상기 예비 액티브 패턴들(154)이 기울어지거나 쓰러지는 문제가 거의 발생되지 않는다. 한편, 상기 제1 폭(d1)은 형성하고자 하는 액티브 패턴들의 제1 방향의 각도 및 길이에 따라 조절될 수 있다.
도 15b를 참조하면, 상기 제1 트렌치들(152) 내부를 완전하게 채우도록 제1 절연 물질막을 형성한다. 상기 제1 절연 물질막을 형성하기 이 전에, 상기 제1 트렌치(152)들 내부를 세정하는 공정이 수행될 수 있다.
상기 제1 절연 물질막은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 적층된 형상을 가질 수 있다. 그러나, 상기 제1 절연 물질막으로 사용되는 절연 물질은 이에 한정되지 않는다.
다음에, 상기 기판 상부면이 노출되도록 상기 제1 절연 물질막을 연마하여 예비 제1 분리막 패턴(156)을 형성한다.
도 15c를 참조하면, 상기 기판 상에 제2 마스크 패턴(158)을 형성한다. 상기 제2 마스크 패턴(158)은 상기 액티브 패턴을 형성하기 위한 마스크로 제공된다.
예를들어, 상기 제2 마스크 패턴(158)은 사진 공정을 통해 형성된 것일 수 있다. 다른 예로, 상기 제2 마스크 패턴(158)은 스페이서 패턴을 이용하는 더블 패터닝 공정 또는 쿼드로플 패터닝 공정 등을 통해 형성된 것일 수도 있다.
상기 제2 마스크 패턴(158)은 상기 제1 방향으로 연장되는 라인 및 스페이스 형상을 갖는다. 상기 제2 마스크 패턴(158)은 상기 액티브 패턴이 형성될 부위를 덮는 형상을 갖고, 상기 제1 분리막 패턴들의 일부 상부면을 덮는다.
도 15d를 참조하면, 상기 제2 마스크 패턴(158)을 식각 마스크로 사용하여, 상기 기판을 식각함으로써 액티브 패턴들(160)을 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함한다. 상기 식각 공정을 수행함으로써, 노출된 예비 제1 분리막 패턴들(156)의 상부면 일부가 식각되어 제1 분리막 패턴들(156a)이 형성된다. 다른 한편, 상기 식각 공정에서, 노출된 부위의 예비 제1 분리막 패턴(156)은 상기 기판에 비해 매우 느리게 식각되거나 또는 거의 식각되지 않도록 할 수 있다. 상기 각각의 제1 분리막 패턴들(156a)은 높은 단차부 및 낮은 단차부가 반복되는 라인 형상을 가질 수 있다. 다른 실시예로, 상기 식각 공정에서 예비 제1 분리막 패턴들의 상부면이 거의 식각되지 않는 경우에는, 상기 각각의 제1 분리막 패턴들(156a)은 상부면 높이가 거의 동일한 형상을 가질 수도 있다.
상기 액티브 패턴들(160)은 상기 제1 분리막 패턴(156a) 부위에서 각각 분리되어 고립된 섬 형상을 갖는다. 상기 액티브 패턴들(160)은 상기 제1 방향으로 나란하게 배치된다.
상기 식각 공정을 수행할 때, 상기 제2 마스크 패턴(158)에 의해 마스킹된 부위는 기판은 상기 예비 제1 분리막 패턴(156)에 의해 지지된다. 즉, 상기 예비 제1 분리막 패턴(156)에 의해 기판 일부가 지지된 상태에서 식각 공정이 수행되어 액티브 패턴들(160)이 형성된다. 그러므로, 상기 액티브 패턴들(160)이 기울어지거나 쓰러지는 등의 불량이 감소된다.
이 후, 상기 액티브 패턴들(160) 사이 부위 및 상기 제1 분리막 패턴들 사이 부위를 채우는 제2 절연 물질막을 형성한다.
상기 제2 절연 물질막을 형성하기 이 전에, 액티브 패턴들 표면을 세정하는 공정이 수행될 수 있다.
상기 제2 절연 물질막은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 사용되거나 또는 적층된 형상을 가질 수 있다. 그러나, 상기 제2 절연 물질막으로 사용되는 절연 물질은 이에 한정되지 않는다.
상기 제1 분리막 패턴(156a)과 상기 제2 절연 물질막은 서로 다른 증착 공정을 통해 형성된다. 그러므로, 상기 제1 분리막 패턴(156a)과 상기 제2 절연 물질막이 동일한 물질로 형성되더라도, 상기 제1 분리막 패턴(156a)과 상기 제2 절연 물질막은 계면 부위가 생성될 수 있다.
다음에, 상기 기판 표면 부위가 노출되도록 상기 제2 절연 물질막을 연마하여 제2 분리막 패턴(162)을 형성한다.
상기 공정을 수행하여, 상기 반도체 소자용 패턴을 완성할 수 있다. 상기 반도체 소자용 패턴은 액티브 패턴(160)이 제1 분리막 패턴(156a)에 의해 지지되는 형상을 갖는다. 그러므로, 상기 액티브 패턴(160)의 선폭이 감소되고 상기 액티브 패턴의 종횡비가 증가되더라도 상기 액티브 패턴(160)이 쓰러지거나 기울어지는 등의 문제가 거의 발생되지 않는다. 따라서, 상기 반도체 소자용 패턴을 이용하여, 고집적도를 가지면서도 높은 신뢰성을 갖는 반도체 소자를 제조할 수 있다.
실시예 4
도 16은 본 발명의 일 실시예에 따른 반도체 소자용 패턴을 나타내는 평면도이다.
도 16을 참조하면, 기판은 제1 영역 및 제2 영역으로 구분된다. 상기 제1 영역은 상대적으로 조밀하게 패턴들이 형성되는 영역이고, 상기 제2 영역은 상대적으로 패턴 밀도가 낮은 영역이다. 예를들어, 상기 제1 영역은 메모리 셀 영역이고, 상기 제2 영역은 주변 회로 영역일 수 있다.
상기 기판의 제1 영역에는 도 14에 도시된 것과 같은 제1 액티브 패턴들(260), 제1 분리막 패턴들(258a) 및 제2 분리막 패턴들(262)을 포함하는 소자용 패턴이 구비된다. 상기 제1 및 제2 분리막 패턴들(258a, 262)은 서로 다른 증착 공정을 통해 형성된다. 그러므로, 상기 제1 및 제2 분리막 패턴(258a, 262)의 접촉 부위에는 계면부가 형성된다. 즉, 상기 제1 및 제2 분리막 패턴(258a, 262)은 상기 계면부에 의해 서로 구분될 수 있다.
상기 기판의 제2 영역에는 제2 액티브 패턴들(272) 및 주변 분리막 패턴(270a)이 구비된다. 상기 제2 액티브 패턴들(272)은 상대적으로 넓은 폭을 가지며 패턴 밀도가 높지 않다. 그러나, 상기 기판의 제2 영역에는 상기 제2 액티브 패턴들(272)을 지지하기 위한 패턴이 구비되지 않는다. 상기 주변 분리막 패턴(270a)은 상기 제1 분리막 패턴(258)과 동일한 증착 공정을 통해 형성될 수 있다. 그러므로, 상기 주변 분리막 패턴(270a)은 상기 제1 분리막 패턴과 적어도 하나의 동일한 절연 물질을 포함할 수 있다.
도시하지는 않았지만, 상기 반도체 소자용 패턴 상에는 디램 소자가 구비될 수 있다. 즉, 상기 제1 영역의 기판 상에는 메모리 셀들이 구비될 수 있다. 상기 제2 영역의 기판 상에는 주변 회로들이 구비될 수 있다.
도 17a 내지 도 17c는 도 16에 도시된 반도체 소자용 패턴의 제조 방법을 나타내는 단면도들이다.
도 17 내지 도 17c는 도 16의 E-E' 및 D-D'의 단면도들이다.
도 17a를 참조하면, 제1 및 제2 영역이 구분되는 기판(250) 상에 제1 마스크 패턴을 형성한다.
상기 제1 마스크 패턴은 상기 제1 분리막 패턴 및 주변 분리막 패턴이 형성될 부위를 노출하는 형상을 갖는다. 상기 제1 영역에 위치하는 제1 마스크 패턴은 상기 제4 방향으로 연장되는 트렌치 형상을 가질 수 있다. 또한, 상기 제2 영역에 위치하는 제1 마스크 패턴은 소자 분리 영역을 선택적으로 노출하는 형상을 가질 수 있다.
상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 기판(250)을 식각한다. 상기 식각 공정을 수행하면, 상기 제1 영역의 기판(250)에는 제1 트렌치들(252)이 형성된다. 또한, 제2 영역의 기판(250)에는 제2 트렌치들(254)이 각각 형성된다. 상기 제2 영역에 형성되는 제2 트렌치들(254)은 상기 제1 트렌치들(252)에 비해 넓은 내부 폭을 갖는다. 상기 식각 공정은 이방성 식각 공정을 포함한다.
상기 식각 공정에 의해 상기 제2 영역에는 제2 액티브 패턴(272)이 형성된다.
상기 제1 및 제2 트렌치들(252, 254)내부를 완전하게 채우도록 제1 절연 물질막을 형성한다. 다음에, 상기 제1 절연 물질막을 연마하여 예비 제1 분리막 패턴(258) 및 예비 주변 분리막 패턴(270)을 각각 형성한다.
상기 제1 절연 물질막 형성 및 연마 공정들은 도 4b 및 도 4c를 참조로 설명한 것과 동일할 수 있다.
도 17b를 참조하면, 상기 기판(250) 상에 제2 마스크 패턴(280)을 형성한다. 상기 제2 마스크 패턴(280)은 상기 제1 영역에 상기 제1 액티브 패턴을 형성하기 위한 마스크로 제공된다. 상기 제2 마스크 패턴(280)은 상기 제2 영역의 기판 부위를 덮는 형상을 가질 수 있다. 상기 제2 마스크 패턴(280)은 상기 제1 방향으로 연장되는 라인 및 스페이스 형상을 갖는다. 상기 제2 마스크 패턴(280)은 스페이서 패턴을 이용하는 더블 패터닝 공정 또는 쿼드로플 패터닝 공정 등을 통해 형성될 수 있다.
상기 제2 마스크 패턴(280)을 식각 마스크로 사용하여, 기판을 식각함으로써 제1 액티브 패턴들(260)을 형성한다. 또한, 상기 노출된 예비 제1 분리막 패턴의 일부가 식각되어 제1 분리막 패턴(258a)이 형성된다. 상기 제1 액티브 패턴들(260) 사이에는 개구부(266)가 형성된다.
도 17c를 참조하면, 상기 제1 액티브 패턴들(260) 사이 부위 및 상기 제1 분리막 패턴들(258a) 사이의 개구부를 채우는 제2 절연 물질막을 형성한다.
이 후, 상기 기판 표면 부위가 노출되도록 상기 제2 절연 물질막을 연마하여 제2 분리막 패턴(262)을 형성한다. 상기 공정에 의해, 상기 기판의 제2 영역에는 주변 분리막 패턴(270a)이 형성된다.
이 후, 도시하지는 않았지만, 상기 반도체 소자용 패턴 상에 디램 소자를 형성할 수 있다. 상기 방법에 의하면, 고집적도를 가지면서도 높은 신뢰성을 갖는 반도체 소자를 제조할 수 있다.
상기 예시적인 실시예들에 따른 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 18은 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
도 18을 참조하면, 시스템(300)은 메모리(310), 메모리(310)의 동작을 제어하는 메모리 컨트롤러(320), 정보를 출력하는 표시부재(330), 정보를 입력받는 인터페이스(340) 및 이들을 제어하기 위한 메인 프로세서(350)를 포함한다. 메모리(310)는 본 발명의 실시예들에 따른 반도체 소자용 패턴을 포함하는 반도체 소자일 수 있다. 메모리(310)는 메인 프로세서(350)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(300)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
상기 설명한 것과 같이, 본 발명의 기술적 사상에 의하면 기울어지거나 쓰러지는 불량이 감소하는 반도체 소자용 패턴이 제공된다. 상기 반도체 소자용 패턴은 다양한 반도체 소자에 사용될 수 있다.
100, 200 : 기판 102, 202 : 제1 홀
104 : 제1 마스크 패턴
106a, 156a, 208a, 258a : 제1 분리막 패턴
108, 158, 212 : 제2 마스크 패턴 110, 160 : 액티브 패턴
114, 162, 220, 262 : 제2 분리막 패턴
152, 204, 252 : 제1 트렌치 206 : 제1 절연 물질막
210a, 270a : 주변 분리막 패턴 214, 260 : 제1 액티브 패턴
218, 272 : 제2 액티브 패턴
254 : 제2 트렌치

Claims (10)

  1. 기판 상에 각각 제1 폭과 제1 길이를 가지며, 길이 방향의 양 단부와 폭 방향의 양 측부에 의해 정의되는 고립된 형상을 갖고, 제1 부위에 의해 제1 방향으로 서로 이격되고, 상기 제1 방향으로 나란하게 배치되는 액티브 패턴들;
    상기 제1 부위 내에 구비되고, 상기 액티브 패턴들의 상기 양 단부들의 측벽과 접하고, 상기 액티브 패턴들을 지지하는 제1 분리막 패턴들; 및
    상기 폭 방향으로 이격된 액티브 패턴들 사이와 상기 제1 분리막 패턴들 사이의 공간을 채우며 상기 액티브 패턴들 각각의 상기 측부들의 측벽 부위와 접하고, 적어도 일부의 상기 제1 분리막 패턴 상에 형성된 제2 분리막 패턴들을 포함하는 반도체 소자용 패턴.
  2. 제1항에 있어서, 상기 제1 및 제2 분리막 패턴들은 계면 부위를 포함하는 반도체 소자용 패턴.
  3. 제1항에 있어서, 상기 제1 분리막 패턴들은 상기 제1 방향과 다른 방향으로 상기 제1 부위 내부로부터 확장되어, 이웃하는 액티브 패턴들의 측벽 부위와 직접 접촉되는 형상을 갖는 반도체 소자용 패턴.
  4. 제3항에 있어서, 상기 제1 분리막 패턴들은 상부의 제1 폭이 하부의 제2 폭보다 좁은 형상을 갖는 반도체 소자용 패턴.
  5. 제1항에 있어서, 상기 제1 분리막 패턴들은 고립된 패턴 형상을 갖는 반도체 소자용 패턴.
  6. 제1항에 있어서, 상기 제1 분리막 패턴들은 각각의 액티브 패턴들의 측벽 부위와 접촉하고, 각각의 액티브 패턴들에는 복수의 제1 분리막 패턴들이 접촉하는 반도체 소자용 패턴.
  7. 제1항에 있어서, 상기 제1 부위들은 상기 제1 방향과 다른 방향으로 연통되는 트렌치 내부에 위치하고, 제1 분리막 패턴들은 트렌치 내부에 구비되어 라인 형상을 갖는 반도체 소자용 패턴.
  8. 제7항에 있어서, 상기 제1 분리막 패턴들은 높은 단차 부위 및 낮은 단차 부위가 반복되는 형상을 갖는 반도체 소자용 패턴.
  9. 기판의 일부를 식각하여, 적어도 액티브 패턴들이 제1 방향으로 이격되는 부위인 제1 부위에 개구부를 형성하는 단계;
    상기 개구부 내부에 절연 물질을 채워넣어 예비 제1 분리막 패턴을 형성하는 단계;
    상기 기판의 일부를 식각하여, 제1 방향을 길이 방향으로 하는 고립된 형상을 갖고 상기 제1 방향으로 나란하게 배치되는 액티브 패턴들과, 상기 액티브 패턴들을 지지하는 제1 분리막 패턴들을 형성하는 단계; 및
    상기 액티브 패턴들 및 상기 제1 분리막 패턴들 사이를 채우는 제2 분리막 패턴들을 형성하는 단계를 포함하는 반도체 소자용 패턴의 형성 방법.
  10. 제9항에 있어서, 상기 개구부는 상기 제1 부위를 포함하면서 상기 제1 방향과 다른 방향으로 연장되는 라인 형상 또는 상기 제1 부위를 포함하는 고립된 홀 형상을 갖도록 형성되는 반도체 소자용 패턴의 형성 방법.
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