KR0174493B1 - 반도체 장치의 트랜치 아이솔레이션 형성 방법 - Google Patents

반도체 장치의 트랜치 아이솔레이션 형성 방법 Download PDF

Info

Publication number
KR0174493B1
KR0174493B1 KR1019950065748A KR19950065748A KR0174493B1 KR 0174493 B1 KR0174493 B1 KR 0174493B1 KR 1019950065748 A KR1019950065748 A KR 1019950065748A KR 19950065748 A KR19950065748 A KR 19950065748A KR 0174493 B1 KR0174493 B1 KR 0174493B1
Authority
KR
South Korea
Prior art keywords
trench
polysilicon
forming
silicon nitride
oxide film
Prior art date
Application number
KR1019950065748A
Other languages
English (en)
Other versions
KR970053463A (ko
Inventor
임순권
김명성
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950065748A priority Critical patent/KR0174493B1/ko
Publication of KR970053463A publication Critical patent/KR970053463A/ko
Application granted granted Critical
Publication of KR0174493B1 publication Critical patent/KR0174493B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 트랜치 내부에 폴리실리콘을 완전히 채우지 않고 열산화방법을 사용하여 얇게 침적된 폴리실리콘을 산화시켜 트랜치를 채우도록 한 반도체 장치의 아이솔레이션 형성 방법에 관한 것으로, 반도체 기판상에 패드산화막과 제1실리콘질화막을 순차적으로 형성하고 기판에 트랜치를 형성하는 1단계; 상기 트랜치의 상부 및 측벽에 산화막을 형성하는 2단계; 상기 결과물의 상부에 폴리실리콘을 얇게 침적하고 통상의 평탄화 방법을 사용하여 상기 기판 상부의 폴리실리콘을 제거하는 3단계; 상기 제1실리콘질화막과 패드산화막을 제거하는 4단계; 상기 결과물의 상부에 열산화 방법으로 필드산화막을 형성하는 5단계; 상기 필드산화막 상에 제2실리콘질화막을 침적하고 사진 식각 공정으로 액티브 영역을 형성하는 6단계; 및, 상기 상기 폴리실리콘을 열산화 방법으로 산화시켜 트랜치를 채우도록 한 7단계로 구성되어 있어, 종래 과도한 폴리실리콘 침적에 의해 발생하던 아이솔에이션 형성 후의 습식 처리 과정에서 실리콘질화막 기둥이 생기는 문제점과 트랜치에 폴리실리콘을 두껍게 형성할 때 폴리실리콘 침적 장비인 로(furnace)의 측벽 등에 폴리실리콘이 과다 침적되어 설비의 클리닝 주기가 짧아지고 공정의 소요시간이 길어지는 문제점을 해결할 수 있다.

Description

반도체 장치의 트랜치 아이솔레이션 형성 방법
제1도는 종래 반도체 장치의 트랜치 아이솔레이션 구조 단면도.
제2도는 종래의 다른 트랜치 아이솔레이션의 구조 단면도.
제3도는 제2도에 도시된 트랜치 아이솔레이션의 제조 공정도.
제4도는 본 발명에 따른 반도체 장치의 트랜치 아이솔레이션 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 20,20a,22 : 산화막
30,32 : 실리콘질화막 40,40a : 폴리실리콘층
본 발명은 반도체 장치의 아이솔레이션 형성 방법에 관한 것으로, 보다 상세하게는 트랜치를 채우도록 폴리실리콘을 침적하지 않고 얇게 침적하여 산화시키는 방법으로 트랜치를 채우는 반도체 장치의 트랜치 아이솔레이션 형성 방법에 관한 것이다.
종래 반도체 장치의 트랜치 아이솔레이션 구조를 제1도 및 제2도를 참조하여 설명하면 다음과 같다.
제1도의 트랜치 아이솔레이션 구조는 실리콘 기판(10) 상에 두꺼운 필드산화막(20)을 형성하고 이 결과물의 상부로부터 실리콘 기판(10)내로 트랜치를 형성한 후, 트랜치 측벽에 열산화막(22), 실리콘질화막(32) 및 통상의 CVD산화막(24)을 형성하고, 폴리실리콘(40)을 트랜치가 완전히 메워지도록 침적한 구조이다.
제2도의 트랜치 아이솔레이션 구조를 제3도의 제조 공정도를 참조하여 설명하면, 먼저 패드산화막(20)과 실리콘질화막(30)이 상부에 형성된 실리콘 기판(10)에 트랜치를 형성한다. 그리고 상기 결과물을 열산화하여 트랜치 측벽에 열산화막(22)을 형성한 다음, 트랜치 내부에 폴리실리콘이 채워지도록 상부 전면에 폴리실리콘층(40)을 침적한다.
다음 통상의 평탄화 방법으로 상부의 폴리실리콘층(40)을 먼저 제거한 후, 계속하여 실리콘질화막(30)과 패드산화막(20)을 제거한다. 그리고 열산화 방법으로 상기 결과물의 상부에 필드산화막(20a) 및 실리콘질화막(32)을 형성하고 통상의 사진 식각 공정을 이용하여 액티브 영역을 제외한 부분의 실리콘질화막(32)을 제거한 다음, 열산화에 의해 필드산화막(20a)을 성장시켜 아이솔레이션을 형성한다.
그러나, 제1도에 도시된 바와 같은 반도체 소자의 분리 구조는 그 제조 공정이 매우 복잡할 뿐만 아니라 분리 구조 형성후 습식 처리 과정에서 산화막이 식각되어 실리콘질화막 기둥이 생기는 단점이 있으며, 제1도 및 제2도에 도시된 모든 분리 구조는 트랜치 내에 폴리실리콘을 한 번의 침적으로 채우기 위하여 두껍게 침적해야 하는 바, 이의 침적 장비인 로(furnace)의 측벽과 웨이퍼 보트(wafer boat)에 과다한 폴리실리콘이 침적되어 장비의 클리닝 주기가 짧아지고 공정의 소요 시간이 길어지며 아울러 비용이 증가하는 문제가 있다.
따라서 본 발명은 상기 문제점을 해결하고자 하는 것으로, 그 목적은 트랜치 내부에 폴리실리콘을 얇게 침적하고 이의 완전한 산화에 의해 트랜치가 채워지도록 하며, 폴리실리콘의 침적 장비의 사용 기간을 늘리고 공정을 단축하며, 아울러 비용의 절감을 도모할 수 있는 반도체 장치의 트랜치 아이솔레이션 형성 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 반도체 장치의 트랜치 아이솔레이션 형성 방법은, 반도체 기판 상에 패드산화막과 제1실리콘질화막을 순차적으로 형성하고 기판에 트랜치를 형성하는 1단계; 상기 트랜치의 하부 및 측벽에 산화막을 형성하는 2단계; 상기 결과물의 상부에 폴리실리콘을 얇게 침적하고 통상의 평탄화 방법을 사용하여 상기 기판 상부의 폴리실리콘을 제거하는 3단계; 상기 제1실리콘질화막과 패드산화막을 제거하는 4단계; 상기 결과물의 상부에 열산화 방법으로 필드산화막을 형성하는 5단계; 상기 필드산화막 상에 제2실리콘질화막을 침적하고 사진 식각 공정으로 액티브 영역을 형성하는 6단계; 및 상기 상기 폴리실리콘을 열산화 방법으로 산화시켜 트랜치를 채우도록 한 7단계를 포함하여 이루어진 데에 그 특징이 있다.
이하, 본 발명을 첨부 도면을 참조하여 상세히 설명하고자 한다.
제4도는 본 발명에 따른 반도체 장치의 트렌치 아이솔레이션 형성 공정도이다.
실리콘 기판(10)의 상부에 패드산화막(20)과 제1실리콘질화막(30)을 형성한 후, 사진 식각 공정으로 기판(10)에 트랜치를 형성한다. 이때 상기 제1실리콘질화막(30) 상에 별도의 CVD산화막을 형성하고 상기 CVD산화막, 제1실리콘질화막(30) 및 패드산화막(20)을 식각마스크로 사용하여 트랜치를 형성할 수도 있다.
다음 통상의 열산화 방법으로 트랜치 하부 및 측벽에 800∼1500Å 두께의 열산화막(22)을 형성한 후, 그 결과물의 상부에 폴리실리콘층(40a)을 침적한다. 이때 폴리실리콘층(40a)은 종래의 방법과 같이 두껍게 형성하지 않고 트랜치 폭의 25∼35% 두께로 형성하는 것이 바람직하며, 그 이유는 폴리실리콘층(40a)의 완전 산화에 의해 트랜치를 채울 수 있기 때문이다.
다음 통상의 평탄화 방법을 사용하여 상기 기판(10) 상부에 침적된 폴리실리콘을 제거하고, 제1실리콘질화막(30)과 패드산화막(20)을 제거한 다음, 열산화 방법으로 상기 결과물의 상부에 필드산화막(20a)을 형성한다.
다음 상기 필드산화막(20a) 상에 제2실리콘질화막(32)을 형성하고, 액티브 영역을 제외한 부분의 실리콘질화막(32)을 통상의 사진 식각공정을 이용하여 제거한 다음, 웨이퍼 열처리를 통해 상기 폴리실리콘층(40a)을 완전히 산화시켜 트랜치를 채운다. 따라서, 필드산화막(20a)은 폴리실리콘층(40a)이 충분히 산화될 수 있는 두께로 형성하는 것이 매우 중요하다. 여기서, 폴리실리콘층(40a)은 고압산화(High Pressure Oxidation)를 이용하여 산화시킨다.
다음 상기 제2실리콘질화막(32)을 제거하여 반도체 장치의 트랜치 아이솔레이션을 형성한다.
이상에서 상세히 설명한 바와 같이, 본 발명은 트랜치 아이솔레이션 공정에서 과도한 폴리실리콘 침적에 의해 발생하던 아이솔레이션 형성후 습식 처리 과정에서 산화막이 식각되어 실리콘질화막 기둥이 생기는 단점과, 폴리실리콘의 침적 두께가 두꺼워 이의 침적 장비의 로(furnace) 측벽과 웨이퍼 보트(wafer boat)에 과다한 폴리실리콘이 침적되는 단점을 방지할 수 있으므로, 폴리실리콘의 침적 장비의 클리닝 주기가 길어지고 공정이 단축되는 장점을 갖게 되는 것이다.

Claims (6)

  1. 반도체 기판 상에 패드산화막과 제1실리콘질화막을 순차적으로 형성하고 기판에 트랜치를 형성하는 1단계; 상기 트랜치의 하부 및 측벽에 산화막을 형성하는 2단계; 상기 결과물의 상부에 폴리실리콘을 얇게 침적하고 통상의 평탄화 방법을 사용하여 상기 기판 상부의 폴리실리콘을 제거하는 3단계; 상기 제1실리콘질화막과 패드산화막을 제거하는 4단계; 상기 결과물의 상부에 열산화 방법으로 필드산화막을 형성하는 5단계; 상기 필드산화막 상에 제2시리콘질화막을 침적하고 사진 식각 공정으로 액티브 영역을 형성하는 6단계; 및 상기 상기 폴리실리콘을 열산화 방법으로 산화시켜 트랜치를 채우도록 한 7단계를 포함하여 이루어진 반도체 장치의 트랜치 아이솔레이션 형성 방법.
  2. 제1항에 있어서, 상기 트랜치는 제1실리콘질화막 상에 CVD산화막을 더 형성한 후 CVD산화막, 제1실리콘질화막 및 패드산화막을 식각마스크로 사용하여 형성한 것을 특징으로 하는 반도체 장치의 트랜치 아이솔레이션 형성 방법.
  3. 제1항에 있어서, 상기 2단계에서 트랜치 하부 및 측벽에 형성되는 산화막의 두께는 800∼1500Å인 것을 특징으로 하는 반도체 장치의 트랜치 아이솔레이션 형성 방법.
  4. 제1항에 있어서, 상기 트랜치 하부 및 측벽에 형성되는 폴리실리콘의 두께는 트랜치 폭의 25∼35%인 것을 특징으로 하는 반도체 장치의 트랜치 아이솔레이션 형성 방법.
  5. 제1항에 있어서, 상기 7단계에서 폴리실리콘의 완전 산화에 의해 트랜치를 채우도록 한 것을 특징으로 하는 반도체 장치의 트랜치 아이솔레이션 형성 방법.
  6. 제1항 및 제5항 중 어느 한 항에 있어서, 상기 폴리실리콘은 HIPOX(고압산화: High Pressure Oxidation)에 의해 산화되는 것을 특징으로 하는 반도체 장치의 트랜치 아이솔레이션 형성 방법.
KR1019950065748A 1995-12-29 1995-12-29 반도체 장치의 트랜치 아이솔레이션 형성 방법 KR0174493B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950065748A KR0174493B1 (ko) 1995-12-29 1995-12-29 반도체 장치의 트랜치 아이솔레이션 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950065748A KR0174493B1 (ko) 1995-12-29 1995-12-29 반도체 장치의 트랜치 아이솔레이션 형성 방법

Publications (2)

Publication Number Publication Date
KR970053463A KR970053463A (ko) 1997-07-31
KR0174493B1 true KR0174493B1 (ko) 1999-04-01

Family

ID=19447154

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950065748A KR0174493B1 (ko) 1995-12-29 1995-12-29 반도체 장치의 트랜치 아이솔레이션 형성 방법

Country Status (1)

Country Link
KR (1) KR0174493B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568849B1 (ko) * 1998-12-23 2006-08-10 삼성전자주식회사 반도체 소자의 제조방법
US10062581B2 (en) 2015-07-09 2018-08-28 Samsung Electronics Co., Ltd. Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568849B1 (ko) * 1998-12-23 2006-08-10 삼성전자주식회사 반도체 소자의 제조방법
US10062581B2 (en) 2015-07-09 2018-08-28 Samsung Electronics Co., Ltd. Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same

Also Published As

Publication number Publication date
KR970053463A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
KR950002951B1 (ko) 트렌치 소자분리막 제조방법
KR20010058498A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR19990044793A (ko) 집적회로의 영역 격리 방법 및 그 방법을 이용한격리영역을 갖는 집적회로
KR100567022B1 (ko) 반도체소자의 트렌치를 이용한 소자분리막 형성방법
KR960005552B1 (ko) 반도체 소자의 분리막 형성 방법
US6251750B1 (en) Method for manufacturing shallow trench isolation
US5061653A (en) Trench isolation process
KR0174493B1 (ko) 반도체 장치의 트랜치 아이솔레이션 형성 방법
US6191003B1 (en) Method for planarizing a polycrystalline silicon layer deposited on a trench
US6180492B1 (en) Method of forming a liner for shallow trench isolation
JP2002373935A (ja) トレンチ素子分離方法
KR100532406B1 (ko) 선택적 에피택셜 성장법 및 부분 산화를 이용한 반도체소자의트렌치 소자분리방법
GB2333644A (en) A method of forming void free trench isolation
JPH07211710A (ja) 半導体デバイスの素子分離膜の形成方法
KR100209714B1 (ko) 반도체소자의 격리막 및 이의 형성방법
JPH0744214B2 (ja) 半導体装置の製造方法
KR0161722B1 (ko) 반도체소자의 소자분리 방법
KR100195237B1 (ko) 개선된 트렌치와 로코스 조합형 소자분리방법
KR100321174B1 (ko) 반도체장치의 소자분리막 형성방법
KR0168122B1 (ko) 반도체 소자의 제조방법
KR19990051399A (ko) 반도체 장치의 소자분리방법
JPH09153542A (ja) 半導体装置の製造方法
US7067390B2 (en) Method for forming isolation layer of semiconductor device
KR100954418B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100439105B1 (ko) 반도체 소자의 소자분리막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051007

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee