KR20060102918A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치를 포함한 전체 구조 상부에 폴리실리콘막 또는 실리콘막을 형성한 후 O3-TEOS를 이용한 절연막으로 트렌치를 매립한 후 열처리 공정으로 폴리실리콘막 또는 실리콘막을 산화시켜 심을 제거하고 반도체 기판의 산화를 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법이 제시된다.
소자 분리막, O3-TEOS, 심, 폴리실리콘막, 실리콘막, 산화
Description
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명의 다른 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 반도체 기판 12 및 22 : 패드 산화막
13 및 23 : 패드 질화막 14 및 24 : 트렌치
15 및 25 : 월 산화막 16 : 폴리실리콘막
17 : O3-TEOS를 이용한 절연막 18 및 29 : 심
19 및 30 : 산화막 26 : O3-TEOS를 이용한 제 1 절연막
27 : 산화막 28 : O3-TEOS를 이용한 제 2 절연막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 O3-TEOS를 이용하여 트렌치를 매립하는 소자 분리막 형성 공정에서 심 발생을 방지하고 반도체 기판의 산화를 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화 및 미세화에 따라 소자 분리막 형성 공정은 기존의 LOCOS 공정에서 STI(Shallow Trench Isolation) 공정으로 바뀌었다. 일반적인 STI 공정은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성한 후 소자 분리 마스크를 이용한 사진 및 식각 공정으로 패드 질화막 및 패드 산화막의 소정 영역을 식각하고, 노출된 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 산화 공정을 실시하여 트렌치 상에 월 산화막을 형성한 후 절연막을 매립한다. 이때, 트렌치를 매립하는 절연막으로는 주로 HDP 산화막을 사용하였다. 그런데, 반도체 소자가 더욱더 고집적화 및 미세화됨에 따라 트렌치의 폭도 점점 좁아지고, 이에 따라 단일 공정으로 HDP 산화막을 형성할 경우 트렌치의 매립이 점점 어려워지고 있는 실정이다.
이에 새로운 물질을 이용하여 매립 특성을 향상시키는 연구가 활발히 진행되 고 있다. 그중 차세대 매립 방법으로 가장 주목받고 있는 방법이 O3-TEOS를 이용한 매립 방법이다. O3-TEOS를 이용한 트렌치 매립 방법은 증착 속도를 최대한 늦춰 스텝커버러지를 극대화시켜 매립하는 방법으로, 물질에 따라 증착 속도가 달라지는 특성을 가지고 있다. 실제 테스트한 결과 반도체 기판 위에서 증착 속도를 100이라고 할 때 질화막의 경우에는 90의 증착 속도를 가지며, 산화막의 경우에는 75의 증착 속도를 가진다. 따라서, 상기한 바와 같이 트렌치 내에 월 산화막을 형성하고 O3-TEOS를 증착할 경우 트렌치 상부의 패드 질화막 측면이 트렌치 내부의 월 산화막 측면보다 상대적으로 더 빨리 성장한다. 따라서, 트렌치 하부로부터 상부로 증착되는 O3-TEOS 절연막이 패드 질화막 측부로부터 증착되는 O3-TEOS와 만나기 전에 패드 질화막 측부로부터 증착되는 O3-TEOS 절연막이 서로 먼저 만나게 되고, 이로 인하여 트렌치 내부에 상대적으로 큰 심이 형성되게 된다. 이렇게 발생한 트렌치 내부에 발생된 심은 후속 공정으로 충분한 열처리 공정을 실시하더라도 제거하기 힘들어지게 된다.
상기한 문제를 해결하기 위해 트렌치 내부에 월 산화막을 형성한 이후에 전체 구조 상부에 산화막 또는 질화막을 증착하거나 질화막과 산화막을 적층하여 트렌치 하부로부터의 성장 속도와 패드 질화막 측면으로부터의 성장 속도를 동일하게 조절한다. 이렇게 하면 상대적으로 심을 제거하기 용이하다고 할 수 있다. 그러나, 이 경우에도 심을 완전히 제거하는 것이 용이하지 않다.
먼저, 전체 구조 상부에 질화막을 형성한 경우를 살펴보면, O3-TEOS를 증착하고 후속 열처리를 진행한 경우에 심이 존재하기 쉽다. 이는 O3-TEOS 증착시 발생한 심을 제거하기에는 후속의 열처리 공정이 충분하지 못함을 의미한다. 따라서, 이를 해결하기 위해서는 1000℃ 이상의 고온에서 충분한 열처리를 하여야 한다. 그러나, 이 경우 심은 제거할 수 있지만, 하부의 반도체 기판이 산화되는 문제가 발생한다. 반도체 기판이 산화되면 상부의 월 산화막의 두께가 증가하고, 이에 따라 액티브 영역의 넓이가 줄어들게 된다. 또한, 반도체 기판의 하부가 산화될 경우 트랜지스터 특성이나 저항 특성 등의 소자 특성을 타겟에 맞출 수 없기 때문에 실제로 적용할 수 없게 된다.
다음으로, 전체 구조 상부에 산화막을 형성한 경우를 살펴보면, O3-TEOS를 증착하고 후속 열처리를 진행한 경우 패드 질화막의 옆쪽에 심이 존재할 가능성이 크다. 이는 질화막을 형성한 후 O3-TEOS를 증착한 경우와 같은 원리로 설명할 수 있다. 즉, 후속 열처리 공정이 심을 제거하기에 충분하지 못하기 때문이다. 그러나, 질화막을 형성하고 O3-TEOS를 형성하였을 때에는 전체적으로 심이 존재하고, 특히 트렌치 하부의 반도체 기판 옆쪽에 보다 큰 심이 존재하는데 비하여 산화막을 형성하고 O3-TEOS를 형성하였을 때에는 트렌치 상부의 패드 질화막 옆에만 심이 존재하고 트렌치 하부의 반도체 기판 옆쪽에는 심이 존재하지 않는다. 이는 열처리 공정이 진행되는 동안 반도체 기판의 일부가 산화되어 부피 팽창이 일어나기 때문이다. 일반적으로, 실리콘이 산화막이 될 경우 대략 1.45배 정도 부피가 팽창한다고 알려져 있다. 이러한 부피 팽창은 반도체 기판 하부의 트렌치 쪽에서만 일어나게 되고, 이로 인하여 트렌치 옆쪽에 존재하는 심이 제거되고 상부의 패드 질화막 옆쪽에만 심이 존재하게 된다. 즉, 산화막을 형성하고 O3-TEOS막을 형성할 때는 후속 열처리 공정에서 트렌치 옆쪽의 심을 제거할 수는 있지만, 패드 질화막 옆쪽의 심은 제거할 수 없으며, 또한 반도체 기판의 산화는 소자 특성에 악영향을 미치기 때문에 사용할 수 없는 공정이 된다.
본 발명의 목적은 O3-TEOS를 이용하여 소자 분리막을 형성하는 공정에서 필연적인 심의 발생을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
상술한 목적을 달성하기 위해 본 발명의 일 실시 예에서는 트렌치 내부에 월 산화막을 형성하고 전체 구조 상부에 폴리실리콘막을 형성한 후 O3-TEOS 증착 및 열처리 공정을 실시한다. 이렇게 하면 폴리실리콘막으로 하부 물질이 단일 물질로 통일되므로 하부 물질에 따라 성장 속도가 달라짐으로 인하여 심이 커지는 문제를 억제할 수 있다. 또한, 폴리실리콘막은 후속 열처리 공정에서 산화되면서 부피 팽창을 하게 되는데, 이로 인하여 내부에 존재하는 심이 사라지게 되고, 반도체 기판이 산화되는 것을 억제하게 된다. 한편, 폴리실리콘막은 단결정 물질인 반도체 기판에 비하여 많은 결함을 가지고 있기 때문에 반도체 기판에 비하여 상대적으로 낮은 온도에서 산화된다. 즉, 폴리실리콘막을 증착하고 후속 열처리를 적당한 저온에서 진행할 때는 소자 특성에 영향을 미치는 반도체 기판의 산화는 방지하고 단지 폴리실리콘만 산화시킬 수 있다. 그리고, 폴리실리콘막이 반도체 기판과 O3-TEOS 사이에 존재하면서 반도체 기판을 산화시킬 수 있는 소오스인 산소를 폴리실리콘막이 흡수하여 먼저 산화가 되기 때문에 반도체 기판의 산화를 상당히 억제시키는 희생막 역할을 한다. 이로 인하여 폴리실리콘막이 없는 경우에 반도체 기판의 산화가 일어나는 온도보다 더 높은 온도의 열처리에서도 반도체 기판의 산화를 억제할 수 있다. 이러한 원리로부터 폴리실리콘막을 증착할 경우에는 반도체 기판의 산화를 억제할 수 있게 되고, 반도체 기판 산화로 인한 소자 특성의 열화를 방지할 수 있다.
또한, 상술한 목적을 달성하기 위한 본 발명의 다른 실시 예에서는 트렌치 내부에 월 산화막을 형성한 후 전체 구조 상부에 O3-TEOS를 이용한 제 1 절연막을 도포하고, 실리콘 단일층을 형성한 후 전면 식각하고, O3-TEOS를 이용한 제 2 절연막으로 트렌치를 매립한 후 열처리 공정을 실시한다.
본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도 체 기판의 소정 영역에 트렌치를 형성한 후 상기 트렌치 측벽에 월 산화막을 형성하는 단계; 전체 구조 상부에 폴리실리콘막을 형성한 후 상기 트렌치가 매립되도록 절연막을 형성하는 단계; 열처리 공정을 실시하여 상기 폴리실리콘막을 산화시키는 단계; 및 상기 절연막을 연마하여 소자 분리막을 형성하는 단계를 포함한다.
상기 폴리실리콘막을 형성하기 이전에 전체 구조 상부에 질화막 또는 산화막을 형성하거나 질화막 및 산화막의 적층막을 형성하는 단계를 더 포함한다.
상기 폴리실리콘막은 퍼니스 장비를 이용하여 400 내지 900℃의 온도에서 실리콘 가스를 50 내지 500sccm 정도 유입시켜 형성한다.
상기 절연막은 O3-TEOS를 이용하여 형성한다.
상기 O3-TEOS는 O3 가스를 2 내지 50slm, TEOS 가스를 50 내지 5000sccm 정도 유입시켜 형성한다.
상기 열처리 공정은 600 내지 1100℃의 퍼니스 열처리 공정이다.
또한, 본 발명의 다른 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소정 영역에 트렌치를 형성한 후 상기 트렌치 측벽에 월 산화막을 형성하는 단계; 전체 구조 상부에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상부에 실리콘막을 형성한 후 상기 실리콘막을 전면 식각하는 단계; 상기 트렌치가 매립되도록 전체 구조 상부에 제 2 절연막을 형성하는 단계; 어닐 공정을 실시하여 상기 실리콘막을 산화시키는 단계; 및 상기 제 2 절연막, 산화막 및 제 1 절연막을 연마하여 소자 분리막을 형성하는 단계를 포함한다.
상기 폴리실리콘막을 형성하기 이전에 전체 구조 상부에 질화막 또는 산화막을 형성하거나 질화막 및 산화막의 적층막을 형성하는 단계를 더 포함한다.
상기 제 1 절연막은 O3-TEOS를 이용하여 10 내지 1000Å의 두께로 형성한다.
상기 실리콘막은 SiH4 가스를 10 내지 200sccm, N2 가스를 10 내지 200sccm 정도 유입시키고 300 내지 800℃의 온도에서 형성하며, 1 내지 200Å의 두께로 형성한다.
상기 제 2 절연막은 O3-TEOS를 이용하여 500 내지 2000Å의 두께로 형성한다.
상기 어닐 공정은 스팀 어닐 공정이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 패드 산화막(12) 및 패드 질화막(13)을 형성한다. 소자 분리 마스크를 이용한 사진 및 식각 공정으로 패드 질화막(13) 및 패드 산화막(12)의 소정 영역을 식각한 후 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(14)를 형성한다. 산화 공정을 실시하여 트렌치(14) 내측벽에 월 산화막(15)을 형성한 후 전체 구조 상부에 폴리실리콘막(16)을 형성한다. 여기서, 폴리실리콘막(16)은 퍼니스 장비를 이용하여 형성하는데, 400∼900℃의 온도에서 실리콘 가스를 50∼500sccm 정도 유입시켜 형성한다. 한편, 폴리실리콘막(16)을 형성하기 이전에 선택적인 공정으로 전체 구조 상부에 질화막 또는 산화막을 형성하거나 질화막 및 산화막의 적층막을 형성할 수 있다.
도 1(b)를 참조하면, 트렌치가 매립되도록 O3-TEOS를 이용하여 절연막(17)을 형성하는데, O3-TEOS의 증착 특성상 약간의 심(18)이 발생하게 된다. 여기서, 절연막(17)은 O3 가스를 2∼50slm, TEOS 가스를 50∼5000sccm 정도 유입시켜 형성한다.
도 1(c)를 참조하면, 600∼1100℃의 퍼니스 열처리 공정을 실시하는데, 열처리 공정에 의해 폴리실리콘막(16)이 산화되어 산화막(19)이 형성되고, 이때 1.45배 정도의 부피 팽창이 일어나는데, 이는 심을 제거하는데 도움이 된다. 이후 절연막(17)을 연마한 후 패드 질화막(13)을 제거하여 소자 분리막의 형성을 완료한다.
도 2(a) 내지 도 2(d)는 본 발명의 다른 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(21) 상부에 패드 산화막(22) 및 패드 질화막(23)을 형성한다. 소자 분리 마스크를 이용한 사진 및 식각 공정으로 패드 질화막(23) 및 패드 산화막(22)의 소정 영역을 식각한 후 반도체 기판(21)을 소정 깊이로 식각하여 트렌치(24)를 형성한다. 산화 공정을 실시하여 트렌치(24) 내측벽에 월 산화막(25)을 형성한 후 전체 구조 상부에 O3-TEOS를 이용한 제 1 절연막(26)을 10∼1000Å의 두께로 형성한다. 한편, 제 1 절연막(26)을 형성하기 이전에 선택적인 공정으로 전체 구조 상부에 질화막 또는 산화막을 형성하거나 질화막 및 산화막의 적층막을 형성할 수 있다.
도 2(b)를 참조하면, 제 1 절연막(26) 상부에 실리콘막(27)을 형성한 후 전면 식각하여 트렌치(24)가 실리콘막(27)에 의해 매립되도록 한다. 여기서, 실리콘막(27)은 SiH4 가스를 10∼200sccm, N2 가스를 10∼200sccm 정도 유입시키고 300∼800℃의 온도에서 형성하며, 1∼200Å의 두께로 형성한다.
도 2(c)를 참조하면, O3-TEOS를 이용하여 제 2 절연막(28)을 500∼2000Å의 두께로 형성한다. 이때, 실리콘막(27)이 형성된 상태에서 O3-TEOS가 증착되기 때문에 O3-TEOS의 성장 속도가 빨라 트렌치에 발생되는 심(29)을 최소화할 수 있다.
도 2(d)를 참조하면, 스팀 어닐 공정을 실시하는데, 스팀 어닐 공정에 의해 실리콘막(27)이 산화되어 산화막(30)이 형성되고, 이때 부피 팽창이 발생되어 심(29)을 완전히 제거할 수 있으며, 반도체 기판(21)이 산화되는 것을 방지한다. 이후 제 1 및 제 2 절연막(26 및 28)을 연마한 후 패드 질화막(23)을 제거하여 소자 분리막의 형성을 완료한다.
상술한 바와 같이 본 발명에 의하면 O3-TEOS를 이용하여 트렌치를 매립하는 소자 분리막 형성 공정에서 심 발생을 방지하고 반도체 기판의 산화를 방지함으로써 소자 특성 열화를 방지할 수 있다.
Claims (12)
- 반도체 기판의 소정 영역에 트렌치를 형성한 후 상기 트렌치 측벽에 월 산화막을 형성하는 단계;전체 구조 상부에 폴리실리콘막을 형성한 후 상기 트렌치가 매립되도록 절연막을 형성하는 단계;열처리 공정을 실시하여 상기 폴리실리콘막을 산화시키는 단계; 및상기 절연막을 연마하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 폴리실리콘막을 형성하기 이전에 전체 구조 상부에 질화막 또는 산화막을 형성하거나 질화막 및 산화막의 적층막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 폴리실리콘막은 퍼니스 장비를 이용하여 400 내지 900℃의 온도에서 실리콘 가스를 50 내지 500sccm 정도 유입시켜 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 절연막은 O3-TEOS를 이용하여 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 4 항에 있어서, 상기 O3-TEOS는 O3 가스를 2 내지 50slm, TEOS 가스를 50 내지 5000sccm 정도 유입시켜 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 열처리 공정은 600 내지 1100℃의 퍼니스 열처리 공정인 반도체 소자의 소자 분리막 형성 방법.
- 반도체 기판의 소정 영역에 트렌치를 형성한 후 상기 트렌치 측벽에 월 산화막을 형성하는 단계;전체 구조 상부에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 상부에 실리콘막을 형성한 후 상기 실리콘막을 전면 식각하는 단계;상기 트렌치가 매립되도록 전체 구조 상부에 제 2 절연막을 형성하는 단계;어닐 공정을 실시하여 상기 실리콘막을 산화시키는 단계; 및상기 제 2 절연막, 산화막 및 제 1 절연막을 연마하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서, 상기 폴리실리콘막을 형성하기 이전에 전체 구조 상부에 질화막 또는 산화막을 형성하거나 질화막 및 산화막의 적층막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서, 상기 제 1 절연막은 O3-TEOS를 이용하여 10 내지 1000Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서, 상기 실리콘막은 SiH4 가스를 10 내지 200sccm, N2 가스를 10 내지 200sccm 정도 유입시키고 300 내지 800℃의 온도에서 형성하며, 1 내지 200Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서, 상기 제 2 절연막은 O3-TEOS를 이용하여 500 내지 2000Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서, 상기 어닐 공정은 스팀 어닐 공정인 반도체 소자의 소자 분리막 형성 방법.
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| KR1020050024986A KR20060102918A (ko) | 2005-03-25 | 2005-03-25 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060102918A true KR20060102918A (ko) | 2006-09-28 |
Family
ID=37623196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050024986A KR20060102918A (ko) | 2005-03-25 | 2005-03-25 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060102918A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10062581B2 (en) | 2015-07-09 | 2018-08-28 | Samsung Electronics Co., Ltd. | Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same |
-
2005
- 2005-03-25 KR KR1020050024986A patent/KR20060102918A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10062581B2 (en) | 2015-07-09 | 2018-08-28 | Samsung Electronics Co., Ltd. | Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same |
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