JP2000269317A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2000269317A JP2000269317A JP11067372A JP6737299A JP2000269317A JP 2000269317 A JP2000269317 A JP 2000269317A JP 11067372 A JP11067372 A JP 11067372A JP 6737299 A JP6737299 A JP 6737299A JP 2000269317 A JP2000269317 A JP 2000269317A
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Abstract
(57)【要約】
【課題】 ポリシリコンを埋め込み材料として用いるト
レンチアイソレーション構造を有する半導体装置で、確
実にアイソレーションがなされて、かつ、半導体素子が
小型で高速処理が可能な半導体装置とその製造方法を提
供すること。 【解決手段】 基板１に形成されたトレンチトレンチに
よってアイソレーションされている半導体装置で、トレ
ンチトレンチの側壁は少なくとも３層以上の絶縁膜６、
７、１０で形成する。
レンチアイソレーション構造を有する半導体装置で、確
実にアイソレーションがなされて、かつ、半導体素子が
小型で高速処理が可能な半導体装置とその製造方法を提
供すること。 【解決手段】 基板１に形成されたトレンチトレンチに
よってアイソレーションされている半導体装置で、トレ
ンチトレンチの側壁は少なくとも３層以上の絶縁膜６、
７、１０で形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
るトレンチアイソレーションに関し、特にポリシリコン
埋め込みを用いたトレンチアイソレーション構造の半導
体装置とその製造方法に関する。
るトレンチアイソレーションに関し、特にポリシリコン
埋め込みを用いたトレンチアイソレーション構造の半導
体装置とその製造方法に関する。
【０００２】
【従来の技術】通常行なわれている、半導体装置でのポ
リシリコンを埋め込み材料として用いたトレンチアイソ
レーションの製造工程について、以下に図面を参照して
説明する。図４（ａ）〜（ｇ）は何れも各製造工程毎の
断面図である。
リシリコンを埋め込み材料として用いたトレンチアイソ
レーションの製造工程について、以下に図面を参照して
説明する。図４（ａ）〜（ｇ）は何れも各製造工程毎の
断面図である。
【０００３】なお、この製造工程では素子分離にシャロ
ートレンチ及びディープトレンチの組み合わせを用いた
アイソレーションの製造方法によるものである。
ートレンチ及びディープトレンチの組み合わせを用いた
アイソレーションの製造方法によるものである。
【０００４】図４（ａ）は第１工程で、半導体基板２１
の表面上に酸化技術により１５ｎｍのバッファー酸化を
行いバッファー酸化膜２２を形成する。次に、このバッ
ファー酸化膜２２の上に、２００ｎｍのストッパーＳｉ
Ｎ膜２３をＬＰ−ＣＶＤ法により成膜する。
の表面上に酸化技術により１５ｎｍのバッファー酸化を
行いバッファー酸化膜２２を形成する。次に、このバッ
ファー酸化膜２２の上に、２００ｎｍのストッパーＳｉ
Ｎ膜２３をＬＰ−ＣＶＤ法により成膜する。
【０００５】成膜されたバッファー酸化膜２２は、後工
程において素子形成領域の保護膜として使用する。ま
た、ストッパーＳｉＮ膜２３は、後工程である酸化膜Ｃ
ＭＰ（Ｃｈｅｍｉｃａｉ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｙｔｈｉｎｇ）工程のストッパー膜として用いる。
程において素子形成領域の保護膜として使用する。ま
た、ストッパーＳｉＮ膜２３は、後工程である酸化膜Ｃ
ＭＰ（Ｃｈｅｍｉｃａｉ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｙｔｈｉｎｇ）工程のストッパー膜として用いる。
【０００６】図４（ｂ）は第２工程で、ストッパーＳｉ
Ｎ膜２３の上にＣＶＤ技術により形成したＳｉＯ系のマ
スク材２４を１５０ｎｍ成膜する。このマスク材２４
は、ディープトレンチ２５のトレンチ形成時にＲＩＥの
マスクとして使用する。
Ｎ膜２３の上にＣＶＤ技術により形成したＳｉＯ系のマ
スク材２４を１５０ｎｍ成膜する。このマスク材２４
は、ディープトレンチ２５のトレンチ形成時にＲＩＥの
マスクとして使用する。
【０００７】図（ｃ）は第３工程で、まず、ディープト
レンチ２５の領域を決定する為のパーターニングを、リ
ソグラフィ技術を用いて形成する。このディープトレン
チ２５の開口幅は１μｍにする。次にパーターニングさ
れた領域のマスク材２４及びストッパーＳｉＮ膜２３、
バッファー酸化膜２２を、ＲＩＥ技術を用いて半導体基
板２１までエッチングする。
レンチ２５の領域を決定する為のパーターニングを、リ
ソグラフィ技術を用いて形成する。このディープトレン
チ２５の開口幅は１μｍにする。次にパーターニングさ
れた領域のマスク材２４及びストッパーＳｉＮ膜２３、
バッファー酸化膜２２を、ＲＩＥ技術を用いて半導体基
板２１までエッチングする。
【０００８】次にパーターニングで使用したレジストを
除去した後、パーターニングされたマスク材２４をマス
クに半導体基板をＲＩＥ技術によりエッチングする。そ
の際の半導体基板２１のエッチング量は、半導体基板２
１表面より５μｍとする。この工程でディープトレンチ
２５のトレンチが完成される。
除去した後、パーターニングされたマスク材２４をマス
クに半導体基板をＲＩＥ技術によりエッチングする。そ
の際の半導体基板２１のエッチング量は、半導体基板２
１表面より５μｍとする。この工程でディープトレンチ
２５のトレンチが完成される。
【０００９】図４（ｄ）は第４工程で、まず、ディーブ
トレンチ２５の側壁に酸化技術により５０ｎｍのディー
プトレンチ側壁酸化膜２６を形成する。このディープト
レンチ側壁酸化膜２６は、素子分離の為の絶縁膜として
の使用する。
トレンチ２５の側壁に酸化技術により５０ｎｍのディー
プトレンチ側壁酸化膜２６を形成する。このディープト
レンチ側壁酸化膜２６は、素子分離の為の絶縁膜として
の使用する。
【００１０】次にＬＰ−ＣＶＤ技術により２００ｎｍの
側壁ＴＥＯＳ膜２７をディープトレンチ２５側壁に成膜
する。その後、ディープトレンチ２５の埋め込み材料で
あるポリシリコンをＬＰ−ＣＶＤ技術により成膜する。
その際の埋め込みポリシリコン２８の成膜膜厚は、ディ
ープトレンチ２５が完全に埋め込まれる様に１．５μｍ
とする。
側壁ＴＥＯＳ膜２７をディープトレンチ２５側壁に成膜
する。その後、ディープトレンチ２５の埋め込み材料で
あるポリシリコンをＬＰ−ＣＶＤ技術により成膜する。
その際の埋め込みポリシリコン２８の成膜膜厚は、ディ
ープトレンチ２５が完全に埋め込まれる様に１．５μｍ
とする。
【００１１】図４（ｅ）は第５工程で、半導体基板２１
表面にも成膜された埋め込みポリシリコン２８をＣＭＰ
技術により除去して平坦化する。次にＲＩＥ技術によ
り、埋め込みポリシリコン２８を、半導体基板２１の表
面の高さまでエッチングして除去する。
表面にも成膜された埋め込みポリシリコン２８をＣＭＰ
技術により除去して平坦化する。次にＲＩＥ技術によ
り、埋め込みポリシリコン２８を、半導体基板２１の表
面の高さまでエッチングして除去する。
【００１２】図４（ｄ）は第６工程で、シャロートレン
チ２９の形成に入る。アクティブ領域を分離するシャロ
ートレンチ２９形成は、まず、リソグラフィー技術を用
いてパーターニングする。その後、ディープトレンチ２
５形成方法と同様に、マスク材２４及びストッパーＳｉ
Ｎ膜２３、バッファー酸化膜２２をＲＩＥ技術にてエッ
チングしてレジストを除去した後、半導体基板２１をエ
ッチングする。
チ２９の形成に入る。アクティブ領域を分離するシャロ
ートレンチ２９形成は、まず、リソグラフィー技術を用
いてパーターニングする。その後、ディープトレンチ２
５形成方法と同様に、マスク材２４及びストッパーＳｉ
Ｎ膜２３、バッファー酸化膜２２をＲＩＥ技術にてエッ
チングしてレジストを除去した後、半導体基板２１をエ
ッチングする。
【００１３】あらかじめ、ディープトレンチ２５の埋め
込みポリシリコン２８は、半導体基板２１の高さまでエ
ッチングされている為、シャロートレンチ２９のエッチ
ング後には、シャロートレンチ２９の底面とディープト
レンチ２５の埋め込みポリシリコン２８の上面は同一平
面となる。
込みポリシリコン２８は、半導体基板２１の高さまでエ
ッチングされている為、シャロートレンチ２９のエッチ
ング後には、シャロートレンチ２９の底面とディープト
レンチ２５の埋め込みポリシリコン２８の上面は同一平
面となる。
【００１４】また、ディープトレンチ側壁酸化膜２６と
測定ＴＥＯＳ膜２７は、シャロートレンチ２９形成時の
マスク材２４のエッチングと同時にエッチングされ、シ
ャロートレンチ２９底面付近まで下げられる。
測定ＴＥＯＳ膜２７は、シャロートレンチ２９形成時の
マスク材２４のエッチングと同時にエッチングされ、シ
ャロートレンチ２９底面付近まで下げられる。
【００１５】図４（ｇ）は第７工程で、まず、シャロー
トレンチ２９の側壁を保護するために酸化技術により５
０ｎｍのシャロートレンチ側壁酸化３０を行う。その
後、シャロートレンチ２９を埋め込みＴＥＯＳ膜３１を
ＬＰ−ＣＶＤ技術により成膜する。なお、成膜後に発生
する段差は、ＣＭＰ技術によりストッパーＳｉＮ膜２３
の高さでＣＭＰ工程により平坦化される。ＣＭＰ工程が
終了して不要となつたストッパーＳｉＮ２３膜は、熱燐
酸等のウエットエッチング技術により除去する。
トレンチ２９の側壁を保護するために酸化技術により５
０ｎｍのシャロートレンチ側壁酸化３０を行う。その
後、シャロートレンチ２９を埋め込みＴＥＯＳ膜３１を
ＬＰ−ＣＶＤ技術により成膜する。なお、成膜後に発生
する段差は、ＣＭＰ技術によりストッパーＳｉＮ膜２３
の高さでＣＭＰ工程により平坦化される。ＣＭＰ工程が
終了して不要となつたストッパーＳｉＮ２３膜は、熱燐
酸等のウエットエッチング技術により除去する。
【００１６】以上により、所望のシャロートレンチ２９
とディープトレンチ２５によるアイソレーションが形成
される。
とディープトレンチ２５によるアイソレーションが形成
される。
【００１７】
【発明が解決しようとする課題】しかしながら、上述の
シャロートレンチとディープトレンチの形成方法でのト
レンチアイソレーションでは、以下の様な問題点が存在
する。 （１）ディープトレンチアイソレーションでは、トラン
ジスタを動作させた場合、その構造より、電気的に寄生
のキャパシターとして作用し、素子の寄生容量となって
トランジスタの動作スピードに悪影響を及ぼす。 （２）寄生容量を低減するために、ディープトレンチの
幅を広げた場合には、素子の面積が増大して小型化には
不適当である。 （３）埋め込み材料として誘電率の低い酸化膜のみで形
成した場合には、半導体基板との熱膨張係数の違いや、
酸化膜自体の膜ストレスにより、半導体基板に結晶欠陥
が発生することがある。
シャロートレンチとディープトレンチの形成方法でのト
レンチアイソレーションでは、以下の様な問題点が存在
する。 （１）ディープトレンチアイソレーションでは、トラン
ジスタを動作させた場合、その構造より、電気的に寄生
のキャパシターとして作用し、素子の寄生容量となって
トランジスタの動作スピードに悪影響を及ぼす。 （２）寄生容量を低減するために、ディープトレンチの
幅を広げた場合には、素子の面積が増大して小型化には
不適当である。 （３）埋め込み材料として誘電率の低い酸化膜のみで形
成した場合には、半導体基板との熱膨張係数の違いや、
酸化膜自体の膜ストレスにより、半導体基板に結晶欠陥
が発生することがある。
【００１８】本発明はこれらの事情に基づいて成された
もので、ポリシリコンを埋め込み材料として用いるトレ
ンチアイソレーション構造を有する半導体装置で、確実
にアイソレーションがなされて、かつ、半導体素子が小
型で高速処理が可能な半導体装置とその製造方法を提供
することを目的としている。
もので、ポリシリコンを埋め込み材料として用いるトレ
ンチアイソレーション構造を有する半導体装置で、確実
にアイソレーションがなされて、かつ、半導体素子が小
型で高速処理が可能な半導体装置とその製造方法を提供
することを目的としている。
【００１９】
【課題を解決するための手段】本発明によれば、ポリシ
リコンを埋め込み材料として用いてトレンチによってア
イソレーションされている半導体装置において、前記ト
レンチの側壁は少なくとも３層以上の絶縁膜を有するこ
とを特徴とする半導体装置である。
リコンを埋め込み材料として用いてトレンチによってア
イソレーションされている半導体装置において、前記ト
レンチの側壁は少なくとも３層以上の絶縁膜を有するこ
とを特徴とする半導体装置である。
【００２０】本発明によれば、前記トレンチの側壁は、
壁面に対して平行にポリシリコンと絶縁膜の積層構造で
あることを特徴とする半導体装置である。
壁面に対して平行にポリシリコンと絶縁膜の積層構造で
あることを特徴とする半導体装置である。
【００２１】本発明によれば、前記とトレンチは、シャ
ロートレンチとディープトレンチとが連続して形成され
ていることを特徴とする半導体装置である。
ロートレンチとディープトレンチとが連続して形成され
ていることを特徴とする半導体装置である。
【００２２】本発明によれば、前記シャロートレンチと
ディープトレンチは、それぞれの側壁に絶縁膜が形成さ
れていることを特徴とする半導体装置である。
ディープトレンチは、それぞれの側壁に絶縁膜が形成さ
れていることを特徴とする半導体装置である。
【００２３】本発明によれば、ポリシリコンを埋め込み
材料として用いてトレンチによってアイソレーションさ
れている半導体装置の製造方法において、前記埋め込み
ポリシリコンをトレンチアイソレーションの内部で縦方
向に分離し、かつ、分離された前記埋め込みポリシリコ
ンの間に酸化膜を形成することを特徴とする半導体装置
の製造方法である。
材料として用いてトレンチによってアイソレーションさ
れている半導体装置の製造方法において、前記埋め込み
ポリシリコンをトレンチアイソレーションの内部で縦方
向に分離し、かつ、分離された前記埋め込みポリシリコ
ンの間に酸化膜を形成することを特徴とする半導体装置
の製造方法である。
【００２４】本発明によれば、前記トレンチは、ディー
プトレンチを形成後にシャロートレンチを形成すること
を特徴とする半導体装置の製造方法である。
プトレンチを形成後にシャロートレンチを形成すること
を特徴とする半導体装置の製造方法である。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１（ａ）〜（ｇ）は何れも各製
造工程毎の断面図である。
を参照して説明する。図１（ａ）〜（ｇ）は何れも各製
造工程毎の断面図である。
【００２６】なお、この製造工程では素子分離にシャヤ
ロートレンチ及びディープトレンチの組み合わせを用い
たアイソレーションの製造方法によるものである。
ロートレンチ及びディープトレンチの組み合わせを用い
たアイソレーションの製造方法によるものである。
【００２７】図１（ａ）は第１工程で、半導体基板１の
表面上に酸化技術により１５ｎｍのバッファー酸化を行
いバッファー酸化膜２を形成する。次に、このバッファ
ー酸化膜２の上に、２００ｎｍのストッパーＳｉＮ膜３
をＬＰ−ＣＶＤ法により成膜する。
表面上に酸化技術により１５ｎｍのバッファー酸化を行
いバッファー酸化膜２を形成する。次に、このバッファ
ー酸化膜２の上に、２００ｎｍのストッパーＳｉＮ膜３
をＬＰ−ＣＶＤ法により成膜する。
【００２８】成膜されたバッファー酸化膜２は、後工程
において素子形成領域の保護膜として使用する。また、
ストッパーＳｉＮ膜３は、後工程である酸化膜ＣＭＰ工
程のストッパー膜として用いる。
において素子形成領域の保護膜として使用する。また、
ストッパーＳｉＮ膜３は、後工程である酸化膜ＣＭＰ工
程のストッパー膜として用いる。
【００２９】図１（ｂ）は第２工程で、ストッパーＳｉ
Ｎ膜３の上にＣＶＤ技術により形成したＳｉＯ系のマス
ク材４を１５０ｎｍ成膜する。このマスク材４は、ディ
ープトレンチ５のトレンチ形成時にＲＩＥのマスクとし
て使用する。
Ｎ膜３の上にＣＶＤ技術により形成したＳｉＯ系のマス
ク材４を１５０ｎｍ成膜する。このマスク材４は、ディ
ープトレンチ５のトレンチ形成時にＲＩＥのマスクとし
て使用する。
【００３０】図（ｃ）は第３工程で、まず、ディープト
レンチ５の領域を決定する為のパーターニングを、リソ
グラフィ技術を用いて形成する。このディープトレンチ
５の開口幅は１μｍにする。次にパーターニングされた
領域のマスク材４及びストッパー膜ＳｉＮ３とバッファ
ー酸化膜２を、ＲＩＥ技術を用いて半導体基板１までエ
ッチングする。
レンチ５の領域を決定する為のパーターニングを、リソ
グラフィ技術を用いて形成する。このディープトレンチ
５の開口幅は１μｍにする。次にパーターニングされた
領域のマスク材４及びストッパー膜ＳｉＮ３とバッファ
ー酸化膜２を、ＲＩＥ技術を用いて半導体基板１までエ
ッチングする。
【００３１】次にパーターニングで使用したレジストを
除去した後、パーターニングされたマスク材４をマスク
に半導体基板をＲＩＥ技術によりエッチングする。その
際の半導体基板１のエッチング量は、半導体基板１表面
より５μｍとする。この工程でディープトレンチ５のト
レンチが完成される。
除去した後、パーターニングされたマスク材４をマスク
に半導体基板をＲＩＥ技術によりエッチングする。その
際の半導体基板１のエッチング量は、半導体基板１表面
より５μｍとする。この工程でディープトレンチ５のト
レンチが完成される。
【００３２】図１（ｄ）は第４工程で、ディープトレン
チ５の側壁に酸化技術により５０ｎｍのディープトレン
チ側壁酸化膜６を形成する。この酸化膜６は、素子分離
の為の絶縁膜としての使用する。さらにＬＰ−ＣＶＤ技
術により２００ｎｍの側壁ＴＥＯＳ膜７をディープトレ
ンチ５側壁に成膜する。
チ５の側壁に酸化技術により５０ｎｍのディープトレン
チ側壁酸化膜６を形成する。この酸化膜６は、素子分離
の為の絶縁膜としての使用する。さらにＬＰ−ＣＶＤ技
術により２００ｎｍの側壁ＴＥＯＳ膜７をディープトレ
ンチ５側壁に成膜する。
【００３３】その後、ディープトレンチ５の埋め込み材
料であるポリシリコンをＬＰ−ＣＶＤ技術により成膜す
る。その際の埋め込みポリシリコン８の成膜膜厚は、デ
ィープトレンチ５内に１００ｎｍの隙間が残る様に４０
０ｎｍとする。
料であるポリシリコンをＬＰ−ＣＶＤ技術により成膜す
る。その際の埋め込みポリシリコン８の成膜膜厚は、デ
ィープトレンチ５内に１００ｎｍの隙間が残る様に４０
０ｎｍとする。
【００３４】図１（ｅ）は第５工程で、半導体基板１表
面にも成膜された埋め込みポリシリコン８をＣＭＰ技術
により除去して平坦化する。次にＲＩＥ技術により埋め
込みトレンチ８を半導体基板１の表面の高さまでエッチ
ングを行って除去する。このエッチング量は、マスク材
４が１５０ｎｍ、ストッパーＳｉＮ膜３が２００ｎｍで
あるために３５０ｎｍとする。その際、ディープトレン
チ５の底の埋め込みポリシリコン８も同時にエッチング
されてディープトレンチ５の底に５０ｎｍのポリシリコ
ンが残る。
面にも成膜された埋め込みポリシリコン８をＣＭＰ技術
により除去して平坦化する。次にＲＩＥ技術により埋め
込みトレンチ８を半導体基板１の表面の高さまでエッチ
ングを行って除去する。このエッチング量は、マスク材
４が１５０ｎｍ、ストッパーＳｉＮ膜３が２００ｎｍで
あるために３５０ｎｍとする。その際、ディープトレン
チ５の底の埋め込みポリシリコン８も同時にエッチング
されてディープトレンチ５の底に５０ｎｍのポリシリコ
ンが残る。
【００３５】図１（ｆ）は第６工程で、シャロートレン
チ９の形成を行う。まず、アクティブ領域を分離するシ
ャロートレンチ９形成はリソグラフィー技術を用いてパ
ーターニングする。その後、ディープトレンチ５の形成
方法と同様に、マスク材４及びストッパーＳｉＮ膜３、
バッファー酸化膜２をＲＩＥ技術にてエッチングし、レ
ジストを除去した後に半導体基板１をエッチングする。
あらかじめ、ディープトレンチ５の埋め込みポリシリコ
ン８は、半導体基板１の高さまでエッチングされていた
ためにシャロートレンチ９のエッチング後には、シャロ
ートレンチ９の底面とディープトレンチ５の埋め込みポ
リシリコン８の上面は同一面となる。
チ９の形成を行う。まず、アクティブ領域を分離するシ
ャロートレンチ９形成はリソグラフィー技術を用いてパ
ーターニングする。その後、ディープトレンチ５の形成
方法と同様に、マスク材４及びストッパーＳｉＮ膜３、
バッファー酸化膜２をＲＩＥ技術にてエッチングし、レ
ジストを除去した後に半導体基板１をエッチングする。
あらかじめ、ディープトレンチ５の埋め込みポリシリコ
ン８は、半導体基板１の高さまでエッチングされていた
ためにシャロートレンチ９のエッチング後には、シャロ
ートレンチ９の底面とディープトレンチ５の埋め込みポ
リシリコン８の上面は同一面となる。
【００３６】また、ディーブトレンチ側壁酸化膜６及び
側壁ＴＥＯＳ膜７は、シャロートレンチ９の形成時のマ
スク材４のエッチングと同時にエッチングされ、シヤロ
ートレンチ９の底面付近まで下げられる。
側壁ＴＥＯＳ膜７は、シャロートレンチ９の形成時のマ
スク材４のエッチングと同時にエッチングされ、シヤロ
ートレンチ９の底面付近まで下げられる。
【００３７】また、ディープトレンチ５の底の埋め込み
ポリシリコン８は、シャロートレンチ９のエッチング時
に完全に除去され、ディープトレンチ５は、完全に分離
される。
ポリシリコン８は、シャロートレンチ９のエッチング時
に完全に除去され、ディープトレンチ５は、完全に分離
される。
【００３８】図１（ｇ）は第７工程で、シャロートレン
チ９の側壁を保護するために酸化技術により５０ｎｍの
シャロートレンチ側壁酸化膜１０を形成する。その際、
同時にディープトレンチ５の内部の埋め込みポリシリコ
ン８の隙間も酸化される。しかし、この時点では、未だ
完全に酸化膜で埋まっていない。
チ９の側壁を保護するために酸化技術により５０ｎｍの
シャロートレンチ側壁酸化膜１０を形成する。その際、
同時にディープトレンチ５の内部の埋め込みポリシリコ
ン８の隙間も酸化される。しかし、この時点では、未だ
完全に酸化膜で埋まっていない。
【００３９】その後、シャロートレンチ９の埋め込みＴ
ＥＯＳ膜１１をＬＰ−ＣＶＤ技術により成膜する。この
工程により、ディープトレンチ５埋め込み部に僅かに残
った隙間を埋め込みＴＥＯＳ膜１１で埋め込んでしま
う。
ＥＯＳ膜１１をＬＰ−ＣＶＤ技術により成膜する。この
工程により、ディープトレンチ５埋め込み部に僅かに残
った隙間を埋め込みＴＥＯＳ膜１１で埋め込んでしま
う。
【００４０】なお、成膜後に発生する段差は、ＣＭＰ技
術によりストッパーＳｉＮ膜３の高さで平坦化する。Ｃ
ＭＰ工程が終了し、不要となったストッパーＳｉＮ膜３
は，熱燐酸等のウエットエッチング技術により除去す
る。
術によりストッパーＳｉＮ膜３の高さで平坦化する。Ｃ
ＭＰ工程が終了し、不要となったストッパーＳｉＮ膜３
は，熱燐酸等のウエットエッチング技術により除去す
る。
【００４１】以上の各工程により本発明のトレンチアイ
ソレーションが完成する。これらのトレンチアイソレー
ション形成部における寄生容量について、従来の技術に
よるものと比較すると以下のようになる。
ソレーションが完成する。これらのトレンチアイソレー
ション形成部における寄生容量について、従来の技術に
よるものと比較すると以下のようになる。
【００４２】すなわち、図２（ａ）は、従来技術のトレ
ンチアィソレーション部における寄生容量モデルの説明
図であり、図２（ｂ）は、本発明のトレンチアィソレー
ション部における寄生容量モデルの説明図である。各寄
生容量は以下のように計算することができる。
ンチアィソレーション部における寄生容量モデルの説明
図であり、図２（ｂ）は、本発明のトレンチアィソレー
ション部における寄生容量モデルの説明図である。各寄
生容量は以下のように計算することができる。
【００４３】これらの場合、膜の寄生容量は以下の式で
表すことができる。
表すことができる。
【００４４】Ｃ＝ε×ε０×１／Ｔ ただし、Ｃは膜の単位容量、εは誘電率、ε０は真空の
誘電率、Ｔは膜厚である。
誘電率、Ｔは膜厚である。
【００４５】トレンチアイソレーションは、平行平板コ
ンデンサと考えられるため、トータル容量Ｃは以下の式
で表すことができる。
ンデンサと考えられるため、トータル容量Ｃは以下の式
で表すことができる。
【００４６】１／Ｃ＝１／Ｃ１＋１／Ｃ２＋１／Ｃ３＋
１／Ｃ４＋１／Ｃ５……１／Ｃｎ ここで、膜の誘電率を酸化膜３．６、ポリシリコン１
１．７とした場合、従来技術による３層構造の場合は、
Ｃ＝１／（１／Ｃ１＋１／Ｃ２＋１／Ｃ３）＝０．１２
５[ｆＦ／μｍ２]であり、本発明による５層構造の場合
は、Ｃ＝１／（１／Ｃ１＋１／Ｃ２＋１／Ｃ３＋１／Ｃ
４＋１／Ｃ５）＝０．０９９[ｆＦ／μｍ２]である。
１／Ｃ４＋１／Ｃ５……１／Ｃｎ ここで、膜の誘電率を酸化膜３．６、ポリシリコン１
１．７とした場合、従来技術による３層構造の場合は、
Ｃ＝１／（１／Ｃ１＋１／Ｃ２＋１／Ｃ３）＝０．１２
５[ｆＦ／μｍ２]であり、本発明による５層構造の場合
は、Ｃ＝１／（１／Ｃ１＋１／Ｃ２＋１／Ｃ３＋１／Ｃ
４＋１／Ｃ５）＝０．０９９[ｆＦ／μｍ２]である。
【００４７】従って、従来のトレンチは側壁面に対して
平行に絶縁膜とポリシリコンの誘電体の３層構造である
のに対して、本発明のトレンチは、トレンチ側壁面に対
して平行に絶縁膜とポリシリコンの誘電体との５層構造
が形成され、また、トレンチアイソレーション自体が、
平行平板コンデンサと考える事が出来るためにトータル
の寄生容量が滅少する。
平行に絶縁膜とポリシリコンの誘電体の３層構造である
のに対して、本発明のトレンチは、トレンチ側壁面に対
して平行に絶縁膜とポリシリコンの誘電体との５層構造
が形成され、また、トレンチアイソレーション自体が、
平行平板コンデンサと考える事が出来るためにトータル
の寄生容量が滅少する。
【００４８】図３は、従来技術と本発明のトレンチアイ
ソレーションを使用した場合の単位面積当たり寄生容量
値の比較図である。本発明のトレンチアイソレーション
が従来技術によるトレンチアイソレーションに比較し
て、単位寄生容量が減少している。
ソレーションを使用した場合の単位面積当たり寄生容量
値の比較図である。本発明のトレンチアイソレーション
が従来技術によるトレンチアイソレーションに比較し
て、単位寄生容量が減少している。
【００４９】従って、本発明によれば、特にトレンチ寸
法の変更やディープトレンチの埋め込み材の変更を行な
わないでも、寄生容量の低減が可能である。
法の変更やディープトレンチの埋め込み材の変更を行な
わないでも、寄生容量の低減が可能である。
【００５０】また、本発明のトレンチアイソレーション
を高周波向けバイポーラトランジスタに適用すれば、寄
生のキャパシタの容量値が低減し、ＮＰＮトランジスタ
の動作スピードが向上して回路の低消費電力化が図れ
る。
を高周波向けバイポーラトランジスタに適用すれば、寄
生のキャパシタの容量値が低減し、ＮＰＮトランジスタ
の動作スピードが向上して回路の低消費電力化が図れ
る。
【００５１】
【発明の効果】本発明によれば、トレンチアイソレーシ
ョン構造で発生する寄生のキャパーシタ容量を低減する
ことが可能となる。
ョン構造で発生する寄生のキャパーシタ容量を低減する
ことが可能となる。
【００５２】また、本発明のトレンチアイソレーション
を高周波向けバイポーラトランジスタに適用すれば、寄
生のキャパシタの容量値が低減し、ＮＰＮトランジスタ
の動作スピードが向上して回路の低消費電力化が図れ
る。
を高周波向けバイポーラトランジスタに適用すれば、寄
生のキャパシタの容量値が低減し、ＮＰＮトランジスタ
の動作スピードが向上して回路の低消費電力化が図れ
る。
【図１】（ａ）〜（ｇ）は本発明の実施の形態を示す製
造工程毎の断面図。
造工程毎の断面図。
【図２】（ａ）は、従来技術のトレンチアィソレーショ
ン形成部における寄生容量モデルの説明図。（ｂ）は、
本発明のトレンチアィソレーション形成部における寄生
容量モデルの説明図。
ン形成部における寄生容量モデルの説明図。（ｂ）は、
本発明のトレンチアィソレーション形成部における寄生
容量モデルの説明図。
【図３】従来技術と本発明のトレンチアイソレーション
を使用した場合の単位面積当たり寄生容量値の比較図。
を使用した場合の単位面積当たり寄生容量値の比較図。
【図４】（ａ）〜（ｇ）は従来の実施の形態を示す製造
工程毎の断面図。
工程毎の断面図。
１、２１…半導体基板、２、２１…バッファー酸化膜、
３、２３…ストッパー酸化膜、４、２４…マスク材、
５、２５…ディープトレンチ、６、２６…ディープトレ
ンチ側壁酸化膜、７、２７…側壁ＴＥＯＳ、８、２８…
埋め込みポリシリコン、９、２９…シャロートレンチ、
１０、３０…シャロートレンチ側壁酸化膜、１１、３１
…埋め込みＴＥＯＳ
３、２３…ストッパー酸化膜、４、２４…マスク材、
５、２５…ディープトレンチ、６、２６…ディープトレ
ンチ側壁酸化膜、７、２７…側壁ＴＥＯＳ、８、２８…
埋め込みポリシリコン、９、２９…シャロートレンチ、
１０、３０…シャロートレンチ側壁酸化膜、１１、３１
…埋め込みＴＥＯＳ
Claims (6)
- 【請求項１】 ポリシリコンを埋め込み材料として用い
てトレンチによってアイソレーションされている半導体
装置において、前記トレンチの側壁は少なくとも３層以
上の絶縁膜を有することを特徴とする半導体装置。 - 【請求項２】 前記トレンチの側壁は、壁面に対して平
行にポリシリコンと絶縁膜の積層構造であることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記とトレンチは、シャロートレンチと
ディープトレンチとが連続して形成されていることを特
徴とする請求項１記載の半導体装置。 - 【請求項４】 前記シャロートレンチとディープトレン
チとは、それぞれ側壁に絶縁膜が形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項５】 ポリシリコンを埋め込み材料として用い
てトレンチによってアイソレーションされている半導体
装置の製造方法において、前記埋め込みポリシリコンを
トレンチアイソレーションの内部で縦方向に分離し、か
つ、分離された前記埋め込みポリシリコンの間に酸化膜
を形成することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記トレンチは、ディープトレンチを形
成後にシャロートレンチを形成することを特徴とする請
求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067372A JP2000269317A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067372A JP2000269317A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269317A true JP2000269317A (ja) | 2000-09-29 |
Family
ID=13343129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11067372A Pending JP2000269317A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269317A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005259775A (ja) * | 2004-03-09 | 2005-09-22 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2010219540A (ja) * | 2002-07-22 | 2010-09-30 | Infineon Technologies Ag | トレンチ絶縁部を有する半導体素子およびその製造方法 |
| US10062581B2 (en) | 2015-07-09 | 2018-08-28 | Samsung Electronics Co., Ltd. | Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same |
| US10083857B2 (en) | 2016-03-29 | 2018-09-25 | Renesas Electronics Corporation | Method for manufacturing semiconductor device with trench isolation structure having plural oxide films |
| CN110223959A (zh) * | 2019-07-02 | 2019-09-10 | 上海格瑞宝电子有限公司 | 深浅沟槽的金属氧化物半导体场效应晶体管及其制备方法 |
-
1999
- 1999-03-12 JP JP11067372A patent/JP2000269317A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010219540A (ja) * | 2002-07-22 | 2010-09-30 | Infineon Technologies Ag | トレンチ絶縁部を有する半導体素子およびその製造方法 |
| US8552524B2 (en) | 2002-07-22 | 2013-10-08 | Infineon Technologies Ag | Semiconductor component with trench insulation and corresponding production method |
| US8691660B2 (en) | 2002-07-22 | 2014-04-08 | Infineon Technologies Ag | Semiconductor component with trench isolation and corresponding production method |
| JP2005259775A (ja) * | 2004-03-09 | 2005-09-22 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP4657614B2 (ja) * | 2004-03-09 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| US10062581B2 (en) | 2015-07-09 | 2018-08-28 | Samsung Electronics Co., Ltd. | Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same |
| US10083857B2 (en) | 2016-03-29 | 2018-09-25 | Renesas Electronics Corporation | Method for manufacturing semiconductor device with trench isolation structure having plural oxide films |
| CN110223959A (zh) * | 2019-07-02 | 2019-09-10 | 上海格瑞宝电子有限公司 | 深浅沟槽的金属氧化物半导体场效应晶体管及其制备方法 |
| CN110223959B (zh) * | 2019-07-02 | 2024-01-23 | 上海格瑞宝电子有限公司 | 深浅沟槽的金属氧化物半导体场效应晶体管及其制备方法 |
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