KR100572211B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 자세하게는 소자분리막 형성시 산화막이 리세스(recess)된 부분에 산화막을 재증착하여 소자분리막 측벽이 국부적으로 얇아지는 것을 방지하는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
본 발명의 상기 목적은 반도체 소자의 소자분리막 형성방법에 있어서, 반도체 기판의 상부에 산화막과 질화막을 형성하고 패터닝하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 라이너 산화막을 형성하고 절연막을 갭필하는 단계; 상기 절연막을 평탄화하고 상기 질화막을 제거하는 단계; 및 상기 절연막을 평탄화하고 질화막을 제거하는 동안 리세스된 절연막의 양측에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법에 의해 달성된다.
따라서, 본 발명의 반도체 소자의 소자분리막 형성방법은 소자분리막 형성시 산화막이 리세스된 부분에 산화막을 재 증착하여 소자분리막 측벽이 국부적으로 얇아지는 것을 방지하여 누설전류의 발생을 억제하고 험프현상을 제거하여 안정적인 소자의 특성을 확보할 수 있는 효과가 있다.
STI, recess, hump, spacer
Description
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 소자분리막 형성방법을 나타낸 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 나타낸 공정단면도.
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 자세하게는 소자분리막 형성시 산화막이 리세스(recess)된 부분에 산화막을 재증착하여 소자분리막 측벽이 국부적으로 얇아지는 것을 방지하는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 장치에서는 통상적으로 반도체 기판 상부에 형성된 트랜지스터, 다이오드 및 저항 등의 여러 가지 소자영역들을 전기적으로 분리하기 위해 소자분리막 을 형성한다. 이러한 소자분리막 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 제조 공정에서의 공정 마진을 좌우하게 된다.
이러한 소자분리를 형성하기 위한 방법으로는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 'LOCOS'라 한다)이 가장 많이 사용되고 있다. 상기 LOCOS 소자분리는 반도체 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계 및 반도체 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, 상기 LOCOS 소자분리에 의하면, 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 '협채널 효과(narrow channel effect)'가 유발되어 트랜지스터의 전기적 특성을 악화시킨다.
따라서 상기 LOCOS 소자분리방법의 단점을 보완시킨 또 다른 소자분리막 제조 방법으로서, 질화막 하부에 산화 완충막(oxidation buffer layer)으로서 기능하는 폴리실리콘을 형성하는 변형된 LOCOS 소자분리법인 PBL(Polysilicon Buffered LOCOS)공정 또는 PSL(Poly Spacer LOCOS)공정을 도입하였다. 상기한 PBL 공정이나 PSL 공정에서는 LOCOS 소자분리방법에 의해 형성된 소자분리막에 비해 버즈 비크의 발생은 다소 감소되는 이점은 얻을 수 있으나, 반도체 기판과의 단차가 심해져 후 속의 공정에서 불량을 유발시키는 단점이 있다.
그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 반도체 기판 자체에 얕은 트렌치를 형성한 뒤, 절연물을 매립하는 얕은 트렌치 소자분리(Shallow Trench Isolation:이하 'STI'라 함) 방법이 가장 이상적인 소자분리막 제조 방법으로서 이용되고 있다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 장치의 소자격리영역의 형성방법을 도시하는 공정도이다.
도 1a에서와 같이, 반도체 기판(10)상에 버퍼산화막(12), 패드질화막(14)을 형성한후 포토공정으로 반도체 기판(10)의 소정영역에 트렌치(T1)를 형성한다.
다음, 도 1b에서와 같이, 트렌치(T1) 내부를 열산화하여 산화막(16)을 형성한다. 산화막(16)을 포함한 트렌치(T1) 내부를 채우도록 반도체 기판(10) 전면에 옥사이드를 증착하여 한후 화학적 기계적 연마(chemical mechanical polishing)을 진행하여 평탄화한 후 패드질화막(14), 버퍼산화막(12)을 순차적으로 제거하여 소자격리영역(18)을 형성한다.
그러나 STI공정은 기존의 LOCOS 공정보다는 공정에 어려움이 있으며 특히 활성영역과 소자격리영역의 경계부분에서의 모서리 라운딩과 후속 세정공정에 의한 옥사이드의 손실로 인해 소자의 특성을 열화시키는 문제점이 대두되고 있다.
현재 적용되는 STI 공정은 반도체 기판을 건식식각하여 트렌치를 형성한 후 건식식각으로 인한 손상(Damage)을 큐어링(Curing)한 후, 계면 특성 및 활성영역과 소자격리영역의 모서리 라운딩 특성을 향상시키기 위해 트렌치 내부를 열산화하여 산화막을 형성하는 공정을 진행한다. 이후 산화막이 형성된 트렌치를 메우도록 반도체 기판 전면에 옥사이드를 두껍게 증착하고 화학적 기계적 연마(Chemical mechanical polishing; CMP)를 진행하여 반도체 기판을 평탄화한다. 그러나 이 경우 트렌치 내부에 형성된 산화막으로는 모서리 라운딩 효과를 볼 수 없으며 후속 세정공정으로 인한 활성영역과 소자격리영역의 경계간의 옥사이드의 손실이 심해 모-트(moat)가 형성된다. 이러한 모-트는 반도체소자의 험프 및 누설전류를 발생하여 소자의 불량을 발생시켜 소자의 신뢰도를 저하시키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 소자분리막 형성시 산화막이 리세스된 부분에 산화막을 재증착하여 소자분리막 측벽이 국부적으로 얇아지는 것을 방지하여 누설전류의 발생을 억제하고 험프(hump)현상을 제거하여 안정적인 소자의 특성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자의 소자분리막 형성방법에 있어서, 반도체 기판의 상부에 산화막과 질화막을 형성하고 패터닝하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 라이너 산화막을 형성하고 절연막을 갭필하는 단계; 상 기 절연막을 평탄화하고 상기 질화막을 제거하는 단계; 및 상기 절연막을 평탄화하고 질화막을 제거하는 동안 리세스된 절연막의 양측에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 나타낸 공정단면도이다.
먼저, 도 2a는 반도체 기판의(21) 상부에 패드 산화막(22)과 질화막(23)을 형성한 도면이다. 반도체 기판 상부에 50 내지 200Å의 두께로 패드 산화막을 형성하고 상기 패드 산화막의 상부에 1000 내지 3000Å의 두께로 질화막을 순차적으로 형성한다.
다음, 도 2b에 도시한 바와 같이, 트렌치(24)를 형성한다. 상기 질화막의 상부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 반도체 소자가 형성될 액티브 영역(active region)과 반도체 소자 분리 영역이 형성될 필드 영역(field region)을 구분하기 위하여 상기 질화막과 패드 산화막을 식각하여 모트 패턴을 형성한 후, 상기 모트 패턴을 마스크로 드러난 기판을 식각하고 상기 포토레지스트를 제거하여 반도체 기판에 트렌치를 형성한다.
다음, 도 2c에 도시한 바와 같이, 트렌치에 절연막(26)을 채운다. 트렌치가 형성된 기판을 열산화하여 트렌치의 내벽에 라이너 산화막(25)을 형성한다. 상기 라이너 산화막은 트렌치 형성시 식각에 의한 손상을 보상함과 동시에 후속 공정에서 증착되는 물질에 대한 글루(glue)층 역할을 한다. 이어 상기 기판의 상부에 절연막을 증착하여 트렌치를 채움으로써 액티브 영역과 필드 영역 간의 소자 분리를 완성한다. 상기 절연막은 상압 화학 기상 증착(APCVD ; atmospheric pressure chemical vapor deposition) 방식으로 760Torr 공정 압력하에서 유기금속(organometallic) 액체 소스 화학 물질인 TEOS(tetraethylorthosilicate)와 오존(O3)의 열 화학 기상 증착에 의한 산화막이 바람직하다.
다음, 도 2d에 도시한 바와 같이, 상기 절연막을 평탄화하고, 상기 질화막을 제거한다. 상기 절연막을 상기 질화막을 식각정지점으로 하여 상기 질화막이 드러날 때까지 CMP 공정을 이용하여 평탄화한다. 이어 상기 질화막을 인산을 이용한 습식식각으로 제거한다. 이 때 상기 절연막의 양측이 리세스(30)되는 현상이 발생한다. 이러한 리세스 현상에 의하여 게이트의 파괴전압(gate breakdown voltage)의 약화, 누설 전류의 발생 및 험프(hump) 현상 등이 발생한다. 이러한 현상은 소자의 특성을 약화시키는 원인이되고 있다. 따라서 본 발명에서는 상기 절연막의 측벽에 스페이서(27)를 형성하여 상기 현상들을 방지하였다.
다음, 도 2e에 도시한 바와 같이, 상기 절연막의 측벽에 스페이서(27)를 형성한다. 리세스 현상이 일어난 기판의 전면에 스페이서를 형성하기 위한 절연막을 증착하고 상기 절연막을 식각하여 절연막의 측벽에 스페이서를 형성한다. 상기 스페이서는 상기 절연막과 동일한 산화막을 사용하는 것이 바람직하고, 상기 스페이서의 식각은 블랭킷 식각(blank etch)으로 진행하는 것이 바람직하다.
이어 상기 스페이서가 형성된 기판에 문턱전압 조절을 위한 이온주입 공정, 게이트 산화막 형성, 게이트 형성 등의 후속 공정으로 반도체 소자를 제조한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 소자분리막 형성방법은 소자분리막 형성시 산화막이 리세스된 부분에 산화막을 재증착하여 소자분리막 측벽이 국부적으로 얇아지는 것을 방지하여 누설전류의 발생을 억제하고 험프현상을 제거하여 안정적인 소자의 특성을 확보할 수 있는 효과가 있다.
Claims (5)
- 반도체 소자의 소자분리막 형성방법에 있어서,반도체 기판의 상부에 산화막과 질화막을 형성하고 패터닝하여 트렌치를 형성하는 단계;상기 트렌치의 내벽에 라이너 산화막을 형성하고 절연막을 갭필하는 단계;상기 절연막을 평탄화하고 상기 질화막을 제거하는 단계; 및상기 절연막을 평탄화하고 질화막을 제거하는 동안 리세스된 절연막의 양측에 상기 절연막과 같은 물질로 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 삭제
- 제 1항에 있어서,상기 스페이서는 산화막임을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 질화막은 인산을 이용한 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서,상기 스페이서는 블랭킷 식각으로 형성함을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120319 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |