JP2001274394A - 垂直に分離されたソース／ドレインを備えるデバイスおよびそのデバイスを製造する方法 - Google Patents

垂直に分離されたソース／ドレインを備えるデバイスおよびそのデバイスを製造する方法

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JP2001274394A JP2001048699A JP2001048699A JP2001274394A JP 2001274394 A JP2001274394 A JP 2001274394A JP 2001048699 A JP2001048699 A JP 2001048699A JP 2001048699 A JP2001048699 A JP 2001048699A JP 2001274394 A JP2001274394 A JP 2001274394A
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Abstract

(57)【要約】 【課題】 短チャンネル効果を軽減するため浅い接合深
さを有する電界効果トランジスタ（ＦＥＴ）におけるイ
オン注入散在およびドーパント拡散を制御する方法およ
びその方法を使用して製作されるデバイスを提供するこ
と。 【解決手段】 この方法はポリシリコン層３０６の一部
をエッチングして、ゲート誘電体３０４の一部分を露出
させるステップと、ポリシリコン層の残りの部分の上に
第１の酸化物４００を形成するステップと、誘電体層の
一部分をエッチングして、ｉ）分離領域３０２を露出さ
せ、ｉｉ）基板内にトレンチ５００を形成するステップ
と、トレンチ上に第２の酸化物層６００を形成するステ
ップと、第２の酸化物層の一部分の上に第１の酸化物層
に隣接してスペーサ７００を配設するステップと、第２
の酸化物の露出部分を除去して、トレンチの表面８００
を露出させるステップと、スペーサ７００を除去するス
テップと、第２の酸化物層とトレンチの露出表面の上に
半導体１０００を配設するステップを含んでいる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体デバイ
スに関し、詳細には短チャネル効果を低減するために浅
い接合深さを有する電界効果トランジスタ（ＦＥＴ）に
おけるイオン注入散在（straggle）およびドーパント拡
散を制御する方法およびその方法を使用して製作される
デバイスに関する。
【０００２】
【従来の技術】半導体デバイスが小さくなり、共通基板
上により稠密にパックされるようになってくるにつれ
て、接合部分離領域に関連した寄生漏れ電流および寄生
キャパシタンスがデバイスおよび回路のパフォーマンス
に与える悪影響がますます増大してくる。したがって、
誘電分離されたデバイスがますます必要になる。
【０００３】従来技術においては、誘電分離された（Ｄ
ＩＣ）デバイスは、まず単結晶半導体基板の上部表面に
溝の網型パターンをエッチングして、溝の間に単結晶材
料のアイランドを残し、溝と露出したアイランドを誘電
層で被覆し、誘電層を厚い多結晶層で覆い、次いで、単
結晶基板を削って、単結晶材料のアイランドを露出させ
る。これによって、多結晶マトリックスに埋め込まれた
各単結晶アイランドを誘電領域が取り囲む構造が得られ
た。その後に、個々の単結晶半導体アイランド内に個々
のデバイスを製造することができた。この構成は低密度
の集積回路、特に放射線で硬化された（radiation hard
ened）集積回路の構築には満足できるものであったが、
高密度大規模集積回路に十分適しているわけではない。
【０００４】最近、単結晶の基板を取り、注入酸素の分
布のピークを基板表面より十分下に置くのに十分なエネ
ルギーで極めて高用量の酸素をブランケット注入するこ
とにより誘電分離された回路が作成されている。注入酸
素は薄い埋め込み誘電層を形成する。表面層と注入され
た誘電層の間の単結晶半導体領域における構造的損傷を
できるだけアニールするために、注入された基板が加熱
される。
【０００５】この手法によってより高密度の回路が製造
できるようになるが、幾つかの重大な欠点がある。たと
えば、埋め込み分離層を形成するのに必要な極めて高い
注入用量によって、上にある単結晶領域にかなりの結晶
損傷がもたらされる。アニールの後でも、転位密度は極
めて高い。これらの転位はデバイスと回路のパフォーマ
ンスを劣化させる望ましくない寄生漏れ電流を生じる。
さらに、ＭОＳデバイスを埋め込み誘電領域の上の単結
晶層に製作する際に、個々のデバイスに対するバックゲ
ート・バイアス接点を提供するのが極めて難しい。従来
技術の埋め込み誘電領域がゲート領域およびチャネル領
域の下、ならびに接点の下を延びているからである。こ
のため、本体効果を使用して、デバイスのパフォーマン
スを変化させるのが困難または不可能になる。
【０００６】図１（Ａ）は、典型的なソース／ドレイン
・ドーパント濃度とＦＥＴデバイスに対するシリコン・
プロフィルの深さの関係を示すグラフである。従来のデ
バイスでは、接合部１０４は、曲線の傾斜部分の、ソー
ス／ドレイン・ドーパント１００がバックグラウンド・
ドーピング１０２と交差する点で生じる。図１（Ａ）は
結果として生じるドーパント濃度と深さの関係を示す。
【０００７】図１（Ｂ）に示すように、本発明によれ
ば、酸化物バリア１０８はドーパントが深くまで拡散し
すぎるのを防止する。これによって、ソース／ドレイン
・ドーパント１００がバックグラウンド・ドーピング１
０２と交差する点で極めて鋭い接合部１０６ができる。
図１（Ｂ）は本発明による結果として生じるドーパント
濃度と深さ１２０の関係を示す。
【０００８】図２は、従来のＦＥＴおよび本発明のＦＥ
Ｔの両方についてデバイス閾値電圧（Ｖｔ）を有効チャ
ネル長さ（Ｌｅｆｆ）に対してプロットしたグラフであ
る。図２において、２００は理想的な条件におけるＶｔ
プロフィルとＬｅｆｆの関係、２０２は従来のＦＥＴに
ついてのＶｔプロフィルとＬｅｆｆの関係、２０４は本
発明によるＦＥＴについてのＶｔプロフィルとＬｅｆｆ
の関係を示す。図２から明らかなように、曲線２０４の
Ｖｔは短いチャネル（Ｌｅｆｆ）の場合ほど迅速には下
がらない。
【０００９】バーカー（Varker）他に発行された米国特
許第４６８３６３７号とバーグ（Baerg）他に発行され
た米国特許第４７００４５４号は埋め込み酸化物層を含
む構造の製作を例示している。米国特許第４６８３６３
７号は埋め込み酸化物層と、ＦＥＴデバイスを分離する
ための浅いトレンチ分離構造とを備えた構造を教示して
いる。米国特許第４７００４５４号は埋め込み酸化物層
と厚い熱成長酸化物とを備えたＦＥＴデバイス用の構造
を教示している。米国特許第４６８３６３７号および第
４７００４５４号はともに、ＦＥＴゲート・スタック構
造の形成後、深い酸化物注入を行い、続いてアニールを
行って、埋め込み酸化物層を形成する方法を記載してい
る。深い注入は基板の表面に重ねたフィルム（特に、ゲ
ート酸化物の作成による酸化物）を通して行われる。
【００１０】米国特許第４６８３６３７号および第４７
００４５４号においては、酸化物注入はデバイス・シリ
コンを通して行われ、したがって、注入エネルギーは高
くなければならない。さらに、注入はデバイス・シリコ
ンの表面にあるフィルム（残留ゲート酸化物フィルム）
を通して行われる。米国特許第４６８３６３７号および
第４７００４５４号ではデバイス・シリコン深くまでの
酸素の高エネルギー注入を必要とするので、デバイス・
シリコン内に注入に関連した多数の欠陥ができる。
【００１１】さらに、米国特許第４６８３６３７号およ
び第４７００４５４号では、ＦＥＴゲートおよびフィー
ルド酸化物に整合し、ＦＥＴゲートの幅とフィールド酸
化物の位置によって画定される埋め込み酸化物領域を作
成する。したがって、米国特許第４６８３６３７号およ
び第４７００４５４号では、ゲートおよびフィールド酸
化物によって画定される以外の厚さを有する埋め込み酸
化物は形成できない。言い換えると、これらフィーチャ
間のスペースよりも小さい酸化物を有する構造を作成す
ることはできない。ゲートの近くに置かれる軽くドープ
されたドレインや延長した浅い注入部の突出部の下に酸
化物を配置することができなくなるので、これは欠点で
ある。
【００１２】したがって、誘電分離されたデバイスを製
作する改善された手段および方法が引き続き必要とされ
ている。したがって、本発明の目的は、誘電分離領域が
デバイスの端子または接点部分の下に延びているが、ア
クティブ領域の下には延びていない、誘電分離されたデ
バイスを製作する改善された手段および方法を提供する
ことである。
【００１３】
【発明が解決しようとする課題】従来の半導体デバイス
の上記欠点を解決するために、本発明は、短チャネル効
果を低減するために浅い接合深さを有する電界効果トラ
ンジスタ（ＦＥＴ）におけるイオン注入散在およびドー
パント拡散を制御する方法およびその方法を使用して製
作されたデバイスに関する。
【００１４】
【課題を解決するための手段】この方法は、半導体基板
内の分離領域と、半導体基板の表面および分離領域の上
に形成された誘電体と、誘電体の上に形成されたポリシ
リコン層と、ポリシリコン層の上に形成された酸化物層
とを有する半導体基板を提供するステップと、ポリシリ
コン層の一部分をエッチングして、ゲート誘電体の一部
分を露出させるステップと、ポリシリコン層の残りの部
分の上に第１酸化物を形成するステップと、誘電体層の
一部分をエッチして、ｉ）分離領域を露出させ、ｉｉ）
シリコン基板内にトレンチを形成するステップと、トレ
ンチ上に第２酸化物層を形成するステップと、第２酸化
物の一部分の上に第１酸化物層に隣接してスペーサを配
設するステップと、第２酸化物の露出部分を除去して、
トレンチの表面を露出させるステップと、スペーサを除
去するステップと、第２酸化物層およびトレンチの露出
表面の上に半導体を配設するステップを含む。
【００１５】本発明はさらに、デバイスのソース／ドレ
イン領域の下に埋め込まれた酸化物バリアを有する半導
体デバイスに関する。
【００１６】本発明は、ソース／ドレイン領域の下に埋
め込まれた２つの酸化物バリアを有する半導体デバイス
にも関する。
【００１７】
【発明の実施の形態】本発明について添付図面を参照し
て説明する。通常の慣行に従い、図面の各種フィーチャ
が同一縮尺で示されてはいないことを強調しておく。逆
に、各種フィーチャの寸法は見やすいように任意に拡大
または縮小してある。
【００１８】従来技術とは対照的に、本発明の方法およ
び構造によれば、シリコン・エッチングが実施され、低
エネルギー表面注入が行われ、続いて選択エピタキシャ
ル成長によってデバイス・シリコンが作成される。した
がって、デバイス内で注入欠陥が最小限に抑えられる。
【００１９】さらに本発明は、付着されたスペーサ・フ
ィルムを使用して、画定された幅がＦＥＴゲートとフィ
ールド酸化物の間の間隔よりも小さい、ＦＥＴゲートお
よびフィールド酸化物に整合する埋め込み酸化物領域を
画定することを教示している。本発明のこの態様によれ
ば、様々な幅の複数の埋め込み酸化物を作成することが
できる。したがって、軽くドープされたドレインまたは
拡張部が使用されるＦＥＴ構造において、浅い注入領域
用の埋め込み酸化物がシリコン内のより浅い所に形成さ
れ、深いソース／ドレイン領域用の埋め込み酸化物がシ
リコン内のより深い所に形成される。
【００２０】図３ないし図１１および図１６に本発明の
第１の例示的実施形態による製作方法を示す。
【００２１】図３は、第１の例示的実施形態によるデバ
イスの一部分の部分側面図である。図１６は第１の例示
的実施形態によるデバイスを製作するプロセスである。
図３において、たとえばシリコンなどの基板３００はそ
の内部に形成された浅いトレンチ分離（ＳＴＩ）領域３
０２を含んでいる。ＳＴＩ３０２は約１０００Åと約４
０００Åの間、好ましくは約２０００Åの深さを有す
る。誘電層３０４は基板３００およびＳＴＩ３０２の表
面上に形成され、ゲート誘電体として働くことができ
る。誘電層３０４は約２０Åと約４０Åの間、好ましく
は約３０Åの厚さを有する。ポリシリコン層３０６が誘
電層３０４の上に形成され、約１０００Åと約３０００
Åの間、好ましくは１５００Åの厚さを有する。次い
で、シリコン酸化物層３０８がポリシリコン層３０６の
上に形成される。シリコン酸化物層３０８は約３００Å
と約１２００Åの間、好ましくは約７００Åの厚さを有
する。基板３００、ＳＴＩ３０２、誘電層３０４、ポリ
シリコン層３０６およびシリコン酸化物層３０８が、本
発明の第１の例示的実施形態によるデバイスの製作の出
発点である。
【００２２】図４において、たとえばＨＢｒを使用し
て、反応性イオン・エッチング（ＲＩＥ）を実施し（図
１６のステップ１６００）、シリコン酸化物層３０８と
ポリシリコン層３０６の一部分を除去して、ポリシリコ
ン・ブロック４０２を形成する。ＲＩＥにより誘電体層
３０４の一部分も露出する。次いで、ポリシリコン・ブ
ロック４０２を酸化して（図１６のステップ１６０
２）、ポリシリコン・ブロック４０２の上部表面４０４
および側部表面４０６の上に酸化物層４００を形成す
る。酸化物層４００の厚さは約４０Åと約８０Åの間、
好ましくは約４０Åである。
【００２３】図５において、２ステップのＲＩＥを実施
する。アルゴンを含有するＣＨＦ3などシリコンに対し
て選択的なエッチャントを使用した第１のＲＩＥステッ
プ（図１６のステップ１６０４）で誘電体３０４のう
ち、酸化物層４００またはポリシリコン・ブロック４０
２で覆われていない部分を除去する。その結果得られる
誘電体を図５に３０４Ａとして示す。Ｃｌ2＋ＨＢｒ＋
Ｈｅ＋О2やＨＢｒ＋Ｈｅ＋О2など酸化物に対して選択
性のあるエッチャントを使用した第２のＲＩＥステップ
（図１６のステップ１６０６）で基板３００内に画定さ
れた下部表面５０２を備えるトレンチ５００を作成す
る。トレンチ５００の深さは約２５０Åと約１０００Å
の間、好ましくは約４００Åである。その結果得られる
酸化物層４００、ポリシリコン・ブロック４０２および
誘電体層３０４Ａの組み合わせがゲート５０４を形成す
る。
【００２４】図６において、イオン注入を使用してトレ
ンチ５００の下部表面５０２上に酸化物層６００を形成
する（図１６のステップ１６０８）。この例示的実施形
態では、露出した下部表面５０２に、約２×１０16／ｃ
ｍ2と７×１０16／ｃｍ2の間（好ましくは、約５×１０
16／ｃｍ2）の用量（ドーズ）および約５０Ｋｅｖのエ
ネルギーで酸素イオンを注入する。ここでは酸素イオン
を使用するが、希望によりアニール時に、シリコン内に
安定した誘電体を形成する他の元素のイオンを使用する
こともできる。窒素原子または炭素原子を使用して、そ
れぞれ窒化シリコンまたは炭化シリコン分離材料を作成
できることが企図されている。酸化物層６００の厚さは
約１００Åと約３００Åの間、好ましくは約２００Åで
ある。酸化物層６００の形成後、約１０００℃と１３０
０℃の間、好ましくは約１１００℃で約１５秒と約１２
０秒の間それをアニールして、基板３００内に導入する
（図１６のステップ１６１０）。これは高速熱アニール
（ＲＴＡ）として知られる。図６に示すように、トレン
チ５００の側面を通ってイオンが伝播するため、誘電体
層３０４の下に、酸化物層６００の部分６０２が形成さ
れる。
【００２５】図７において、トレンチ５００およびゲー
ト５０４の側壁７０４に沿ってスペーサ７００を形成す
る（図１６のステップ１６１２）。スペーサ７００は、
たとえば、共形Ｓｉ3Ｎ4を付着し、ＣＨ4＋ＣＨＦ3＋Ｎ
2など酸化物に対して選択性のあるエッチャントによっ
てＲＩＥエッチングすることによって形成できる。スペ
ーサ７００のプロフィルまたは形状７０２はスペーサ７
００の高さおよび幅に応じて変わる。スペーサ７００の
目的は、後続の加工ステップ中に酸化物層４００と酸化
物層６００の一部分を保護することである。
【００２６】図８において、たとえばアルゴンを含有す
るＣＨＦ3などシリコンおよび窒化シリコンに対して選
択性のあるエッチャントを用いたＲＩＥエッチングを使
用して、スペーサ７００で覆われていない酸化物６００
の部分を除去する（図１６のステップ１６１４）。ＲＩ
Ｅの結果、基板３００の表面８００のスペーサ７００が
存在しない所が露出される。さらに、酸化物ブロック８
０２がスペーサ７００によって提供される保護から形成
される。やはり図８に示すように、酸化物ブロック８０
２の一部分は基板３００内ゲート５０４の一部分の下に
留まる。
【００２７】図９において、たとえばＨ3ＰО4のウエッ
ト・エッチングを使用してスペーサ７００を除去して、
酸化物ブロック８０２の一部分を露出させる（図１６の
ステップ１６１６）。次いでＨＦ酸またはＨ2を約１０
００℃で約６０秒間使用してプレ・クリーニング（ＲＴ
Ａベーク）を実施して、表面８００から固有酸化物（図
示せず）を除去する（図１６のステップ１６１８）。
【００２８】図１０において、シリコン・トレンチの底
部およびゲート５０４に隣接する側壁の両方から選択的
エピタキシャル成長を実施して、たとえばシリコンなど
の材料１０００を再成長させ、トレンチ５００を充填す
る（図１６のステップ１６２０）。
【００２９】図１１において、基板３００内に領域１１
００を形成する。ステップ１６２２で、第１の浅い拡張
部または「軽くドープされたドレイン」（ｌｄｄ）１１
０６を形成し、ゲート５０４の下に整合させる。ステッ
プ１６２４で、上述のスペーサ７００を形成するのに用
いたのと同様の方法でゲート５０４に沿ってスペーサ９
０２を形成する。ステップ１６２６で、第２のより深い
「ソースおよびドレイン」（Ｓ／Ｄ）の注入１１０４を
行う。ステップ１６２８で、ＲＴＡを実施して、ｌｄｄ
およびＳ／Ｄ注入物を拡散させ、シリコン中のドーパン
トを活性化させる。
【００３０】スペーサ９０２はこの追加注入からｌｄｄ
１１０６と酸化物ブロック８０２を保護する。上記のス
テップの結果、領域１１００のｌｄｄ１１０６が酸化物
ブロック８０２の表面１１０２に重なり、領域１１００
の他の部分１１０４が基板３００内の酸化物ブロック８
０２の垂直部分の下にそれに隣接して形成される。その
結果、ゲート５０４の縁部の下に埋め込まれた酸化物ブ
ロック８０２が、酸化物ブロック８０２の下の領域１１
００における目立った拡散を阻止し、それによって基板
３００内に画定されたチャネル領域１１０８を提供す
る。ドーパント濃度のプロフィルと深さの関係を示す図
１（Ｂ）を再度参照のこと。
【００３１】酸化物ブロック８０２の実際の位置とサイ
ズはスペーサ７００の幅を変えることによって調節でき
る。一般に、より高い品質のエピタキシャルはより狭い
酸化物ブロック８０２から得られる。
【００３２】図１２は本発明の第２の例示的実施形態に
よるデバイスの部分側面図である。図１２のデバイスは
図３〜図６、図１３〜図１５、図７〜図１１の諸ステッ
プに従ってこの順序で形成される。図３〜図６（図１７
のステップ１６００〜１６１０）のプロセスは上記に概
略を示したので、ここでは繰り返さない。
【００３３】図１３において、トレンチ５００内での酸
化物層６００の形成に続いて、エピタキシャル成長１３
００（図１７のステップ１７００−図１０に関して上記
で説明したステップ１６２０に類似）を実施して、酸化
物層６００を覆い、トレンチ５００を充填する。
【００３４】図１４において、酸化物に対して選択性の
あるエッチャントを用いたＲＩＥ（図１７のステップ１
７０２）により、基板３００内に画定され酸化物層６０
０の上方に離隔した下部表面１４０２を有する、トレン
チ１４００を作成する。トレンチの深さは約２５０Åと
約１０００Åの間、好ましくは約４００Åである。
【００３５】図１５において、上記で図６に関して概略
を示した酸化物ブロック６００の形成と類似の方法で、
基板３００内の酸化物ブロック６００の上に第２の酸化
物ブロック１５００を形成する（図１７のステップ１７
０４および１７０６）。酸化物ブロックの形成に続い
て、上記で図７〜図１１に関して概略を示したステップ
を実施する（図１７のステップ１６１２〜１６２８）。
その結果得られるデバイスを図１２に示す。図１２に示
すように、酸化物ブロック６００の位置は酸化物ブロッ
ク１２００の下にある。さらに、酸化物ブロック６００
はＳＴＩ３０２と接触し、ゲート５０４の下に若干延び
ている。
【００３６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３７】（１）基板と、前記基板の表面上に形成さ
れたゲートと、前記基板内に形成された分離領域と、前
記基板内で前記ゲートの一部分の下に形成された第１領
域と、前記基板内に前記第１領域に隣接して形成された
第２領域であって、第２領域の第１部分が前記ゲートと
前記第１領域の間に配設され、第２領域の第２部分が前
記第１領域と前記分離領域の間に配設される第２領域と
を備える半導体デバイス。 （２）前記第１領域が前記第２領域と接触している上記
（１）に記載のデバイス。 （３）前記第２領域の前記第１部分がチャネル領域であ
る上記（２）に記載のデバイス。 （４）前記第２領域がソース領域とドレイン領域の少な
くとも一方である上記（３）に記載のデバイス。 （５）前記第２領域の前記第１部分が前記第１領域の上
部表面に接触し、前記第２領域の前記第２部分が前記第
１領域の底部表面に接触している上記（１）に記載のデ
バイス。 （６）前記第１領域が酸化物ブロックであり、前記第２
領域が前記基板にアニールされた半導体である上記
（５）に記載のデバイス。 （７）前記ゲートと前記第２領域とに隣接して形成され
たスペーサをさらに備える上記（１）に記載のデバイ
ス。 （８）前記スペーサが前記ゲートおよび前記第２領域に
接触している上記（７）に記載のデバイス。 （９）基板と、前記基板の表面上に形成されたゲート
と、前記基板内で前記ゲートの一部分の下に形成された
第１領域と、前記基板内で前記第１領域の下に形成され
た第２領域と、前記基板内に前記第１領域に隣接して形
成された第３領域であって、第３領域の第１部分が前記
ゲートと前記第１領域の間に配設され、第３領域の第２
部分が前記第２領域の上に配設される第３領域とを備え
る半導体デバイス。 （１０）分離領域をさらに備え、前記第１領域が前記分
離領域から離隔し、前記第２領域が前記分離領域の表面
に接触している上記（９）に記載のデバイス。 （１１）前記第３領域が前記第２領域の表面に接触して
いる上記（９）に記載のデバイス。 （１２）（ａ）半導体基板内の分離領域と、前記半導体
基板の表面および前記分離領域の上に形成された誘電体
と、前記誘電体の上に形成されたポリシリコン層と、前
記ポリシリコン層の上に形成された酸化物層とを有する
半導体基板を提供するステップと、（ｂ）前記ポリシリ
コン層の一部分をエッチングして、前記ゲート誘電体の
一部分を露出させるステップと、（ｃ）前記ポリシリコ
ン層の残りの部分の上に第１酸化物を形成するステップ
と、（ｄ）前記誘電体層の一部分をエッチングして、
ｉ）前記分離領域を露出させ、ｉｉ）前記シリコン基板
内にトレンチを形成するステップと、（ｅ）前記トレン
チ上に第２酸化物層を形成するステップと、（ｆ）第２
酸化物層の一部分の上に第１酸化物層に隣接してスペー
サを配設するステップと、（ｇ）前記第２酸化物層の露
出部分を除去して、ｉ）酸化物ブロックを形成し、ｉ
ｉ）前記トレンチの表面を露出させるステップと、
（ｈ）前記スペーサを除去するステップと、（ｉ）前記
第２酸化物層と前記トレンチの前記露出表面の上に半導
体を配設するステップとを含む半導体デバイスを製造す
る方法。 （１３）前記分離領域が浅いトレンチ分離（ＳＴＩ）領
域である上記（１２）に記載の方法。 （１４）トレンチを有する第１半導体基板と、前記半導
体基板内に前記トレンチに隣接して形成された第１領域
と、前記半導体基板の第１表面の上に形成された誘電体
と、前記誘電体の上に形成されたポリシリコン層と、前
記ポリシリコン層の第１表面および端部表面の上に形成
された第１酸化物層と、前記第１シリコン基板の一部分
内で前記トレンチの表面の上、前記ポリシリコン層の端
部の下に形成された酸化物ブロックと、酸化物ブロック
が形成された後に前記酸化物ブロックの上に配設される
第２半導体とを備える半導体デバイス。 （１５）前記第１酸化物層の側部に隣接し、前記酸化物
ブロックの一部分の上にあるスペーサをさらに備える上
記（１４）に記載のデバイス。 （１６）前記第１領域が分離領域である上記（１４）に
記載のデバイス。 （１７）前記第１領域が浅いトレンチ分離（ＳＴＩ）領
域である上記（１４）に記載のデバイス。
【図面の簡単な説明】
【図１】ドーパント濃度と深さの関係を示す曲線のグラ
フである。
【図２】デバイス閾値電圧（Ｖｔ）を有効長さ（Ｌｅｆ
ｆ）に対してプロットしたグラフである。
【図３】本発明の第１の例示的実施形態による製作方法
の１ステップを示す図である。
【図４】本発明の第１の例示的実施形態による製作方法
の１ステップを示す図である。
【図５】本発明の第１の例示的実施形態による製作方法
の１ステップを示す図である。
【図６】本発明の第１の例示的実施形態による製作方法
の１ステップを示す図である。
【図７】本発明の第１の例示的実施形態による製作方法
の１ステップを示す図である。
【図８】本発明の第１の例示的実施形態による製作方法
の１ステップを示す図である。
【図９】本発明の第１の例示的実施形態による製作方法
の１ステップを示す図である。
【図１０】本発明の第１の例示的実施形態による製作方
法の１ステップを示す図である。
【図１１】本発明の第１の例示的実施形態による製作方
法の１ステップを示す図である。
【図１２】本発明の第２の例示的実施形態によるデバイ
スの一部分を示す部分側面図である。
【図１３】本発明の第２の例示的実施形態による製作方
法の１ステップを示す図である。
【図１４】本発明の第２の例示的実施形態による製作方
法の１ステップを示す図である。
【図１５】本発明の第２の例示的実施形態による製作方
法の１ステップを示す図である。
【図１６】本発明の第１の例示的実施形態を示す流れ図
である。
【図１７】本発明の第２の例示的実施形態を示す流れ図
である。
【符号の説明】 ３００ 基板 ３０２ 浅いトレンチ絶縁分離（ＳＴＩ） ３０４ 誘電体層 ３０４Ａ 結果として得られる誘電体 ３０６ ポリシリコン層 ３０８ シリコン酸化物層 ４００ 酸化物層 ４０２ ポリシリコン・ブロック ４０４ 上部表面 ４０６ 側部表面 ５００ トレンチ ５０２ 下部表面 ５０４ ゲート ６００ 酸化物層 ６０２ 部分 ６０４ 結果として得られる誘電体 ７００ スペーサ ７０２ 断面、形状 ７０４ 側壁 ８００ 表面 ８０２ 酸化物ブロック ９０２ スペーサ １０００ 材料 １１００ 領域 １１０２ 表面 １１０４ 第２の深い「ソースおよびドレイン」 １１０６ ｌｄｄ １１０８ チャネル領域 １２００ 酸化物ブロック １３００ エピタキシャル成長 １４００ トレンチ １４０２ 下部表面 １５００ 第２の酸化物ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーン・バランタイン アメリカ合衆国10516 ニューヨーク州コ ールド・スプリング フォージ・ゲート・ ドライブ・ユナイト９ シー８ (72)発明者 レイナー・イー・ゲーレス アメリカ合衆国12589 ニューヨーク州ウ ォールキル ダニエル・ドライブ３ (72)発明者 テレンス・ビー・フック アメリカ合衆国05465 バーモント州ジェ リコ・センター ピー・オー・ボックス 1128 (72)発明者 ピーター・スメイス アメリカ合衆国10601 ニューヨーク州ホ ワイト・プレーンズ メイン・ストリート 325 アパートメント４エイチ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】基板と、 前記基板の表面上に形成されたゲートと、 前記基板内に形成された分離領域と、 前記基板内で前記ゲートの一部分の下に形成された第１
    領域と、 前記基板内に前記第１領域に隣接して形成された第２領
    域であって、第２領域の第１部分が前記ゲートと前記第
    １領域の間に配設され、第２領域の第２部分が前記第１
    領域と前記分離領域の間に配設される第２領域とを備え
    る半導体デバイス。
  2. 【請求項２】前記第１領域が前記第２領域と接触してい
    る請求項１に記載のデバイス。
  3. 【請求項３】前記第２領域の前記第１部分がチャネル領
    域である請求項２に記載のデバイス。
  4. 【請求項４】前記第２領域がソース領域とドレイン領域
    の少なくとも一方である請求項３に記載のデバイス。
  5. 【請求項５】前記第２領域の前記第１部分が前記第１領
    域の上部表面に接触し、前記第２領域の前記第２部分が
    前記第１領域の底部表面に接触している請求項１に記載
    のデバイス。
  6. 【請求項６】前記第１領域が酸化物ブロックであり、前
    記第２領域が前記基板にアニールされた半導体である請
    求項５に記載のデバイス。
  7. 【請求項７】前記ゲートと前記第２領域とに隣接して形
    成されたスペーサをさらに備える請求項１に記載のデバ
    イス。
  8. 【請求項８】前記スペーサが前記ゲートおよび前記第２
    領域に接触している請求項７に記載のデバイス。
  9. 【請求項９】基板と、 前記基板の表面上に形成されたゲートと、 前記基板内で前記ゲートの一部分の下に形成された第１
    領域と、 前記基板内で前記第１領域の下に形成された第２領域
    と、 前記基板内に前記第１領域に隣接して形成された第３領
    域であって、第３領域の第１部分が前記ゲートと前記第
    １領域の間に配設され、第３領域の第２部分が前記第２
    領域の上に配設される第３領域とを備える半導体デバイ
    ス。
  10. 【請求項１０】分離領域をさらに備え、前記第１領域が
    前記分離領域から離隔し、前記第２領域が前記分離領域
    の表面に接触している請求項９に記載のデバイス。
  11. 【請求項１１】前記第３領域が前記第２領域の表面に接
    触している請求項９に記載のデバイス。
  12. 【請求項１２】（ａ）半導体基板内の分離領域と、 前記半導体基板の表面および前記分離領域の上に形成さ
    れた誘電体と、 前記誘電体の上に形成されたポリシリコン層と、 前記ポリシリコン層の上に形成された酸化物層とを有す
    る半導体基板を提供するステップと、 （ｂ）前記ポリシリコン層の一部分をエッチングして、
    前記ゲート誘電体の一部分を露出させるステップと、 （ｃ）前記ポリシリコン層の残りの部分の上に第１酸化
    物を形成するステップと、 （ｄ）前記誘電体層の一部分をエッチングして、ｉ）前
    記分離領域を露出させ、ｉｉ）前記シリコン基板内にト
    レンチを形成するステップと、 （ｅ）前記トレンチ上に第２酸化物層を形成するステッ
    プと、 （ｆ）第２酸化物層の一部分の上に第１酸化物層に隣接
    してスペーサを配設するステップと、 （ｇ）前記第２酸化物層の露出部分を除去して、ｉ）酸
    化物ブロックを形成し、ｉｉ）前記トレンチの表面を露
    出させるステップと、 （ｈ）前記スペーサを除去するステップと、 （ｉ）前記第２酸化物層と前記トレンチの前記露出表面
    の上に半導体を配設するステップとを含む半導体デバイ
    スを製造する方法。
  13. 【請求項１３】前記分離領域が浅いトレンチ分離（ＳＴ
    Ｉ）領域である請求項１２に記載の方法。
  14. 【請求項１４】トレンチを有する第１半導体基板と、 前記半導体基板内に前記トレンチに隣接して形成された
    第１領域と、 前記半導体基板の第１表面の上に形成された誘電体と、 前記誘電体の上に形成されたポリシリコン層と、 前記ポリシリコン層の第１表面および端部表面の上に形
    成された第１酸化物層と、 前記第１シリコン基板の一部分内で前記トレンチの表面
    の上、前記ポリシリコン層の端部の下に形成された酸化
    物ブロックと、 酸化物ブロックが形成された後に前記酸化物ブロックの
    上に配設される第２半導体とを備える半導体デバイス。
  15. 【請求項１５】前記第１酸化物層の側部に隣接し、前記
    酸化物ブロックの一部分の上にあるスペーサをさらに備
    える請求項１４に記載のデバイス。
  16. 【請求項１６】前記第１領域が分離領域である請求項１
    ４に記載のデバイス。
  17. 【請求項１７】前記第１領域が浅いトレンチ分離（ＳＴ
    Ｉ）領域である請求項１４に記載のデバイス。
JP2001048699A 2000-02-29 2001-02-23 垂直に分離されたソース／ドレインを備えるデバイスおよびそのデバイスを製造する方法 Pending JP2001274394A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003526943A (ja) * 2000-03-13 2003-09-09 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 深い接合を有するソース／ドレイン領域を形成する方法
US8698238B2 (en) 2011-12-12 2014-04-15 Samsung Electronics Co., Ltd. Semiconductor devices and methods of forming the same

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JP2003526943A (ja) * 2000-03-13 2003-09-09 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 深い接合を有するソース／ドレイン領域を形成する方法
JP4889901B2 (ja) * 2000-03-13 2012-03-07 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 深い接合を有するソース／ドレイン領域を形成する方法
US8698238B2 (en) 2011-12-12 2014-04-15 Samsung Electronics Co., Ltd. Semiconductor devices and methods of forming the same

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