KR20010085383A - 수직으로 격리된 소스/드레인을 갖춘 소자 및 그 제조 방법 - Google Patents

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KR20010085383A
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후크테렌스비.
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포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명은 단락 채널 효과를 줄이기 위해 얕은 접합 깊이를 갖춘 전계 효과 트랜지스터(FETs)에서 불순물 확산과 이온 주입 스트래글을 제어하는 방법 및 이 방법을 이용하여 제조되는 소자에 관한 것이다. 본 발명의 방법은 게이트 유전체의 일부가 노출되도록 소자의 폴리실리콘 층의 일부를 에칭하는 단계와, 폴리실리콘 층의 남은 일부 위에 제1 산화물을 형성하는 단계와, ⅰ) 절연 영역을 노출시키고 ⅱ) 기판에 트렌치를 형성하도록 유전체 층의 일부를 에칭하는 단계와, 트렌치에 제2 산화물 층을 형성하는 단계와, 제1 산화물 층에 인접하여 제2 산화물 층의 일부 위에 스페이서를 배치하는 단계와, 트렌치의 표면을 노출시키도록 제2 산화물의 노출된 일부를 제거하는 단계와, 스페이서를 제거하는 단계와, 제2 산화물 층과 트렌치의 노출된 표면 위에 반도체를 놓는 단계를 포함한다.

Description

수직으로 절연된 소스/드레인을 갖춘 소자 및 그 제조 방법{DEVICE WITH VERTICALLY ISOLATED SOURCE/DRAIN AND A METHOD OF FABRICATING THE DEVICE}
본 발명은 반도체 소자에 관한 것으로, 특히 단락 채널 효과(short channel effects)를 감소시키기 위하여 얕은 접합 깊이를 갖는 전계 효과 트랜지스터(FETs)에서의 이온 주입 스트래글(straggle) 및 불순물 확산을 조절하는 방법 및 그러한 방법을 이용하여 제조되는 소자에 관한 것이다.
반도체 소자가 점점 더 작아지고 공통 기판 상에 더욱 촘촘하게 실장됨에 따라, 접합 절연 영역과 관련된 기생 누설 전류 및 기생 커패시턴스의 소자와 회로 성능에 대한 악영향이 증대된다. 따라서, 유전체로 절연되는 소자에 대한 요구가 증대된다.
종래 기술에서, 유전체로 절연되는 (DIC) 소자는 먼저 홈 사이에 단결정 물질의 섬(island)을 남겨두도록 단결정 반도체 기판의 상면에 메쉬 형태의 홈 패턴을 에칭하고, 홈을 코팅하고 유체전층이 있는 섬을 노출시키며, 유전체층을 두꺼운 다결정층으로 덮은 후, 단결정 소재의 섬이 노출되도록 단결정 기판을 연마하여 형성된다. 이로써 유전체 영역이 다결정 매트릭스에 매립된 각각의 단결정 소재로 둘러싸인 구조가 제공된다. 이어서, 각각의 소자가 개별적인 단결정 반도체 섬에서 제조될 수 있다. 이러한 구조가 저밀도의 집적 회로, 특히 방사선 경화식의 집적 회로를 만드는 데에는 만족스러운 것이지만, 고밀도의 대규모 집적 회로에 적합하다는 것은 증명되지 않았다.
보다 최근에는, 단결정 기판을 취하고 주입된 산소 분포의 첨단이 기판 표면 아래에 배치되기에 충분한 에너지로 매우 높은 선량의 산소를 블랭킷 주입함으로써 유전체로 절연된 회로가 마련된다. 주입된 산소는 얇게 매립된 유전체층을 형성한다. 주입된 기판은 가능한 한 표면과 주입된 유전체층 사이의 단결정 반도체 영역에서의 구조적 손상을 어닐링하도록 가열된다.
이러한 접근법은 고밀도 회로를 제조하게 해주지만, 수많은 단점을 초래한다. 예를 들어, 매립된 절연층을 형성하는 데 요하는 높은 주입 선량에 따라 씌워진 단결정 영역의 실질적인 결정 손상이 초래된다. 어닐링 후에도, 전위 밀도(dislocation density)는 매우 높다. 이러한 전위는 소자와 회로의 성능을 열화시키는 바람직하지 않은 기생 누설 전류를 초래한다. 또한, MOS 소자가 매립된 유전체 영역 위의 단결정층에 만들어지는 경우, 개별적인 소자에 접촉하는 백게이트 바이어스(backgate bias)를 제공하는 것은 매우 어려운데, 그 이유는 종래 기술의 매립된 유전체 영역은 게이트 및 채널 영역과 접촉할 뿐만 아니라 그 아래로 연장되기 때문이다. 이로써 소자 성능을 변화시키는 기판 효과(body effect)를 이용하는 것이 어렵거나 불가능하게 된다.
도 1a는 FET 소자에서 통상의 소스/드레인 불순물의 농도 대 실리콘 프로파일로의 깊이를 나타내는 선도이다. 종래의 소자에서, 접합부(104)는 곡선의 경사부상에서 소스/드레인 불순물(100)이 백그라운드 도핑(102)과 교차하는 점에 나타난다. 도 1a는 결과적인 불순물 농도 대 깊이를 나타내고 있다.
도 1b에 나타낸 바와 같이, 본 발명에 따르면 산소 장벽(108)은 불순물이 너무 깊게 확산되는 것을 방지한다. 이로써 뚜렷하게 얕은 접합부(106), 소스/드레인 불순물(100)이 백그라운드 도핑(102)과 교차하는 점이 생성된다. 도 1b는 본 발명에 따른 결과적인 불순물 농도 대 깊이(120)를 나타내고 있다.
도 2는 종래의 FET와 본 발명의 FET 양자에 대한 소자 임계 전압(Vt) 대 유효 채널 길이(Leff)의 선도이다. 도 2에서, 200은 이상적인 조건하의 Vt 대 Leff의 프로파일이고, 202는 통상의 FET에 대한 Vt 대 Leff의 프로파일이고, 204는 본 발명에 따른 Vt 대 Leff의 프로파일이다. 도 2로부터 명백한 바와 같이, 곡선 204의 Vt는 짧은 채널(Leff)에서 빨리 떨어지지 않는다.
바커(Varker) 등에 허여된 미국 특허 제4,683,637호와 배어그(Baerg) 등에 허여된 미국 특허 제4,700,454호는 매립된 산화물층을 포함하는 구조의 제조를 개시하고 있다. 바커 등의 특허는 매립된 산화물층과 FET 소자 절연용의 얕은 트렌치 절연 구조를 교시하고 있다. 배어그 등의 특허는 FET 소자용의 두껍고 열적으로 성장된 산화물과 매립된 산화물층을 구비한 구조를 교시하고 있다. 바커와 배어그 등의 양 특허는 FET 게이트 스택 구조의 형성 후에 깊은 산소 주입이 실행되고, 이어서 매립된 산화물층을 형성하도록 어닐링하는 공정을 개시하고 있다. 깊은 주입은 기판의 표면에 적층된 필름(특히, 게이트 산화물의 형성에 의한 산화물)을 통하여 실행된다.
바커 등과 배어그 등의 특허에서, 산소 주입은 소자 실리콘을 통하여 수행되고, 따라서 주입 에너지는 커야 한다. 또한, 주입은 소자 실리콘의 표면상에 있는 필름(잔여 게이트 산화물 필름)을 통하여 수행된다. 바커 등과 배어그 등의 특허는 모두 소자 실리콘으로의 높은 에너지의 산소 주입을 요하므로, 이들도 역시 소자 실리콘 내의 결함이 있는 다수의 주입을 초래한다.
더욱이, 바커 등과 배어그 등의 특허에서는 FET 게이트의 폭과 전계 산화물의 위치에 의해 정해지고 이에 정렬되는 매립된 산화물 영역을 생성한다. 이와 같이, 바커 등과 배어그 등의 특허는 모두 게이트와 전계 산화물에 의해 정해지는 것과는 다른 두께를 갖는 매립된 산화물의 형성을 용인하지 않는다. 환언하면, 이들은 특징부 간의 공간보다 작은 산화물을 갖춘 구조를 형성할 수 없다. 이는 게이트 근처에 놓이는 얕은 불순물 연장부 또는 약하게 도핑된 드레인의 돌출부 아래에 산화물이 놓일 가능성을 제거하므로 불리하다.
따라서, 유전체로 절연되는 소자를 제조하는 개선된 수단과 방법에 대한 요구는 여전하다. 따라서, 본 발명의 목적은 유전체로 절연되는 영역이 터미널 또는 소자의 접점 영역 아래로 연장되지만 활성 영역 아래로는 연장되지 않는 유전체로 절연되는 소자용의 개선된 수단과 방법을 제공하는 것이다.
도 1a 및 도 1b는 불순물 농도 대 깊이를 나타내는 곡선이고,
도 2는 소자 임계 전압(Vt) 대 유효 길이(Leff)의 선도이고,
도 3 내지 도 11은 본 발명의 실시예의 공정을 나타내는 부분 측단면도이고,
도 12는 본 발명의 제2 실시예에 따른 소자를 나타내는 부분 측단면도이고,
도 13 내지 도 15는 본 발명의 제2 실시예의 부가의 공정 단계를 나타내는 부분 측단면도이고,
도 16은 본 발명의 제1 실시예를 나타내는 플로우 챠트이고,
도 17은 본 발명의 제2 실시예를 나타내는 플로우 챠트이다.
종래의 반도체 소자의 전술한 문제를 해결하기 위해서, 본 발명은 단락 채널 효과를 감소시키기 위하여 얕은 접합 깊이를 갖는 전계 효과 트랜지스터(FETs)에서의 이온 주입 스트래글(straggle) 및 불순물 확산을 조절하는 방법 및 그러한 방법을 이용하여 제조되는 소자에 관한 것이다.
본 발명의 방법은, 기판 내의 절연 영역, 기판과 절연 영역 표면 위에 형성된 유전체, 유전체 위에 형성된 폴리실리콘 층 및 폴리실리콘 위에 형성된 산화물층을 갖춘 반도체 기판을 제공하는 단계, 게이트 유전체의 일부가 노출되도록 폴리실리콘 층의 일부를 에칭하는 단계, 폴리실리콘 층의 잔여 부분 위에 제1 산화물 층을 형성하는 단계, ⅰ) 절연 영역을 노출시키고 ⅱ) 실리콘 기판에 트렌치를 형성하도록 유전체 층의 일부를 에칭하는 단계, 트렌치에 제2 산화물 층을 형성하는 단계, 제2 산화물 층의 일부 위와 트렌치 근처에 스페이서를 배치하는 단계, 트렌치의 표면이 노출되도록 제2 산화물의 노출된 일부를 제거하는 단계 및 제2 산화물층 및 노출된 트렌치의 표면 위에 반도체를 배치하는 단계를 포함한다.
본 발명은 소자의 소스/드레인 영역 밑에 매립된 산화물 벽을 갖춘 반도체 소자에도 관련된 것이다.
본 발명은 소스/드레인 영역 아래 매립된 2개의 산화물 장벽을 갖춘 반도체 소자에도 관련된 것이다.
종래 기술에 반해, 본 발명의 방법과 구조에 따르면, 실리콘 에칭이 수행되고 저에너지의 표면 주입이 실행된 후, 선택적인 에피택셜 성장(selective epitaxial growth)을 통한 소자 실리콘이 생성된다. 따라서, 소자에서 주입 결합은 최소로 된다.
또한, 본 발명은 FET 게이트와 전계 산화물에 정렬되는 매립된 산화물 영역을 정하도록 되지만 FET 게이트와 전계 산화물 사이의 공간보다 작은 폭으로 정해지는 퇴적된 스페이서 필름을 사용하는 것을 교시한다. 본 발명의 이러한 측면은 다양한 폭의 복수 개의 매립된 산화물이 생성되게 해준다. 따라서, 약하게 도핑된 드레인 또는 연장부가 사용되는 FET 구조에서, 얕은 주입 영역의 매립된 산화물이 실리콘에서의 더욱 얕은 깊이에 형성될 수 있으며, 깊은 소스/드레인 영역의 매립된 산화물은 실리콘에서 더 깊은 위치에 형성될 수 있다.
도 3 내지 도 11 및 도 16은 본 발명의 제1 실시예에 따른 제조 방법을 나타내고 있다.
도 3은 제1 실시예에 따른 소자 일부의 부분 측단면도이다. 도 16은 제1 실시예에 따른 소자가 제조되는 공정을 나타낸다. 도 3에서, 예컨대 실리콘과 같은기판(300)에는 그 안에 형성된 얕은 트렌치 절연부(Shallow Trench Isolation, STI)(302)가 포함되어 있다. STI(302)의 깊이는 약 1000Å 내지 4000Å일 수 있고, 바람직하게는 약 2000Å이다. 유전체 층(304)은 기판(300)과 STI(302)의 표면에 형성되어, 게이트 유전체로서 작용할 수 있다. 유전체 층(304)의 두께는 약 20Å 내지 40Å이고, 바람직하게는 약 30Å이다. 폴리실리콘 층(306)은 유전체 층(304) 위에 형성되고, 그 두께는 약 1000Å 내지 3000Å이고, 바람직하게는 약 1500Å이다. 다음에, 실리콘 산화물 층(308)이 폴리실리콘 층(306) 위에 형성된다. 실리콘 산화물 층(308)의 두께는 약 300Å 내지 1200Å일 수 있고, 바람직하게는 약 700Å이다. 기판(300), STI(302), 유전체 층(304), 폴리실리콘 층(306) 및 실리콘 산화물 층(308)은 본 발명의 제1 실시예에 따른 소자의 제조의 시점에 있다.
도 4에서, 폴리실리콘 블럭(402)을 형성하도록 실리콘 산화물 층(308)과 폴리실리콘 층(306)의 일부를 제거하기 위하여 HBr을 이용하여 반응성 이온 에칭(Reactive Ion Etching, RIE)이 수행된다(도 16의 단계 1600). RIE는 유전체 층(304)의 일부도 노출시킨다. 다음에, 폴리실리콘 블럭(402)의 상면(404)과 측면(406) 위에 산화물 층(400)을 형성하도록 폴리실리콘 블럭(402)이 산화된다(도 16의 단계 1602). 산화물 층(400)의 두께는 약 40Å 내지 80Å일 수 있고, 바람직하게는 40Å이다.
도 5에서, 2개 단계의 RIE가 실행된다. 제1 RIE 단계(도 16의 단계 1604)에서는 아르곤을 함유한 CHF3와 같은 실리콘에 선택적으로 작용하는 에칭액을 사용하여 산화물 층(400) 또는 폴리실리콘 블럭(402)으로 덮이지 않은 유전체(304)의 일부를 제거한다. 그 결과적인 유전체는 도 5에서 304A로 나타낸다. 제2 RIE 단계(도 16의 1606 단계)에서는, Cl2+ HBr + He + O2또는 HBr + He + O2와 같은 산화물에 선택적으로 작용하는 에칭액을 이용하여 기판(300)에 하면(502)을 정하는 트렌치(500)를 형성한다. 트렌치(500)의 깊이는 약 250Å 내지 1000Å일 수 있고, 바람직하게는 약 400Å이다. 산화물 층(400), 폴리실리콘 블럭(402) 및 유전체 층(304A)에 의한 조합으로서 게이트(504)가 형성된다.
도 6에서, 이온 주입을 이용하여 트렌치(500)의 하면(502) 위에 산화물 층(600)이 형성된다(도 16의 1608 단계). 실시예에서, 산소 이온이 약 2E16 ㎠ 내지 7E16 ㎠ 사이(바람직하게는 약 5E16 ㎠)의 조사량 및 약 50 Kev의 에너지로 노출된 하면(502)에 주입된다. 산소 이온이 사용되었지만, 원하는 바대로, 어닐링 되었을 때 실리콘에 안정적인 유전체를 형성하는 그 밖의 원소 이온이 사용될 수도 있다. 실리콘 질화물 또는 실리콘 탄화물 절연 소재를 형성하는 데 질소 또는 탄소 원자를 사용하는 것도 고려된다. 산화물 층의 두께는 약 100Å 내지 300Å일 수 있고, 바람직하게는 약 200Å이다. 산화물 층(600)이 형성된 후, 약 1000℃ 내지 1300℃, 바람직하게는 약 1100℃에서 약 15 내지 120초 동안 기판(300)으로 어닐링된다(도 16의 단계 1610). 이러한 공법은 신속 열적 어닐링(Rapid Thermal Anneal, RTA)로 알려져 있다. 도 6에 도시된 바와 같이, 산화물 층(600)의 일부(602)가 트렌치(500)의 옆을 통한 이온의 전파에 의해 유전체 층(604)의 아래에 형성된다.
도 7에서, 스페이서(700)가 게이트(504)와 트렌치(500)의 측벽(704)을 따라 형성된다(도 16의 단계 1612). 스페이서(700)는, 예컨대 부합하는 Si3N4의 퇴적과 CH4+ CHF3+ N2와 같은 산화물에 선택적으로 작용하는 에칭액으로 RIE 에칭됨으로써 형성될 수 있다. 스페이서(700)의 프로파일 또는 형태(702)는 스페이서(700)의 높이와 폭에 따라 달라질 수 있다. 스페이서(700)의 목적은 추가의 공정 단계 중에 산화물 층(400)과 산화물 층(600)의 일부를 보호하는 것이다.
도 8에서, 예컨대 아르곤을 함유한 CHF3와 같이 실리콘 또는 실리콘 질화물에 선택적으로 작용하는 에칭액을 이용한 RIE 에칭이 스페이서(700)에 의해 덮이지 않은 산화물(600)의 일부를 제거하는 데 사용된다(도 16의 단계 1614). RIE의 결과로서, 스페이서(700)가 없는 곳에서 기판(300)의 표면(800)이 노출된다. 또한, 스페이서(700)에 의해 제공되는 보호에 의해 산화물 블럭(802)이 형성된다. 역시 도 8에 도시된 바와 같이, 산화물 블럭(802)의 일부가 게이트(504) 부분 아래에서 기판(300) 내에 남는다.
도 9에서, 스페이서(700)가 예컨대 H3PO4의 습식 에칭액을 이용하여 제거되어 산화물 블럭(802)의 일부가 노출된다(도 16의 단계 1616). 다음에, 표면(800)으로부터 자연 생성된 산화물(도시하지 않음)을 제거하도록 약 1000 ℃에서 HF 또는 H2를 이용한 약 60초간의 예비 청소(RTA 소둔)가 실행된다(도 16의 1618).
도 10에서, 트렌치(500)를 채우기 위하여 실리콘 트렌치의 바닥과 게이트(504)에 인접한 측벽 양측으로부터, 예컨대 실리콘과 같은 소재(1000)의 재성장을 위한 선택적인 에피택셜 성장이 실행된다(도 16의 단계 1620).
도 11에서, 영역(1100)이 기판(300) 내에 형성된다. 단계 1622에서, 제1의 얕은 연장부 또는 "약하게 도핑된 드레인(lightly-doped drain, ldd)"(1106)이 형성되어 게이트(504) 아래에 정렬된다. 단계 1624에서, 스페이서(902)가 전술한 스페이서(700)를 형성하는 데 사용된 것과 유사한 방식으로 게이트(504)를 따라 형성된다. 단계 1626에서, 제2의 깊은 "소스와 드레인"(S/D) 주입(1104)이 실행된다. 단계 1628에서, ldd와 S/D 주입물을 확산시키고 실린콘 내의 불순물을 활성화하도록 RTA가 시행된다.
스페이서(902)는 이러한 부가의 주입으로부터 ldd(1106)와 산화물 블럭(802)을 보호한다. 전술한 단계의 결과로서, 영역(1100)의 ldd(1106)은 산화물 블럭(802)의 표면(1102)에 놓이고, 영역(1100)의 부가의 부분(1104)이 산화물 블럭(802) 수직 위치 아래 근처에서 기판 내에 형성된다. 그 결과는, 게이트(504)의 모서리 아래에 매립된 산화물 블럭(802)이 그 아래에서 영역(1100)의 감지할 만한 확산을 방지하고, 이로써 기판(300) 내에 정해진 채널 영역(1108)이 제공된다. 도 1b를 다시 참고하면, 이 도면은 불순물 농도 대 깊이의 프로파일을 나타낸다.
산화물 블럭(802)의 실제 위치와 크기는 스페이서(700)의 폭을 변화시켜 조정할 수 있다. 통상, 고품질의 에피택셜은 더 좁은 산화물 블럭(802)에 의해 얻는다.
도 12는 본 발명의 제2 실시예에 따른 소자의 일부를 나타내는 부분 측면도이다. 도 12의 소자는 도 3 ~ 6, 13 ~ 15, 7 ~ 11의 단계의 순서로 형성된다. 도 3 ~ 6의 공정(도 17의 단계 1600 ~ 1610)은 앞에서 설명하였으므로 반복하지 않는다.
도 13에서, 트렌치(500)에 산화물 층(600)이 형성된 후에, 산화물 층(600)을 덮고 트렌치(500)를 채우기 위해 에피택셜 성장(1300)이 실행된다(도 17의 단계 1700 -- 도 10과 관련하여 전술한 단계 1620과 유사).
도 14에서, 산화물에 선택적으로 작용하는 에칭액을 이용한 RIE에 의해 산화물 층(600) 위에 이로부터 이격되어 기판(300)에 정해진 하면(1402)을 갖춘 트렌치(1400)가 생성된다(도 17의 단계 1702). 트렌치의 깊이는 약 250Å 내지 1000Å일 수 있고, 바람직하게는 약 400Å이다.
도 15에서, 제2 산화물 블럭(1500)이, 도 6과 관련하여 전술한 산화물 블럭(600)의 형성과 마찬가지의 방식으로, 산화물 블럭(600) 위에서 기판(300)에 형성된다(도 17의 단계 1704와 1706). 산화물 블럭(1500)의 형성에 이어, 도 7 내지 도 11과 관련하여 전술한 단계가 실행된다(도 17의 단계 1612 ~ 1628). 그 결과로서의 소자가 도 12에 도시되어 있다. 도 12에 도시된 바와 같이, 산화물 블럭(600)의 위치는 산화물 블럭(1200)의 아래이다. 또한, 산화물 블럭(600)은 STI(302)와 접촉하고 게이트(504) 아래로 약간 연장된다.
본 발명의 바람직한 실시예를 도시하고 설명하였지만, 그러한 실시예는 단지 예로서만 주어진 것이다. 당업자라면 본 발명의 사상에서 벗어나는 일이 없이 다양한 변경, 수정 및 대체가 가능하다. 따라서, 첨부한 청구범위는 본 발명의 사상과 범위 내에 드는 모든 변경을 포함하는 것으로 해석되어야 한다.

Claims (49)

  1. 기판,
    상기 기판의 표면 위에 형성되는 게이트,
    상기 기판에 형성되는 절연 영역,
    상기 게이트 일부의 아래에서 상기 기판에 형성되는 제1 영역, 및
    상기 제1 영역에 인접하여 상기 기판에 형성되는 제2 영역을 포함하고,
    상기 제2 영역은 상기 게이트와 상기 제1 영역 사이에 놓이는 제1 부분과, 상기 제1 영역과 상기 절연 영역 사이에 놓이는 제2 부분을 포함하는 것인 반도체 소자.
  2. 제1항에서, 상기 제1 영역은 상기 제2 영역과 접촉하는 것인 반도체 소자.
  3. 제2항에 있어서, 상기 제2 영역의 제1 부분은 채널 영역인 것인 반도체 소자.
  4. 제3항에 있어서, 상기 제2 영역은 소스 영역과 드레인 영역 중의 적어도 하나인 것인 반도체 소자.
  5. 제1항에 있어서, 상기 기판은 실리콘인 것인 반도체 소자.
  6. 기판,
    상기 기판의 표면 위에 형성되는 게이트,
    상기 게이트 일부의 아래에서 상기 기판에 형성되는 제1 영역,
    상기 제1 영역 아래에서 상기 기판에 형성되는 제2 영역, 및
    상기 제1 영역에 인접하여 상기 기판에 형성되는 제3 영역을 포함하고,
    상기 제3 영역은 상기 게이트와 상기 제1 영역 사이에 놓이는 제1 부분과, 상기 제2 영역 위에 놓이는 제2 부분을 포함하는 것인 반도체 소자.
  7. 제6항에 있어서, 절연 영역을 더 포함하고, 상기 제1 영역은 상기 절연 영역으로부터 이격되고, 상기 제2 영역은 상기 절연 영역의 표면과 접촉하는 것인 반도체 소자.
  8. 제6항에 있어서, 상기 제3 영역은 상기 제2 영역의 표면과 접촉하는 것인 반도체 소자.
  9. 반도체 소자의 제조 방법으로서,
    (a) 반도체 기판으로서, 이 반도체 기판 내의 절연 영역과, 상기 절연 영역과 상기 반도체 기판의 표면 위에 형성되는 유전체와, 상기 유전체 위에 형성되는 폴리실리콘 층, 및 상기 폴리실리콘 층 위에 형성되는 산화물 층을 구비하는 반도체 기판을 제공하는 단계와,
    (b) 상기 게이트 유전체의 일부가 노출되도록 상기 폴리실리콘 층의 일부를 에칭하는 단계와,
    (c) 상기 폴리실리콘 층의 잔여 부분 위에 제1 산화물 층을 형성하는 단계와,
    (d) ⅰ) 절연 영역을 노출시키고 ⅱ) 상기 실리콘 기판에 트렌치를 형성하도록 상기 유전체 층의 일부를 에칭하는 단계와,
    (e) 상기 트렌치에 제2 산화물 층을 형성하는 단계와,
    (f) 상기 제1 산화물 층 근처와 상기 제2 산화물 층의 일부 위에 스페이서를 두는 단계와,
    (g) ⅰ) 산화물 블럭을 형성하고 ⅱ) 상기 트렌치의 표면을 노출시키도록 상기 제2 산화물 층의 노출된 일부를 제거하는 단계와,
    (h) 상기 스페이서를 제거하는 단계, 및
    (i) 상기 제2 산화물 층과 상기 트렌치의 노출된 표면 위에 반도체를 배치하는 단계를 포함하는 것인 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 반도체 소자는 전계 효과 트랜지스터(FET)인 것인 반도체 소자의 제조 방법.
  11. 제9항에 있어서, 상기 반도체 기판은 실리콘인 것인 반도체 소자의 제조 방법.
  12. 제9항에 있어서, 상기 절연 영역은 얕은 트렌치 절연부(STI)인 것인 반도체 소자의 제조 방법.
  13. 제12항에 있어서, 상기 STI의 깊이는 약 2000Å인 것인 반도체 소자의 제조 방법.
  14. 제9항에 있어서, 상기 게이트 유전체의 깊이는 약 30Å인 것인 반도체 소자의 제조 방법.
  15. 제9항에 있어서, 상기 폴리실리콘 층의 깊이는 약 1500Å인 것인 반도체 소자의 제조 방법.
  16. 제9항에 있어서, 상기 제1 산화물 층의 깊이는 약 1000Å인 것인 반도체 소자의 제조 방법.
  17. 제9항에 있어서, 상기 에칭 단계는 반응성 이온 에칭(RIE)을 이용하여 시행되는 것인 반도체 소자의 제조 방법.
  18. 제9항에 있어서, 상기 측벽 산화물의 깊이는 약 40Å 내지 80Å인 것인 반도체 소자의 제조 방법.
  19. 제9항에 있어서, 상기 트렌치의 깊이는 약 250Å 내지 1000Å인 것인 반도체 소자의 제조 방법.
  20. 제9항에 있어서, 상기 제2 산화물 층의 두께는 약 100 Å 내지 300Å인 것인 반도체 소자의 제조 방법.
  21. 제9항에 있어서, 상기 제2 산화물 층의 깊이는 약 200Å인 것인 반도체 소자의 제조 방법.
  22. 제9항에 있어서, 상기 제2 산화물 층은 ⅰ) 약 3E16 ㎠ 내지 7E16 ㎠의 조사량과 50 Kev의 에너지를 갖는 산소 이온을 주입하고 ⅱ) 약 1000℃ 내지 1300 ℃의 고온에서 어닐링함으로써 형성되는 것인 반도체 소자의 제조 방법.
  23. 제9항에 있어서, 상기 제2 산화물 층은 ⅰ) 약 5E16 ㎠의 조사량과 50 Kev의 에너지를 갖는 산소 이온을 주입하고 ⅱ) 약 1100℃의 고온에서 어닐링함으로써 형성되는 것인 반도체 소자의 제조 방법.
  24. 제9항에 있어서, 상기 측벽은 Si3N4로부터 형성되는 것인 반도체 소자의 제조 방법.
  25. 제9항에 있어서, 상기 스페이서는 H3PO4습식 에칭으로 제거되는 것인 반도체 소자의 제조 방법.
  26. 제9항에 있어서, 상기 산화물 블럭의 위치는 조정 가능한 것인 반도체 소자의 제조 방법.
  27. 제26항에 있어서, 상기 산화물 블럭의 상기 위치는 상기 단계 (f)에서 상기 스페이서의 폭을 조절하여 조절되는 것인 반도체 소자의 제조 방법.
  28. 트렌치를 갖춘 제1 반도체 기판과,
    상기 트렌치에 인접하여 상기 반도체 기판 내에 형성되는 제1 영역과,
    상기 반도체 기판의 제1 표면 위에 형성되는 유전체와,
    상기 유전체 위에 형성되는 폴리실리콘 층과,
    상기 폴리실리콘 층의 단부면과 제1 표면 위에 형성되는 제1 산화물 층과,
    상기 트렌치의 표면 위와 상기 제1 실리콘 기판의 일부 내에 형성되고, 상기 폴리실리콘 층의 단부 아래에 형성되는 산화물 블럭, 및
    상기 산화물 블럭이 형성된 후, 상기 산화물 블럭 위에 놓이는 제2 반도체를 포함하는 것인 반도체 소자.
  29. 제28항에 있어서, 상기 제1 산화물 층의 측부에 인접하여 상기 산화물 블럭 일부 위에 있는 스페이서를 더 포함하는 것인 반도체 소자.
  30. 제28항에 있어서, 상기 제1 영역은 절연 영역인 것인 반도체 소자.
  31. 제28항에 있어서, 상기 제1 영역은 얕은 트렌치 절연(STI) 영역인 것인 반도체 소자.
  32. 제31항에 있어서, 상기 STI의 깊이는 약 1000Å 내지 4000Å인 것인 반도체 소자.
  33. 제31항에 있어서, 상기 STI의 깊이는 약 2000Å인 것인 반도체 소자.
  34. 제28항에 있어서, 상기 산화물 블럭의 위치는 조절 가능한 것인 반도체 소자.
  35. 제28항에 있어서, 상기 산화물 블럭의 위치는 상기 스페이서의 폭을 조절하여 조절되는 것인 반도체 소자.
  36. 제1항, 제6항 및 28항 중 어느 하나의 항에 있어서, 상기 반도체 소자는 전계 효과 트랜지스터(FET)인 것인 반도체 소자.
  37. 제28항에 있어서, 상기 제1 반도체 기판과 제2 반도체 기판 중에서 적어도 하나는 실리콘인 것인 반도체 소자.
  38. 제28항에 있어서, 상기 유전체의 깊이는 약 20Å 내지 40Å인 것인 반도체 소자.
  39. 제28항에 있어서, 상기 유전체의 깊이는 약 30Å인 것인 반도체 소자.
  40. 제28항에 있어서, 상기 폴리실리콘 층의 깊이는 약 1000Å 내지 2000Å인 것인 반도체 소자.
  41. 제28항에 있어서, 상기 폴리실리콘 층의 깊이는 약 1500Å인 것인 반도체 소자.
  42. 제28항에 있어서, 상기 제1 산화물 층의 깊이는 약 1000Å인 것인 반도체 소자.
  43. 제28항에 있어서, 상기 트렌치의 깊이는 약 250Å 내지 1000 Å인 것인 반도체 소자.
  44. 제28항에 있어서, 상기 산화물 블럭의 두께는 약 100Å 내지 300Å인 것인 반도체 소자.
  45. 제28항에 있어서, 상기 산화물 블럭의 두께는 약 200Å인 것인 반도체 소자.
  46. 제1항에 있어서, 상기 제2 영역의 제1 부분은 상기 제1 영역의 상면과 접촉하고, 상기 제2 영역의 제2 부분은 상기 제1 영역의 저면과 접촉하는 것인 반도체 소자.
  47. 제46항에 있어서, 상기 제1 영역은 산화물 블럭이고, 상기 제2 영역은 상기 기판에 어닐링된 반도체인 것인 반도체 소자.
  48. 제1항에 있어서, 상기 게이트 및 상기 제2 영역에 인접하여 형성되는 스페이서를 더 포함하는 것인 반도체 소자.
  49. 제48항에 있어서, 상기 스페이서는 상기 게이트 및 상기 제2 영역과 접촉하는 것인 반도체 소자.
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