KR20070066798A - 반도체 소자의 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 트랜지스터 형성방법은, 반도체 기판의 주변회로영역 상에 게이트 패턴을 형성하되, 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴을 포함하는 단계; 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 버퍼산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계; 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 제1 스페이서용 산화막 및 제2 스페이서용 산화막을 형성하는 단계; 밀집도가 높은 영역의 게이트 패턴을 차단하는 감광막 패턴을 형성하고, 상기 제2 스페이서용 산화막을 제거하는 단계; 반도체 기판 전면에 제3 스페이서용 산화막을 형성하는 단계; 및 게이트 패턴 양 측면에 버퍼산화막, 스페이서 질화막 및 스페이서 산화막이 적층된 구조로 이루어진 게이트 스페이서를 형성하는 단계를 포함한다.
ONO, 스페이서용 산화막, 중복증착
Description
도 1은 종래 기술에 따른 반도체 소자의 트랜지스터를 개략적으로 나타내보인 도면이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 212 : 게이트 스택
216 : 버퍼산화막 218 : 스페이서용 질화막
226 : 제3 스페이서용 산화막 236 : 게이트 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
일반적으로 모스트랜지스터는 드레인영역의 에지에서 전기장이 강하게 형성될 경우, 핫 캐리어(hot carrier)가 증가하여 트랜지스터의 특성을 열화시키기 때 문에 게이트 패턴의 측벽에 절연 물질로 된 게이트 스페이서막을 형성하여 이를 방지한다. 이때, 게이트 스페이서막의 두께에 의해 셀 트랜지스터의 문턱전압 및 주변 회로영역의 문턱전압이 영향을 받는다. 이에 따라 적절한 두께를 가진 문턱전압 조절용 스페이서 절연막을 게이트 패턴의 측벽에 형성하여 문턱전압을 조절한다.
이하 도면을 참조하여 상세하게 설명하기로 한다.
도 1은 종래 기술에 따른 반도체 소자의 트랜지스터를 개략적으로 나타내보인 도면이다. 여기서 도면상에는 셀 영역은 도시하지 않고, 주변회로영역에 대해서만 설명하기로 한다.
도 1을 참조하면, 종래 기술에 따른 반도체 소자의 트랜지스터는 반도체 기판(100) 상에 형성되어 있는 소자분리막(102)에 의해 활성영역 및 소자분리영역이 구분된다. 다음에 반도체 기판(100)의 활성영역 상에 게이트 패턴(110)이 형성되어 있다. 여기서 게이트 패턴(110)은 게이트 절연막패턴(104), 게이트 전극패턴(106) 및 하드마스크막 패턴(108)을 포함하여 이루어진다. 이때, 반도체 소자가 고집적화됨에 따라 패턴 간의 밀도가 점점 높아지면서, 주변회로영역 내에서 상대적으로 게이트 패턴(110)의 밀집도가 높은(dense) 영역(A)과 밀집도가 낮은(loose) 영역(B)이 존재한다. 다음에 게이트 패턴(110) 전면에 버퍼산화막(114), 스페이서용 질화막(116) 및 스페이서용 산화막(118)이 순차적으로 적층되어 있다. 여기서 버퍼산화막(114), 스페이서용 질화막(116) 및 스페이서용 산화막(118)은 이후 오.엔.오(ONO; Oxide/Nitride/Oxide) 구조의 게이트 스페이서 역할을 한다. 또한, 도면에서 미설명된 부분은 LDD(lightly doped drain) 구조 형성시 이온주입마스크 역할을 하 는 스크린 산화막(112)이다.
한편, 상술한 반도체 소자의 트랜지스터에서 오.엔.오(ONO) 구조의 게이트 스페이서에서 제일 바깥쪽에 위치하는 스페이서용 산화막(118)은 다른 스페이서층, 예를 들어 스페이서용 질화막(116) 및 버퍼산화막(114)에 비해 상대적으로 두꺼운 두께를 갖도록 증착된다. 그런데 스페이서용 산화막(118)을 통상적인 방법, 예컨대 화학적기상증착(CVD; Chemical Vapor Deposition)방법을 이용하여 증착할 경우, 스페이서용 산화막(118)은 증착 로딩 효과(Deposition Loading Effect)가 달라지면서 게이트 패턴(110)의 밀집도가 높은 영역(A)에는 얇게 증착되고, 밀집도가 낮은 영역(B)에는 두껍게 증착되어 패턴의 밀도에 의한 의존성이 커지게 된다. 또한, 패턴의 밀도에 의한 의존성은 최초 설정된 증착두께가 증착할수록 더 심화되어 나타난다. 소자의 고집적화가 높아짐에 따라 주변회로영역 내의 패턴의 밀도의 차이는 더욱 심화되고 이에 따라 스페이서용 산화막(118)의 두께차이도 수십 내지 수백 Å의 수준으로 커지게 된다. 이와 같이 스페이서용 산화막(118)의 두께차이가 커지게 되면 전체 주변회로영역의 게이트 패턴의 오.엔.오(ONO) 구조의 스페이서의 측벽두께상의 균일도(uniformity)가 떨어지게 된다. 이처럼 스페이서 측벽두께상의 균일도가 떨어지면, 문턱전압의 변화가 심화되어 반도체 소자의 전기적 동작 특성이 나빠지는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 패턴의 스페이서 형성방법을 개선하여 주변회로영역의 스페이서 측벽두께의 균일도를 향상시켜 문턱전압의 안정성을 향상할 수 있는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜지스터 형성방법은, 반도체 기판의 주변회로영역 상에 게이트 패턴을 형성하되, 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴을 포함하는 단계; 상기 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 버퍼산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계; 상기 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 제1 스페이서용 산화막 및 제2 스페이서용 산화막을 형성하는 단계; 상기 밀집도가 높은 영역의 게이트 패턴을 차단하는 감광막 패턴을 형성하고, 상기 제2 스페이서용 산화막을 제거하는 단계; 상기 반도체 기판 전면에 제3 스페이서용 산화막을 형성하는 단계; 및 상기 게이트 패턴 양 측면에 버퍼산화막, 스페이서 질화막 및 스페이서 산화막이 적층된 구조로 이루어진 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 주변회로영역 상에 게이트 패턴을 형성하는 단계 이후에 상기 게이트 패턴 상에 산화공정을 실시하여 스크린 산화막을 형성하는 단계; 및 상기 스크린 산화막을 마스크로 이온주입을 실시하는 단계를 더 포함할 수 있다.
상기 버퍼산화막은 80-100Å의 두께로 형성하고, 상기 스페이서용 질화막은 90-120Å의 두께로 형성할 수 있다.
상기 제1 스페이서용 산화막 및 제2 스페이서용 산화막은 50-100Å의 두께로 형성하는 것이 바람직하며, 상기 제3 스페이서용 산화막은 300-500Å의 두께로 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 여기서 도면상에는 셀 영역은 도시하지 않고, 주변회로영역에 대해서만 설명하기로 한다.
먼저 도 2a를 참조하면, 반도체 기판(200) 상에 트렌치 소자분리막(202)을 형성하여 활성영역 및 소자분리영역을 정의한다. 다음에 비록 도면에 도시하지는 않았지만, 반도체 기판(200)의 활성영역 상에 게이트 절연막, 도전막, 금속막 및 하드마스크막을 순차적으로 증착한다. 계속해서 하드마스크막 위에 게이트 패턴을 정의하는 감광막패턴(도시하지 않음)을 형성한다. 다음에 감광막패턴을 마스크로 한 식각공정을 수행하여 게이트절연막패턴(204), 도전막패턴(206), 금속막패턴(208) 및 하드마스크막패턴(210)이 적층된 구조를 포함하는 게이트 패턴(212)을 형 성한다. 여기서 게이트절연막패턴은 산화막으로 30-50Å의 두께로 형성할 수 있고, 도전막패턴(206)은 불순물이 도핑된 폴리실리콘막, 또는 불순물이 도핑되지 않은 폴리실리콘막으로 500-1000Å의 두께로 형성할 수 있고, 금속막패턴(208)은 텅스텐실리사이드(WSix)로 1000-1200Å의 두께를 가지도록 형성할 수 있으며, 하드마스크막패턴(210)은 2000-2500Å의 두께를 갖는 나이트라이드(N)막으로 형성할 수 있다.
한편, 반도체 소자가 고집적화됨에 따라 패턴 간의 밀도가 점점 높아지면서, 주변회로영역 내에서 상대적으로 게이트 패턴(212)의 밀집도가 높은(dense) 영역(A)과 밀집도가 낮은(loose) 영역(B)이 존재한다.
다음에 도 2b를 참조하면, 게이트 패턴(212) 상에 산화공정, 예를 들어 열산화공정을 실시하여 게이트 패턴(212)의 양 측면 및 반도체 기판(200) 상에 스크린 산화막(214)을 20-60Å의 두께로 성장시킨다. 산화공정은 반도체 기판(200)의 실리콘(Si) 손상 및 후속 이온주입 공정시의 충격을 완화하기 것이다. 계속해서 상기 스크린 산화막(214)을 마스크로 2번의 이온주입을 실시하여 게이트 패턴(212) 하부의 반도체 기판(200) 내에 엘디디(LDD; Light Doped Drain) 구조를 형성한다. 이를 간략히 설명하면, 먼저 스크린 산화막(214)을 마스크로 저농도의 불순물을 주입하는 공정을 수행하여 게이트 패턴(212)의 양 측면의 하단부에 소스/드레인 확장영역(미도시함)을 형성한다. 다음에 상기 스크린 산화막(214)을 다시 이온주입마스크로 한 이온주입공정을 실시하여 소스/드레인 확장영역보다 깊은 딥 소스/드레인 영역(미도시함)을 형성한다. 이에 따라 소스/드레인 확장영역 및 딥 소스/드레인 영역으로 이루어지는 엘디디(LDD; Light Doped Drain) 구조가 만들어진다.
다음에 도 2c를 참조하면, 밀집도가 높은 영역(A)의 게이트 패턴(212) 및 밀집도가 낮은 영역(B)의 게이트 패턴(212) 전면에 버퍼산화막(216) 및 스페이서용 질화막(218)을 순차적으로 형성한다. 버퍼산화막(216)은 스페이서용 질화막(218)과 반도체 기판(200)이 직접 접촉하여 발생하는 스트레스를 방지하기 위한 것으로서 80-100Å의 두께로 형성할 수 있다. 스페이서용 질화막(218)은 게이트 패턴간 공간이 좁아짐에 따라 얇게 증착될 수 있으면서도 우수한 스텝 커버리지(step-coverage)를 가지고 있으며, 90-120Å의 두께로 형성한다.
한편 종래 기술에서는 상기 스페이서용 질화막(218)위에 상대적으로 두꺼운 두께를 가진 스페이서용 산화막을 증착하였다(도 1참조). 이와 같이 두꺼운 두께로 스페이서용 산화막을 증착할 경우, 게이트 패턴의 밀집도가 높은 영역에는 얇게 증착되고, 밀집도가 낮은 영역에는 두껍게 증착되면서 증착 로딩 효과가 발생하였다. 증착 로딩 효과는 전체 주변회로영역의 게이트 스택의 오.엔.오(ONO) 구조의 스페이서의 측벽두께상의 균일도(uniformity)를 떨어트리고, 이에 따라 문턱전압이 감소하면서 반도체 소자의 전기적 동작 특성이 나빠진다. 이에 따라 본 발명에서는 스페이서용 산화막을 두 단계로 나누어 증착하여 스페이서의 측벽두께상의 균일도를 향상시키고자 한다. 이를 도면을 참조하여 설명하기로 한다.
도 2d를 참조하면, 밀집도가 높은 영역(A)의 게이트 패턴(212) 및 밀집도가 낮은 영역(B)의 게이트 패턴(212) 전면에 제1 스페이서용 산화막(220) 및 제2 스페이서용 산화막(222)을 형성한다. 여기서 제1 및 제2 스페이서용 산화막(220, 222)은 50-100Å의 두께로 형성한다.
다음에 도 2e를 참조하면, 밀집도가 낮은 영역(B)의 게이트 패턴(212)상에 형성되어 있는 제2 스페이서용 산화막(222)을 제거한다. 이를 위해 밀집도가 높은 영역(A)의 게이트 패턴(212) 상에 감광막을 도포 및 패터닝하여 밀집도가 높은 영역(A)의 게이트 패턴(212)을 차단하는 감광막 패턴(224)을 형성한다. 다음에 감광막 패턴(224)을 마스크로 하여 밀집도가 낮은 영역(B)의 제2 스페이서용 산화막(222)을 제거한다. 여기서 제2 스페이서용 산화막(222)은 습식식각 또는 건식식각방법을 이용하여 제거할 수 있다.
다음에 도 2f를 참조하면, 밀집도가 높은 영역(A)의 게이트 패턴(212) 및 밀집도가 낮은 영역(B)의 게이트 패턴(212) 전면에 제3 스페이서용 산화막(226)을 300-500Å의 두께로 형성한다. 그러면 밀집도가 높은 영역(A)의 게이트 스택(212) 상에 중복증착(double deposition)을 선택적으로 실시할 수 있어 충분한 두께의 스페이서용 산화막을 증착할 수 있으므로 스페이서용 산화막이 상대적으로 얇게 증착되면서 패턴의 밀도 차이가 발생하는 것을 방지할 수 있다.
다음에 도 2g를 참조하면, 밀집도 높은 영역(A)의 게이트 패턴(212) 양 측면에 버퍼산화막(230), 스페이서 질화막(232) 및 제1 스페이서 산화막(234)이 순차적으로 적층된 구조인 오.엔.오(ONO; Oxide/Nitride/Oxide) 구조의 제1 게이트 스페이서(236)를 형성한다. 이와 함께 밀집도가 낮은 영역(B)의 게이트 패턴(212) 양 측면에 버퍼산화막(230), 스페이서 질화막(232) 및 제2 스페이서 산화막(238)이 순차적으로 적층된 구조인 오.엔.오(ONO; Oxide/Nitride/Oxide) 구조의 제2 게이트 스페이서(240)를 형성한다. 여기서 제1 게이트 스페이서(234)는 스페이서용 산화막 이 중복증착되어 제2 게이트 스페이서(238)보다 상대적으로 더 두꺼운 두께로 형성할 수 있다.
본 발명에 따른 반도체 소자의 트랜지스터는, 게이트 패턴의 오.엔.오(ONO; Oxide/Nitride/Oxide) 구조를 포함하는 게이트 스페이서 형성시 스페이서용 산화막을 2단계로 나누어 증착함으로써 밀집도가 높은 영역에 충분한 두께의 스페이서용 산화막을 증착할 수 있으므로 스페이서용 산화막이 상대적으로 얇게 증착되면서 패턴의 밀도 차이가 발생하는 것을 방지할 수 있다. 이에 따라 게이트 스페이서 측벽두께의 균일도를 개선할 수 있어 균일한 문턱전압을 확보할 수 있으므로 리프레시 특성을 향상할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트랜지스터 형성방법에 의하면, 주변회로영역 게이트 패턴의 게이트 스페이서 형성시 스페이서용 산화막을 2단계로 증착함으로써 게이트 스페이서 측벽두께의 균일도를 향상할 수 있다. 게이트 스페이서 측벽두께의 균일도를 향상시킴으로써 균일한 문턱전압을 확보할 수 있어 우수한 리프레시 특성을 가진 반도체 소자를 형성할 수 있다.
Claims (5)
- 반도체 기판의 주변회로영역 상에 게이트 패턴을 형성하되, 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴을 포함하는 단계;상기 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 버퍼산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계;상기 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 제1 스페이서용 산화막 및 제2 스페이서용 산화막을 형성하는 단계;상기 밀집도가 높은 영역의 게이트 패턴을 차단하는 감광막 패턴을 형성하고, 상기 제2 스페이서용 산화막을 제거하는 단계;상기 반도체 기판 전면에 제3 스페이서용 산화막을 형성하는 단계; 및상기 게이트 패턴 양 측면에 버퍼산화막, 스페이서 질화막 및 스페이서 산화막이 적층된 구조로 이루어진 게이트 스페이서를 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서,상기 주변회로영역 상에 게이트 패턴을 형성하는 단계 이후에상기 게이트 패턴 상에 산화공정을 실시하여 스크린 산화막을 형성하는 단계; 및상기 스크린 산화막을 마스크로 이온주입을 실시하는 단계를 더 포함하는 것 을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서,상기 버퍼산화막은 80-100Å의 두께로 형성하고, 상기 스페이서용 질화막은 90-120Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서,상기 제1 스페이서용 산화막 및 제2 스페이서용 산화막은 50-100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서,상기 제3 스페이서용 산화막은 300-500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
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