KR20090041152A - 균일한 두께의 게이트 유전막을 갖는 리세스 채널트랜지스터의 제조방법 - Google Patents

균일한 두께의 게이트 유전막을 갖는 리세스 채널트랜지스터의 제조방법 Download PDF

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Abstract

균일한 두께의 게이트 유전막을 갖는 리세스 채널 트랜지스터의 제조방법을 제공한다. 반도체 기판 상에 제 1 마스크 패턴을 형성한다. 상기 제 1 마스크 패턴을 식각마스크로 하여 상기 반도체 기판을 식각하여 예비 트렌치를 형성한다. 상기 제 1 마스크 패턴을 부분적으로 식각하여 상기 반도체 기판 상에 제 2 마스크 패턴을 형성한다. 여기서, 상기 제 2 마스크 패턴에 의해 상기 예비 트렌치에 인접한 상기 반도체 기판 상면을 노출시킨다. 상기 제 2 마스크 패턴을 식각마스크로 하여 상기 노출된 반도체 기판을 식각하여 게이트 트렌치를 형성한다. 상기 게이트 트렌치의 내벽에 게이트 유전막을 형성한다. 상기 게이트 트렌치를 채우는 게이트 전극을 형성한다.

Description

균일한 두께의 게이트 유전막을 갖는 리세스 채널 트랜지스터의 제조방법{Method of forming recess channel transistor having uniform gate dielectric layer}
본 발명은 리세스 채널 트랜지스터의 제조방법에 관한 것으로, 특히 균일한 두께의 게이트 유전막을 갖는 리세스 채널 트랜지스터 제조방법에 관한 것이다.
반도체소자의 고집적화에 따라, 상기 반도체소자를 구성하는 패턴들의 크기 및 간격이 현저하게 좁아지고 있다. 게이트 전극의 축소는 채널길이(channel length)의 감소를 유발한다. 이 경우에, 단 채널 효과(short channel effect)와 같은 여러 가지 문제점들을 야기한다. 이와 같은 문제점들을 개선하기 위하여, 상기 게이트 전극의 평면 크기에 비하여 상대적으로 긴 유효 채널 길이(effective channel length)를 갖는 리세스 채널 트랜지스터(recess channel transistor)가 연구되고 있다. 예를 들면, 상기 리세스 채널 트랜지스터에 관하여 미국특허 6,476,444 B1 호에 "반도체 소자 및 그 제조방법(Semiconductor device and method for fabrication the same)" 이라는 제목으로 민(Min)에 의해 개시된 바 있다.
도 1은 종래 기술에 의한 리세스 채널 트랜지스터(recess channel transistor)의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(11) 상에 활성영역(12)을 한정하는 소자분리막(13)을 형성한다. 상기 활성영역(12)에 게이트 트렌치(12T)를 형성한다. 상기 게이트 트렌치(12T)의 내벽 및 상기 활성영역(12)의 상부표면을 덮는 게이트 유전막(15)을 형성한다. 상기 게이트 유전막(15) 상에 상기 게이트 트렌치(12T)를 채우는 게이트 전극(17)을 형성한다. 상기 게이트 전극(17)은 상기 활성영역(12)보다 상부로 돌출되도록 형성한다. 상기 게이트 전극(17) 상에 마스크패턴(18)이 잔존할 수 있다. 상기 게이트 전극(17) 양측에 인접한 상기 활성영역(12)에 소스/드레인 영역들(19)을 형성한다.
상기 게이트 유전막(15)은 상기 게이트 트렌치(12T)의 측벽 상에서 제 1 두께(D1)를 갖도록 형성되고, 상기 활성영역(12)의 상부표면과 상기 게이트 트렌치(12T) 측벽이 만나는 코너(corner) 부분에서 제 2 두께(D2)를 갖도록 형성된다. 도시된 바와 같이, 상기 제 2 두께(D2)는 상기 제 1 두께(D1)에 비하여 현저히 얇게 형성된다. 즉, 상기 게이트 유전막(15)은 상기 활성영역(12)의 상기 코너부분에서 얇게 형성되는 경향을 보인다.
상기 코너부분에서와 같은 상기 게이트 유전막(15)의 두께 감소는 게이트 유도 드레인 누설(gate induced drain leakage; GIDL)과 같은 누설전류 증가의 원인을 제공한다. 상기 게이트 유도 드레인 누설(GIDL)은 디램(DRAM)과 같은 반도체메모리소자의 데이터 보유(data retention) 특성 저하를 유발한다.
본 발명이 해결하고자 하는 기술적 과제는 게이트 트렌치의 상부코너에서 게이트 유전막 두께가 얇게 형성되어 소자특성을 열화시키는 것을 개선하기 위한 리세스 채널 트랜지스터의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명은, 균일한 두께의 게이트 유전막을 갖는 리세스 채널 트랜지스터의 제조방법을 제공한다. 반도체 기판 상에 제 1 마스크 패턴을 형성한다. 상기 제 1 마스크 패턴을 식각마스크로 하여 상기 반도체 기판을 식각하여 예비 트렌치를 형성한다. 상기 제 1 마스크 패턴을 부분적으로 식각하여 상기 반도체 기판 상에 제 2 마스크 패턴을 형성한다. 여기서, 상기 제 2 마스크 패턴에 의해 상기 예비 트렌치에 인접한 상기 반도체 기판 상면을 노출시킨다. 상기 제 2 마스크 패턴을 식각마스크로 하여 상기 노출된 반도체 기판을 식각하여 게이트 트렌치를 형성한다. 상기 게이트 트렌치의 내벽에 게이트 유전막을 형성한다. 상기 게이트 트렌치를 채우는 게이트 전극을 형성한다.
본 발명의 몇몇 실시예에 있어서, 상기 반도체 기판을 식각하여 게이트 트렌치를 형성하는 것은 이방성 식각방법을 사용하여 수행하는 것을 포함할 수 있다.
다른 실시예에 있어서, 상기 게이트 트렌치의 상부코너측벽이 상기 반도체 기판의 상면에 대하여 90°보다 큰 각도를 갖도록 형성할 수 있다.
다른 실시예에 있어서, 상기 게이트 트렌치의 상부코너측벽은 상기 반도체 기판의 상면에 대하여 상기 예비 트렌치의 상부코너측벽보다 더 큰 각도를 갖도록 형성할 수 있다.
다른 실시예에 있어서, 상기 게이트 트렌치를 형성한 후에 수소(H2) 분위기 하에서 열처리 공정을 수행할 수 있다. 여기서 상기 게이트 트렌치 상부코너측벽은 라운딩될 수 있다.
다른 실시예에 있어서, 상기 게이트 전극은 상기 게이트 트렌치 상부코너측벽에 접촉된 상기 게이트 유전막을 노출시키도록 상기 게이트 트렌치의 측벽 상을 덮을 수 있다.
또 다른 실시예들에서, 상기 게이트 전극의 측벽을 덮는 게이트 스페이서를 형성할 수 있다. 여기서, 상기 게이트 스페이서는 상기 게이트 트렌치의 상부코너측벽과 상기 게이트 전극 사이를 채울 수 있다.
본 발명에 따르면, 게이트 트렌치의 상부코너측벽을 식각하여 경사진 프로파일을 형성할 수 있다. 추가적으로 수소 열처리를 하여 상기 게이트 트렌치의 상부코너는 라운딩된 프로파일을 갖는 리세스 채널 트랜지스터를 제공할 수 있다. 따라서, 상기 게이트 트렌치의 상부코너에서 게이트 유전막이 두껍게 형성될 수 있다. 이에 따라, 리세스 채널 트랜지스터의 누설전류를 현저히 감소시킬 수 있어 우수한 전기적 특성을 갖는 리세스 채널 트랜지스터를 구현할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 2 을 참조하면, 반도체기판(51)에 활성영역(52)을 한정하는 소자분리막(53)을 형성할 수 있다. 상기 반도체기판(51)은 벌크 웨이퍼(bulk wafer) 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 실리콘웨이퍼일 수 있다. 상기 반도체기판(51)에는 웰(well) 형성과 같은 불순물이온들을 주입하는 공정이 추가될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 소자분리막(53)은 트렌치 소자분리(shallow trench isolation; STI)기 술을 이용하여 형성할 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 그 결과, 상기 활성영역(52)의 상부표면은 노출될 수 있다.
도 3을 참조하면, 상기 소자분리막(53)을 갖는 상기 반도체기판(51)에 제 1 마스크패턴(57)을 형성할 수 있다. 상기 제 1 마스크패턴(57)을 식각마스크로 사용하여 상기 반도체 기판(51)을 부분적으로 식각하여 예비 트렌치(61)를 형성할 수 있다.
구체적으로, 상기 제 1 마스크패턴(57)은 상기 반도체기판(51)의 전면 상에 중온산화막(medium temperature oxide; MTO; 55) 및 실리콘산질화막(56)을 차례로 적층 한 후, 사진 및 식각공정을 이용하여 형성할 수 있다. 이와는 달리, 상기 제 1 마스크패턴(57)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 포토레지스트막, 및/또는 이들의 조합막으로 형성할 수도 있다. 상기 예비 트렌치(61)는 상기 제 1 마스크패턴(57)을 식각마스크로 사용하여 상기 반도체 기판(51)을 이방성 식각하여 형성할 수 있다. 상기 예비 트렌치(61)를 형성하는 동안 상기 제 1 마스크패턴(57) 또한 부분적으로 식각되어 그 두께가 얇아질 수 있다. 상기 제 1 마스크 패턴을 상기 중온산화막(55) 및 상기 실리콘산질화막(56)을 차례로 적층하여 형성한 경우는 상기 예비 트렌치(61)를 형성하는 동안 상기 실리콘산질화막(56)은 제거될 수 있다.
상기 예비 트렌치(61)는 상부보다 하부의 폭이 좁은 역 사다리꼴, 또는 상부보다 하부의 폭이 넓은 사다리꼴로 형성할 수도 있으나, 이하에서는, 상부 및 하부 의 폭이 실질적으로 동일한 경우를 상정하여 설명하기로 한다.
상기 예비 트렌치(61)의 측벽들 및 바닥에 상기 활성영역(52)이 노출될 수 있다. 상기 예비 트렌치(61)는 상기 소자분리막(53)의 바닥보다 높은 레벨에 형성할 수 있다.
도 4를 참조하면, 도 3의 상기 제 1 마스크 패턴(57)을 부분적으로 식각하여 제 2 마스크 패턴(58)을 형성할 수 있다. 구체적으로, 상기 제 1 마스크 패턴(57)이 상기 중온산화막(55) 및 상기 실리콘산질화막(56)을 포함하는 경우에는 상기 중온산화막(55)을 부분적으로 식각하여 제 2 마스크 패턴(58)을 형성할 수 있다.
상기 제 2 마스크 패턴(58)에 의해 상기 예비 트렌치(61)에 인접한 상기 반도체 기판(51) 상면을 노출시킬 수 있다. 이 때, 상기 예비 트렌치(61)의 상부 코너(A)는 모서리질 수 있다.
상기 제 1 마스크 패턴(57)을 부분적으로 식각하는 것은 등방성 식각방법을 사용할 수 있다. 이 때, 상기 제 2 마스크 패턴(58)은 상기 예비 트렌치(61)에 인접한 상기 활성영역(52) 상부면과 단차가 지도록 형성할 수 있다. 상기 제 1 마스크 패턴(57)을 부분적으로 식각하는 동안 상기 예비 트렌치(61)에 인접한 상기 제 1 마스크 패턴(57)의 측벽 및 상면이 함께 식각될 수 있다. 따라서, 상기 제 2 마스크 패턴(58)은 상기 제 1 마스크 패턴(57)보다 얇을 수 있다.
도 5를 참조하면, 상기 제 2 마스크 패턴(58)을 식각마스크로 하여 상기 노출된 반도체 기판(51)을 식각하여 게이트 트렌치(61')를 형성할 수 있다. 상기 반도체 기판(51)을 식각하여 게이트 트렌치(61')를 형성하는 것은 이방성 식각방법을 사용하여 수행하는 것을 포함할 수 있다.
상기 게이트 트렌치의 상부코너측벽(41')이 상기 반도체 기판(51)의 상면에 대하여 90°보다 큰 각도를 갖도록 형성할 수 있다. 구체적으로, 상기 게이트 트렌치의 상부코너(A') 내에서, 상기 반도체 기판(51)의 상면과 상기 게이트 트렌치의 상부코너측벽(41')이 만나는 점은 큰 각과 작은 각을 가질 수 있다. 상기 작은 각은 상기 반도체 기판(51) 내에 존재할 수 있다. 상기 게이트 트렌치의 상부코너측벽(41')과 상기 반도체 기판(51)의 상면이 이루는 각은 상기 작은 각으로 정의할 수 있다.
상기 게이트 트렌치의 상부코너측벽(41')은 상기 반도체 기판(51)의 상면에 대하여 상기 예비 트렌치의 상부코너측벽(41)보다 더 큰 각도를 갖도록 형성할 수 있다. 구체적으로, 도 4를 다시 참조하면 상기 예비 트렌치의 상부코너(A) 내에서, 상기 반도체 기판(51)의 상면과 상기 예비 트렌치의 상부코너측벽(41)이 만나는 점은 큰 각과 작은 각을 가질 수 있다. 상기 작은 각은 상기 반도체 기판(51) 내에 존재할 수 있다. 상기 예비 트렌치의 상부코너측벽(41)과 상기 반도체 기판(51)의 상면이 이루는 각은 상기 작은 각으로 정의할 수 있다.
상기 게이트 트렌치(61')를 형성하는 동안 상기 예비 트렌치(61)의 하부면이 식각되어 상기 게이트 트렌치(61')의 하부면은 상기 예비 트렌치(61)의 하부면보다 낮은 레벨에 형성될 수 있다. 상기 제 1 마스크 패턴(57)을 부분적으로 식각하여 제 2 마스크 패턴(58)을 형성할 때, 상기 예비 트렌치(61)에 인접한 상기 반도체 기판(51) 상면이 노출되는 면적이 클수록 상기 게이트 트렌치(61')의 상부코 너(A)는 상기 반도체 기판(51) 상면에 대하여 더욱 완만해질 수 있다.
도 6을 참조하면, 상기 제 2 마스크 패턴(58)을 제거하여 상기 반도체 기판(51) 상면을 노출할 수 있다. 상기 반도체기판(51)을 수소(H2) 분위기하에 열처리할 수 있다. 상기 열처리를 하여 상기 게이트 트렌치(61')의 상부코너(A')를 둥글게 만들면서 상기 게이트 트렌치(61')를 형성할 때 생긴 표면손상을 회복시킬 수 있다. 상기 게이트 트렌치(61')의 상부코너(A')가 둥글게 만들어진 것은 상기 게이트 트렌치(61') 표면에 존재하는 실리콘 격자들이 수소분위기에서 급속 열처리할 때 실리콘 격자의 이동 현상에 의하여 표면의 격자들이 새로운 결정구조로 변화되었기 때문이다.
상기 게이트 트렌치(61')의 내벽에 게이트 유전막(75)을 형성할 수 있다. 상기 게이트 유전막(75)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-K dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 상기 게이트 유전막(75)은 화학기상증착법(chemical vapor deposition; CVD), 또는 원자층증착법(atomic layer deposition; ALD)으로 형성할 수 있다.
상기 게이트 유전막(75)은 상기 게이트 트렌치(61')의 측벽 상에서 제 3 두께(D3)를 갖도록 형성되고, 상기 게이트 트렌치(61')의 상부코너(A')에서 제 4 두께(D4)를 갖도록 형성된다.
도시된 바와 같이, 상기 게이트 트렌치(61')의 상부코너(A')가 라운딩되어 상기 제 4 두께(D4)는 종래기술에 의하여 형성된 게이트 유전막의 두께보다 두껍게 형성될 수 있다. 따라서 상기 제 4 두께(D4)는 상기 게이트 트렌치(61')의 측벽 상 의 상기 제 3 두께(D3)에 가깝게 형성될 수 있다. 따라서, 상기 게이트 유전막(75)은 균일하게 형성될 수 있다. 그 결과, 문턱전압을 향상시킬 수 있고 고신뢰성을 갖는 트랜지스터 특성을 얻을 수 있다.
도 7을 참조하면, 상기 게이트 유전막(75) 상에 게이트 전극(77) 및 게이트 캐핑패턴(78)을 형성할 수 있다. 상기 게이트 전극(77) 및 상기 게이트 캐핑패턴(78)의 측벽에 게이트 스페이서(79)를 형성할 수 있다. 상기 게이트 전극(77) 양측에 인접한 상기 활성영역(52)에 소스/드레인 영역들(81)을 형성할 수 있다.
상기 게이트 전극(77)은 상기 게이트 트렌치(61')를 채우도록 형성할 수 있다. 상기 게이트 전극(77)은 상기 활성영역(52)보다 높은 레벨에 돌출될 수 있다. 상기 게이트 전극(77)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 게이트 캐핑패턴(78)은 상기 게이트 전극(77) 상에 적층 될 수 있다. 상기 게이트 캐핑패턴(78)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 게이트 캐핑패턴(78)은 상기 게이트 전극(77)을 형성하는 동안 식각마스크의 역할을 할 수 있다. 상기 게이트 스페이서(79)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
상기 소스/드레인 영역들(81)은 상기 게이트 캐핑패턴(78) 및 상기 게이트 전극(77)을 마스크로 사용하는 이온주입 공정을 이용하여 형성할 수 있다. 예를 들면, 상기 소스/드레인 영역들(81)은 상기 활성영역(52)과 다른 도전형의 불순물이 온들을 주입하여 형성할 수 있다. 상기 소스/드레인 영역들(81)은 상기 게이트 전극(77)의 바닥보다 높은 레벨에 형성할 수 있다.
상기 게이트 유전막(75)은 상기 게이트 트렌치(61')의 상부코너(A')에서 상기 게이트 전극(77) 및 상기 소스/드레인 영역들(81) 사이에 필요한 유전막 두께를 확보할 수 있다.
이에 따라, 상기 게이트 전극(77)에 인접한 상기 소스/드레인 영역들(81)의 상부 코너부분에서 발생할 수 있는 게이트 유도 드레인 누설(gate induced drain leakage; GIDL)과 같은 누설전류를 효과적으로 감소시킬 수 있다. 상기 게이트 전극(77), 상기 소스/드레인 영역들(81), 상기 활성영역(52) 및 상기 게이트 유전막(75)은 리세스 채널 트랜지스터(recess channel transistor)를 구성할 수 있다. 다시 말해서, 우수한 전기적 특성을 갖는 상기 리세스 채널 트랜지스터를 구현할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 리세스 채널 트랜지스터 제조방법을 설명하기 위한 단면도이다.
도 8을 참조하면, 도 2 내지 도 6을 참조하여 설명된 것과 동일한 방법을 사용하여 상기 게이트 트렌치(61')의 상부코너(A')에서 상기 게이트 유전막(75)이 균일하게 형성될 수 있도록 상기 게이트 트렌치(61')의 상부코너(A')가 라운딩된 프로파일을 형성할 수 있다. 상기 게이트 유전막(75) 상에 상기 게이트 트렌치(61')의 측벽 및 바닥면을 덮는 게이트 도전막을 형성할 수 있다. 상기 게이트 도전막은 상기 게이트 트렌치(61')를 채울 수 있다. 상기 게이트 도전막을 패터닝할 수 있 다. 상기 게이트 유전막(75) 상에 게이트 전극(87) 및 게이트 캐핑패턴(88)을 형성할 수 있다. 상기 게이트 캐핑패턴(88)은 상기 게이트 전극(87)을 형성하는 동안 식각마스크의 역할을 할 수 있다. 상기 게이트 전극(87)은 상기 활성영역(52)보다 높은 레벨에 돌출될 수 있다. 상기 게이트 전극(87) 양측에 인접한 상기 활성영역(52)에 소스/드레인 영역들(81)을 형성할 수 있다.
상기 게이트 전극(87)은 상기 게이트 트렌치(61')의 상부코너(A')에 형성된 상기 게이트 유전막(75)을 노출시키도록 상기 게이트 트렌치(61')의 측벽 상을 덮을 수 있다. 상기 게이트 전극(87)의 측벽을 덮는 게이트 스페이서(89)를 형성할 수 있다. 이 때, 상기 게이트 스페이서(89)는 상기 게이트 트렌치(61')의 상부코너(B)와 상기 게이트 전극(87) 사이를 채울 수 있다.
상기 게이트 전극(87)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 게이트 캐핑패턴(88)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 게이트 스페이서(79)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
상기 소스/드레인 영역들(81)은 이온주입 공정을 이용하여 형성할 수 있다. 예를 들면, 상기 소스/드레인 영역들(81)은 상기 활성영역(52)과 다른 도전형의 불순물이온들을 주입하여 형성할 수 있다. 상기 소스/드레인 영역들(81)은 상기 게이트 전극(87)의 바닥보다 높은 레벨에 형성할 수 있다.
상기 본 발명의 다른 실시예는 전계 집중 및 트렌치 상단부 폭 증가에 따른 전류 구동 능력 감소를 방지하기 위해 게이트 전극의 폭을 게이트 트렌치 폭보다 작게 형성하는 이너 게이트(Inner Gate) 구조에 적용될 수 있다. 상기 이너 게이트(Inner Gate) 구조의 경우 게이트 사이즈 감소에 따라 오정렬(Mis-Alignment)이 일어날 수 있는데, 본 발명의 다른 실시예를 적용할 경우 상기 오정렬에 따른 문제를 방지할 수 있다. 이는 게이트 트렌치의 상부코너가 라운딩되어 상기 게이트 트렌치의 상부코너에서 게이트 유전막이 얇게 형성되는 것을 개선하고, 균일한 두께를 갖는 게이트 유전막을 형성할 수 있기 때문이다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 리세스 채널 트랜지스터 제조방법을 설명하기 위한 단면도이다.

Claims (7)

  1. 반도체 기판 상에 제 1 마스크 패턴을 형성하고,
    상기 제 1 마스크 패턴을 식각마스크로 하여 상기 반도체 기판을 식각하여 예비 트렌치를 형성하고,
    상기 제 1 마스크 패턴을 부분적으로 식각하여 상기 반도체 기판 상에 제 2 마스크 패턴을 형성하되, 상기 제 2 마스크 패턴에 의해 상기 예비 트렌치에 인접한 상기 반도체 기판 상면을 노출시키고,
    상기 제 2 마스크 패턴을 식각마스크로 하여 상기 노출된 반도체 기판을 식각하여 게이트 트렌치를 형성하고,
    상기 게이트 트렌치의 내벽에 게이트 유전막을 형성하고,
    상기 게이트 트렌치를 채우는 게이트 전극을 형성하는 것을 포함하는 리세스 채널 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판을 식각하여 게이트 트렌치를 형성하는 것은
    이방성 식각방법을 사용하여 수행하는 것을 포함하는 리세스 채널 트랜지스터 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 트렌치를 형성하는 것은
    상기 게이트 트렌치의 상부코너측벽이 상기 반도체 기판의 상면에 대하여 90°보다 큰 각도를 갖도록 형성하는 것을 포함하는 리세스 채널 트랜지스터 제조방법.
  4. 제 3 항에 있어서,
    상기 게이트 트렌치의 상부코너측벽은 상기 반도체 기판의 상면에 대하여 상기 예비 트렌치의 상부코너측벽보다 더 큰 각도를 갖도록 형성하는 것을 포함하는 리세스 채널 트랜지스터 제조방법.
  5. 제 1 항에 있어서,
    상기 게이트 트렌치를 형성한 후에
    수소(H2) 분위기 하에서 열처리 공정을 수행하는 것을 더 포함하되, 상기 게이트 트렌치의 상부코너가 라운딩되는 리세스 채널 트랜지스터 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 상기 게이트 트렌치의 상부코너에 형성된 상기 게이트 유전막을 노출시키도록 상기 게이트 트렌치의 측벽 상을 덮는 리세스 채널 트랜지스터 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 전극의 측벽을 덮는 게이트 스페이서를 형성하는 것을 더 포함하되, 상기 게이트 스페이서는 상기 게이트 트렌치의 상부코너와 상기 게이트 전극 사이를 채우는 리세스 채널 트랜지스터 제조방법.
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