KR20080045451A - 리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자및 그 제조방법 - Google Patents

리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자및 그 제조방법 Download PDF

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Abstract

리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 반도체기판을 구비한다. 상기 반도체기판 내에 활성영역을 한정하는 소자분리막이 배치된다. 상기 활성영역 및 상기 소자분리막 사이에 라이너(liner) 개재된다. 상기 활성영역을 가로지르는 게이트 트렌치가 배치된다. 상기 게이트 트렌치를 채우면서 상기 활성영역을 가로지르도록 게이트 전극이 배치된다. 상기 활성영역 및 상기 소자분리막 사이에 라이너 리세스 영역이 배치된다. 이때, 상기 라이너 리세스 영역은 상기 게이트 전극 하부에 배치된다. 또한, 상기 라이너 리세스 영역에 의해 상기 활성영역의 측벽들이 노출된다. 상기 라이너 리세스 영역의 내부에 형성되며 상기 게이트 전극에 접촉되는 게이트 전극 연장부가 배치된다. 리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자의 제조방법 또한 제공된다.
Figure P1020060114588
리세스 채널, 라이너 리세스 영역, 라이너, 소자분리막, 게이트 전극 연장부

Description

리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자 및 그 제조방법{Semiconductor device having MOS transistor with recessed channel and method of fabricating the same}
도 1은 본 발명의 실시예들에 따른 반도체소자의 평면도이다.
도 2 내지 도 5는 본 발명의 실시예들에 따른 반도체소자의 단면도들이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자가 고집적화 됨에 따라, 소자 형성 영역, 즉 활성영역의 크기가 감소하게 되고, 활성영역에 형성되는 모스 트랜지스터의 채널 길이가 줄어들게 된다. 모스 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해지는데 이러한 현상을 단채널 효과(short channel effect)라 한다. 또한, 활성영역의 축소에 따라 채널의 폭도 감소하게 되어 역치 전압(threshold voltage)이 증가하는 협채널 효과(narrow width effect)가 나타난다.
특히, 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 그 대표적인 것으로 핀(fin) 구조, DELTA(fully DEpleted Lean-channel TrAnsistor) 구조 및 GAA(Gate All Around) 구조와 같은 수직형 트랜지스터(vertical transistor) 구조 및 리세스된 게이트 전극을 갖는 모스 트랜지스터 등이 소개된 바 있다.
상기 리세스된 게이트 전극을 갖는 모스 트랜지스터는 반도체기판을 일부 리세스시켜 리세스된 영역에 게이트를 형성하고 게이트의 양측 실리콘 기판에 채널을 형성하는 것이다. 따라서, 반도체소자의 집적도가 증가 할지라도, 상기 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터이다.
그러나, 상기 리세스된 게이트 전극을 갖는 모스 트랜지스터의 경우 채널 길이가 증가하여 단채널 효과는 억제할 수 있으나, 채널 폭은 그대로 이므로 소자의 고집적화에 따른 협채널 효과(narrow width effect)는 그대로 나타나게 된다.
미국 특허 제6,413,802호에는 평행한 복수개의 얇은 채널 핀(fin)이 소오스/드레인 영역 사이에 제공되고 상기 채널의 상면 및 측벽 상으로 게이트 전극이 확장되는 구조의 핀형 모스 트랜지스터가 개시되어 있다. 상기 핀형 모스 트랜지스터에 의하면, 채널 핀의 양 측면 상에 게이트 전극이 형성되어 상기 양 측면으로부터 게이트 제어가 이루어짐으로써 협채널 효과를 감소시킬 수 있다. 그러나, 핀형 모스 트랜지스터는 복수개의 채널 핀이 게이트의 폭 방향을 따라 평행하게 형성되기 때문에 채널 영역 및 소오스/드레인 영역이 차지하는 면적이 커지게 되고, 채널 수가 늘어남에 따라 소오스/드레인 접합 캐패시턴스(junction capacitance)가 증가하는 문제가 있다.
DELTA 구조의 모스 트랜지스터 예는 미국 특허 공보 제4,996,574호 등에 기재되어 있다. DELTA 구조에서는 채널을 형성하는 활성영역 층이 일정 폭을 가지고 수직으로 돌출되도록 형성된다. 또한, 게이트 전극이 수직으로 돌출된 채널 영역을 감싸도록 형성된다. 따라서, 돌출된 부분의 높이가 채널의 폭을 이루고, 돌출된 부분의 폭이 채널층이 두께가 형성된다. 이렇게 형성된 채널에서는 돌출된 부분의 양 면을 모두 이용할 수 있으므로, 채널의 폭이 두 배가 되는 효과를 얻을 수 있어 협채널 효과를 방지할 수 있다. 또한, 돌출된 부분의 폭을 줄일 경우, 양 면에 형성되는 채널의 공핍층이 서로 겹치도록 만들어 채널 도전성을 증가시킬 수 있다.
그러나, 이러한 DELTA 구조의 모스 트랜지스터를 벌크형 실리콘 기판에 구현하는 경우, 기판에 채널을 이루게 될 부분이 돌출되도록 기판을 가공하고 돌출된 부분을 산화 방지막으로 덮은 상태에서 기판 산화를 실시하여야 한다. 이대, 산화를 과도하게 실시하면 채널을 이룰 돌출부와 기판 본체를 연결하는 부분이 산화 방지막으로 보호되지 않은 부분으로부터 측면 확산된 산소에 의해 산화됨으로써, 채널과 기판 본체가 격리된다. 이와 같이 과도한 산화에 의해 채널 격리가 이루어지면서 연결부 쪽 채널의 두께가 좁아지고, 단결정층이 산화 과정에서 응력을 받아 손상을 입는 문제가 발생한다.
반면, GAA 구조의 모스 트랜지스터는 게이트 전극이 브릿지 구조의 활성영역 전면을 감싸도록 형성되기 때문에 채널의 폭이 증가하여, 상기 DELTA 구조의 모스 트랜지스터에 비해 소자의 전기적인 특성이 우수하다. 이와 같은 GAA 구조를 갖는 모스 트랜지스터 및 그 제조방법의 한 예가 미국특허번호 6,495,403호에 개시되어 있다. 상기 모스 트랜지스터의 제조 방법은 선택적 에피택시얼 성장방법을 사용하여 실리콘 게르마늄층 또는 게르마늄층 상에 단결정 실리콘막을 형성하고, 상기 단결정 실리콘막의 전면을 둘러싸는 게이트 전극을 형성하여 기존의 에피택시얼 성장 방법으로 성장된 폴리 실리콘막 보다 전기적인 특성이 우수한 단결정 실리콘막이 채널 형성영역으로 사용되도록 할 수 있다.
하지만, 종래 기술에 따른 GAA 구조의 모스 트랜지스터 제조 방법은 벌크 실리콘 기판보다 결정 결함(crystalline defect) 발생율이 높은 에피택시얼 성장(epitaxial growth)방법으로 성장된 단결정 실리콘막을 채널 형성영역으로 형성하기 때문에 소자의 신뢰성을 떨어뜨리는 단점이 있으며 또한, 소스영역 및 드레인 영역의 활성영역이 단결정 실리콘에 비해 전기전도도가 떨어지는 폴리 실리콘으로 형성되기 때문에 전기적인 특성이 떨어지는 단점이 있다. 또한, 상기 GAA 구조의 모스 트랜지스터는 채널 폭의 증가에 의한 협채널 효과는 방지할 수 있으나 채널길이는 개선효과가 없어 단채널 효과에는 그대로 나타나게 된다.
따라서, 소자의 고집적화에 따른 단채널 효과 및 협채널 효과를 모두 억제할 수 있으면서 제조방법이 용이한 구조의 모스 트랜지스터에 대한 연구가 요구되 고 있다.
본 발명이 이루고자 하는 기술적 과제는 소자의 고집적화에 따른 단채널 효과 및 협채널 효과를 모두 억제할 수 있으면서 제조방법이 용이한 구조를 갖는 리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자 및 그 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여, 리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자 및 그 제조방법을 제공한다.
본 발명의 일 양태에 따르면, 리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자를 제공한다. 상기 반도체소자는 반도체기판을 구비한다. 상기 반도체기판 내에 활성영역을 한정하는 소자분리막이 배치된다. 상기 활성영역 및 상기 소자분리막 사이에 라이너(liner) 개재된다. 상기 활성영역을 가로지르는 게이트 트렌치가 배치된다. 상기 게이트 트렌치를 채우면서 상기 활성영역을 가로지르도록 게이트 전극이 배치된다. 상기 활성영역 및 상기 소자분리막 사이에 라이너 리세스 영역이 배치된다. 이때, 상기 라이너 리세스 영역은 상기 게이트 전극 하부에 배치된다. 또한, 상기 라이너 리세스 영역에 의해 상기 활성영역의 측벽들이 노출된다. 상기 라이너 리세스 영역의 내부에 형성되며 상기 게이트 전극에 접촉되는 게이트 전극 연장부가 배치된다.
본 발명의 몇몇 실시예들에서, 상기 라이너(liner)는 실리콘 질화막일 수 있 다.
다른 실시예들에서, 상기 라이너(liner)는 200Å 이상의 두께를 가질 수 있다.
또 다른 실시예들에서, 상기 라이너는 상기 활성영역의 측벽을 덮는 산화막 라이너 및 상기 산화막 라이너를 덮는 질화막 라이너를 포함할 수 있다. 상기 질화막 라이너(liner)는 200Å 이상의 두께를 가질 수 있다.
또 다른 실시예들에서, 상기 게이트 전극 및 상기 활성영역 사이, 및 상기 게이트 전극 연장부 및 상기 활성영역 측벽들 사이에 게이트 절연막이 개재될 수 있다.
또 다른 실시예들에서, 상기 게이트 전극 양측에 인접한 상기 활성영역 내에 배치된 소오스 및 드레인 영역들이 배치될 수 있다.
본 발명의 다른 일 양태에 따르면, 리세스 채널을 구비한 모스 트랜지스터를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리 트렌치를 형성하는 것을 포함한다. 상기 소자분리 트렌치 내벽에 라이너(liner)를 형성한다. 상기 소자분리 트렌치를 채우는 소자분리막을 형성한다. 상기 소자분리막을 갖는 기판을 식각하여 상기 활성영역을 가로지르는 게이트 트렌치를 형성한다. 이때, 상기 게이트 트렌치에 의해 상기 소자분리막 측벽의 상기 라이너가 노출된다. 상기 게이트 트렌치에 의해 노출된 상기 라이너를 습식공정으로 오버식각하여 상기 활성영역 및 상기 소자분리막 사이에 라이너 리세스 영역을 형성한다. 상기 게이트 트렌치 및 상기 라이너 리세스 영역을 채우면서 상기 활성영 역을 가로지르는 게이트 전극 패턴을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 게이트 트렌치를 형성하는 것은 상기 활성영역을 부분적으로 식각할 수 있다.
다른 실시예들에서, 상기 라이너(liner)는 실리콘 질화막으로 형성할 수 있다. 상기 게이트 트렌치에 의해 노출된 상기 라이너를 습식공정으로 오버식각하는 것은 인산용액을 이용할 수 있다.
또 다른 실시예들에서, 상기 라이너(liner)는 200Å 이상의 두께로 형성할 수 있다.
또 다른 실시예들에서, 상기 라이너를 형성하는 것은 상기 활성영역의 측벽을 덮는 산화막 라이너을 형성하고, 상기 산화막 라이너를 덮는 질화막 라이너을 형성하는 것을 포함할 수 있다. 상기 게이트 트렌치에 의해 노출된 상기 라이너를 습식공정으로 오버식각하는 것은 불산용액을 이용하여 상기 산화막 라이너를 제거하고, 인산용액을 이용하여 상기 질화막 라이너를 제거하는 것을 포함할 수 있다. 상기 질화막 라이너(liner)는 200Å 이상의 두께로 형성할 수 있다.
또 다른 실시예들에서, 상기 게이트 전극 패턴을 형성하기 전에, 상기 활성영역을 덮는 게이트 절연막을 형성할 수 있다.
또 다른 실시예들에서, 상기 게이트 전극 패턴 양측의 상기 활성영역 내에 소오스 및 드레인 영역들을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체소자의 평면도이고, 도 2 내지 도 5는 본 발명의 실시예들에 따른 반도체소자의 단면도들이다. 도 2 내지 도 5에 있어서, 참조부호 "A"로 표시된 부분은 도 1의 I-I′선을 따라 취해진 영역을 나타내고, 참조부호 "B"로 표시된 부분은 도 1의 II-II′선을 따라 취해진 영역을 나타낸다.
우선, 도 1 및 도 5를 참조하여 본 발명의 실시예들에 따른 반도체소자를 설명하기로 한다.
도 1 및 도 5를 참조하면, 반도체기판(100)에 활성영역(105a)을 한정하는 소자분리 트렌치(105t) 및 상기 소자분리 트렌치(105t)를 채우는 소자분리막(120)이 제공될 수 있다. 여기서, 상기 소자분리막(120)은 얕은 트렌치 소자분리막(shallow trench isolation) 구조일 수 있다. 상기 활성영역(105a)은 장축 및 단축을 갖도록 제공되고, 장축 방향 및 단축 방향을 따라 2차원적으로 복수개가 배열될 수 있다. 상기 소자분리막(120)과 상기 반도체기판(100) 사이에 산화막 라이너(110) 및 질화막 라이너(115)가 제공될 수 있다. 상기 산화막 라이너(110)는 상기 활성영역(105a)과 접촉하여 배치될 수 있다. 상기 산화막 라이너(110)는 열산화막 일 수 있다. 상기 질화막 라이너(115)는 실리콘 질화막일 수 있다. 상기 질화막 라이너(115)는 200Å 이상의 두께일 수 있다.
상기 소자분리막(120)을 갖는 기판내에 상기 활성영역(105a)을 가로지르는 게이트 트렌치(125)가 배치된다. 상기 게이트 트렌치(125)는 상부 게이트 트렌치(125a) 및 하부 게이트 트렌치(125b)를 포함할 수 있다. 상기 하부 게이트 트렌치(125b)는 상기 상부 게이트 트렌치(125a) 보다 넓은 폭을 가질 수 있다. 또는 이와 달리, 상기 게이트 트렌치(125)는 상부 게이트 트렌치(125a)로만 구성될 수 도 있다. 상기 게이트 트렌치(125)를 채우면서 상기 활성영역(105a)을 가로지르도록 게이트 전극(125')이 배치된다. 상기 게이트 전극은 폴리실리콘막, 금속막 및 실리사이드막으로 이루어진 군으로부터 선택된 적어도 하나의 막을 포함할 수 있다.
상기 활성영역(105a) 및 상기 소자분리막(120) 사이에 라이너 리세스 영역(130)이 배치된다. 이때, 상기 라이너 리세스 영역(130)은 상기 게이트 전극(125') 하부에 배치된다. 또한, 상기 라이너 리세스 영역(130)에 의해 상기 활성영역(105a)의 측벽들이 노출된다. 상기 라이너 리세스 영역(130)의 내부에 상기 게이트 전극에 접촉되는 게이트 전극 연장부(130')가 배치된다. 상기 게이트 전극 연장부(130')는 상기 게이트 전극(125')과 동일 물질막일 수 있다. 상기 게이트 전극(125') 및 상기 게이트 전극 연장부(130')는 게이트 전극 패턴(135)을 구성할 수 있다.
상기 게이트 전극 패턴(135) 및 상기 활성영역(105a) 사이에 게이트 절연막(133)이 배치될 수 있다. 상기 게이트 절연막(133)은 실리콘 산화막 또는 고유전막일 수 있다. 상기 게이트 전극 패턴(135) 상부에 자기 정렬된 게이트 마스크 패턴(140)이 배치될 수 있다. 상기 게이트 전극 패턴(135) 및 상기 게이트 마스크 패턴(140)의 측벽들을 덮는 게이트 스페이서들(145)이 배치될 수 있다. 상기 게이트 전극 패턴(135) 양측의 상기 활성영역(105a) 내에 소오스 및 드레인 영역들(150)이 배치될 수 있다.
상기 게이트 절연막(133), 상기 게이트 전극 패턴(135) 및 상기 소오스 및 드레인 영역들(150)은 리세스 채널을 구비한 모스 트랜지스터를 구성할 수 있다. 상기 모스 트랜지스터의 채널 폭은 도 5의 B에 도시된 바와 같이 상기 게이트 절연막(133)을 사이에 두고 상기 게이트 전극(125')과 접하는 상기 활성영역(105a) 상부 폭(w1)과 상기 게이트 절연막(133)을 사이에 두고 상기 게이트 전극 연장부(130')와 접하는 상기 활성영역(105a)의 측벽들(w2,w3)의 폭을 합한 것이다.
상술한 바와 같이, 상기 소오스 및 드레인 영역들(150) 사이에 리세스 채널이 형성되므로, 모스 트랜지스터의 유효 채널 길이(effective channel length)를 증가시킬 수 있다. 그 결과, 단채널 효과(short channel effect)를 억제할 수 있다. 더 나아가, 반도체소자의 고접적화를 구현할 수 있다. 또한, 상기 활성영역(105a)의 측벽들(w2,w3) 폭 만큼 채널 폭이 증가하게 되므로 상기 게이트 전극 패턴(135)의 채널에 대한 제어 능력(controllability)을 향상시킬 수 있게 되어 소자의 고집적화에 따른 협채널 효과를 방지할 수 있게 된다. 이에 따라, 리세스 채널을 가짐에도 불구하고 트랜지스터의 온-전류 특성을 향상시키고, 바디 효과 를 억제할 수 있다. 따라서, 트랜지스터의 동작속도를 증가시킬 수 있다.
또한, 리세스 채널 구조를 가지면서 채널폭이 증가된 모스 트랜지스터를 셀 트랜지스터로 채택하는 디램과 같은 메모리 소자를 제공할 수 있다. 따라서, 정보 보유(data retention) 특성이 향상된 디램과 같은 메모리 소자를 제공할 수 있다. 이와 같이 제공된 디램과 같은 메모리 소자를 채택하는 전자제품들을 제공할 수 있다. 따라서, 저전력 및 고성능의 전자제품을 제공할 수 있다.
다음으로, 도 1 내지 도 5를 참조하여 본 발명의 실시예들에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 2를 참조하면, 반도체기판(100)에 활성영역(105a)을 한정하는 소자분리막(120)을 형성한다. 한편, 상기 소자분리막(120)에 의해 복수개의 활성영역들(105a)이 한정될 수 있다. 상기 소자분리막(120)에 의해 복수개의 활성영역들(105a)이 한정되는 경우에, 상기 활성영역들(105a)의 각각은 장축 및 단축을 가지며, 상기 활성영역들(105a)은 장축 방향 및 단축 방향을 따라 2차원적으로 배열될 수 있다.
상기 소자분리막(120)은 얕은 트렌치 소자분리 기술(shallow trench isolation technique)을 이용하여 형성할 수 있다. 구체적으로, 상기 소자분리막(120)을 형성하는 것은 상기 반도체 기판(100)의 소정영역을 식각하여 소자분리 트렌치(105t)를 형성하고, 상기 소자분리 트렌치(105t)를 채우는 절연막을 형성하는 것을 포함할 수 있다. 한편, 상기 반도체 기판(100)을 식각하여 상기 소자분리 트렌치(105t)를 형성한 후에, 상기 소자분리 트렌치(105t)의 내벽에 산화막 라이너(110) 및 질화막 라이너(115)를 차례로 형성할 수 있다. 상기 산화막 라이너(110)를 형성하는 이유는 상기 소자분리 트렌치(105t)를 형성하는 동안에 상기 반도체기판(100)에 가해진 식각 손상을 치유(curing)하기 위함이다. 상기 산화막 라이너(110)는 상기 소자분리 트렌치(105t)를 갖는 기판을 열산화시킴으로써 형성될 수 있다. 상기 질화막 라이너(115)는 화학 기상 증착법에 의한 실리콘 질화막으로 형성할 수 있다. 상기 질화막 라이너(115)를 형성하는 이유는 반도체소자를 형성하기 위한 후속의 열공정들에 의하여 상기 소자분리 트렌치(105t) 내벽의 반도체기판이 후속의 열공정에 의하여 산화되는 것을 방지하기 위함이다. 또한, 상기 질화막 라이너(115)를 형성함으로써, 상기 활성영역(105a)의 평면적이 후속의 열공정에 의한 산화에 의하여 줄어드는 것을 억제할 수 있다. 상기 질화막 라이너(115)는 200Å 이상의 두께로 형성할 수 있다.
도 1 및 도 3을 참조하면, 상기 소자분리막(120)을 갖는 기판 상에 상기 활성영역(105a)을 가로지르며 상기 소자분리막(120)으로 연장된 개구부를 갖는 마스크 패턴(도시하지 않음)을 형성할 수 있다. 상기 마스크 패턴을 식각마스크로 이용하여 상기 개구부에 의해 노출된 상기 활성영역(105a)을 식각할 수 있다. 상기 마스크 패턴을 식각마스크로 하여 상기 활성영역(105a)을 식각하는 것은 이방성 식각 공정을 이용하여 수행할 수 있다. 그 결과, 상기 활성영역(105a)을 가로지르는 상부 게이트 트렌치(125a)가 형성될 수 있다.
이어, 상기 마스크 패턴 및 상기 상부 게이트 트렌치(125a)의 측벽들을 덮는 희생 스페이서들(도시하지 않음)을 형성할 수 있다. 그 결과, 상기 상부 게이트 트렌치(125a)의 바닥면이 부분적으로 노출될 수 있다. 상기 희생 스페이서는 상기 마스크 패턴과 동일한 식각율을 갖는 물질로 형성될 수 있다. 예를 들면, 상기 마스크 패턴이 실리콘 질화막으로 형성되는 경우에, 상기 희생 스페이서도 실리콘 질화막으로 형성할 수 있다.
상기 희생 스페이서 및 상기 마스크 패턴을 식각마스크로 하여 상기 상부 게이트 트렌치(125a)의 바닥면을 식각하여 하부 게이트 트렌치(125b)를 형성할 수 있다. 여기서, 상기 상부 게이트 트렌치(125a)의 바닥면을 식각하는 것을 등방성 식각 공정을 이용할 수 있다. 따라서, 상기 하부 게이트 트렌치(125b)는 상기 상부 게이트 트렌치(125a)보다 넓은 폭을 가질 수 있다. 상기 상부 게이트 트렌치(125a) 및 상기 하부 게이트 트렌치(125b)는 게이트 트렌치(125)를 구성할 수 있다.
또는 이와 달리, 상기 하부 게이트 트렌치(125b) 형성 공정을 생략할 수 있다. 즉, 상기 상부 게이트 트렌치(125a) 구조를 그대로 게이트 트렌치로 이용할 수 있다.
이어, 상기 마스크 패턴 및 상기 희생 스페이서를 제거할 수 있다. 상기 게이트 트렌치(125)에 의해 상기 소자분리막(120) 측벽의 상기 산화막 라이너(110)가 노출될 수 있다.
도 1 및 도 4를 참조하면, 상기 게이트 트렌치(125)에 의해 노출된 상기 산화막 라이너(110)를 불산용액을 이용한 습식식각 공정을 진행하여 제거하여 상기 소자분리막(120) 측벽의 상기 질화막 라이너(115)를 노출시킬 수 있다. 이어, 상기 노출된 질화막 라이너(115)를 인산용액을 이용한 습식식각 공정을 진행하여 제거할 수 있다. 이때, 상기 습식식각 공정들을 오버식각하여 상기 소자분리막(120) 및 상기 활성영역(105a) 사이에 라이너 리세스 영역(130)이 형성되도록 한다. 상기 라이너 리세스 영역(130)에 의해 상기 활성영역(105a)의 측벽들이 노출되게 된다.
이어, 상기 라이너 리세스 영역(130)을 갖는 기판에 게이트 절연막(133)을 형성할 수 있다. 상기 게이트 절연막(133)은 열산화막으로 형성할 수 있다. 이때, 상기 라이너 리세스 영역(130)에 의해 노출된 상기 활성영역(105a)의 측벽들 또한 게이트 절연막(133)으로 덮히게 된다. 또는 이와 달리, 상기 게이트 절연막(133)은 CVD(chemical vapor deposition)공정 또는 ALD(atomic layer deposition)공정으로 형성할 수 있다. 상기 게이트 절연막(133)은 실리콘 산화막 또는 고유전막일 수 있다.
도 1 및 도 5를 참조하면, 상기 게이트 절연막(133)을 갖는 기판 상에 상기 게이트 트렌치(125) 및 상기 라이너 리세스 영역(130)을 채우는 게이트 전극막을 형성한다. 상기 게이트 전극막은 폴리 실리콘막, 금속막 및 실리사이드막으로 이루어진 군으로부터 선택된 적어도 하나의 막을 포함하도록 형성할 수 있다. 상기 게이트 전극막 상에 상기 활성영역(105a)을 가로지르는 게이트 마스크 패턴(140)을 형성한다. 상기 게이트 마스크 패턴(140)을 식각마스크로 이용하여 상기 게이트 전극막을 식각한다. 그 결과, 상기 활성영역(105a)을 가로지르는 게이트 전극 패턴(135)이 형성된다. 상기 게이트 전극 패턴(135)은 상기 라이너 리세스 영역(130)을 채우는 게이트 전극 연장부(130') 및 상기 게이트 트렌치(125)를 채우 면서 상기 소자분리막(120) 상부로 연장된 게이트 전극(125')으로 구성될 수 있다.
상기 게이트 전극 패턴(135) 및 상기 게이트 마스크 패턴(140)의 측벽들을 덮는 게이트 스페이서들(145)을 형성할 수 있다. 이어, 상기 게이트 스페이서들(145) 및 상기 게이트 마스크 패턴(140)을 마스크로 이용하여 상기 활성영역(105a) 내에 불순물물 이온들을 주입하여 소오스 및 드레인 영역들(150)을 형성할 수 있다.
상기 게이트 절연막(133), 상기 게이트 전극 패턴(135) 및 상기 소오스 및 드레인 영역들(150)은 리세스 채널을 구비한 모스 트랜지스터를 구성할 수 있다. 상기 모스 트랜지스터의 채널 폭은 도 5의 B에 도시된 바와 같이 상기 게이트 절연막(133)을 사이에 두고 상기 게이트 전극(125')과 접하는 상기 활성영역(105a) 상부 폭(w1)과 상기 게이트 절연막(133)을 사이에 두고 상기 게이트 전극 연장부(130')와 접하는 상기 활성영역(105a)의 측벽들(w2,w3)의 폭을 합한 것이다.
상술한 바와 같이, 상기 소오스 및 드레인 영역들(150) 사이에 리세스 채널이 형성되므로, 모스 트랜지스터의 유효 채널 길이(effective channel length)를 증가시킬 수 있다. 그 결과, 단채널 효과(short channel effect)를 억제할 수 있다. 더 나아가, 반도체소자의 고접적화를 구현할 수 있다. 또한, 상기 활성영역(105a)의 측벽들(w2,w3) 폭 만큼 채널폭이 증가하게 되므로 상기 게이트 전극 패턴(135)의 채널에 대한 제어 능력(controllability)을 향상시킬 수 있게 되어 소자의 고집적화에 따른 협채널 효과를 방지할 수 있게 된다. 이에 따라, 리세스 채널을 가짐에도 불구하고 트랜지스터의 온-전류 특성을 향상시키고, 바디 효과 를 억제할 수 있다. 따라서, 트랜지스터의 동작속도를 증가시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, 소오스 및 드레인 영역들 사이에 리세스 채널 구조를 형성하여 트랜지스터의 유효 채널 길이(effective channel length)를 증가시킬 수 있다. 또한, 소자분리막 및 게이트 트렌치 하부의 활성영역 사이에 라이너 리세스 영역을 형성하여 상기 활성영역의 측벽들을 일부 노출시킨 후, 게이트 전극 연장부를 형성할 수 있다. 따라서, 노출된 상기 활성영역의 측벽들 폭 만큼 채널폭이 증가하게 되므로 트랜지스터의 온 전류 특성을 향상시킬 수 있다. 또한, 이와 같은 트랜지스터를 셀 트랜지스터로 채택하는 디램과 같은 메모리 소자의 정보 보유(data retention) 특성을 향상시킬 수 있다

Claims (17)

  1. 반도체기판;
    상기 반도체기판 내에 활성영역을 한정하는 소자분리막;
    상기 활성영역 및 상기 소자분리막 사이에 개재된 라이너(liner);
    상기 활성영역을 가로지르는 게이트 트렌치;
    상기 게이트 트렌치를 채우면서 상기 활성영역을 가로지르도록 배치된 게이트 전극;
    상기 게이트 전극 하부에 배치되고 상기 활성영역 및 상기 소자분리막 사이에 배치된 라이너 리세스영역; 및
    상기 라이너 리세스영역의 내부에 형성되며 상기 게이트 전극에 접촉되는 게이트 전극 연장부를 포함하되, 상기 라이너 리세스영역에 의해 상기 활성영역의 측벽들이 노출되는 반도체소자.
  2. 제 1 항에 있어서,
    상기 라이너(liner)는 실리콘 질화막인 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 라이너(liner)는 200Å 이상의 두께를 갖는 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 라이너는
    상기 활성영역의 측벽을 덮는 산화막 라이너; 및
    상기 산화막 라이너를 덮는 질화막 라이너를 포함하는 것을 특징으로 하는 반도체소자.
  5. 제 4 항에 있어서,
    상기 질화막 라이너(liner)는 200Å 이상의 두께를 갖는 것을 특징으로 하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 게이트 전극 및 상기 활성영역 사이, 및 상기 게이트 전극 연장부 및 상기 활성영역 측벽들 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체소자.
  7. 제 1 항에 있어서,
    상기 게이트 전극 양측에 인접한 상기 활성영역 내에 배치된 소오스 및 드레인 영역들을 더 포함하는 것을 특징으로 하는 반도체소자.
  8. 반도체기판에 활성영역을 한정하는 소자분리 트렌치를 형성하고,
    상기 소자분리 트렌치 내벽에 라이너(liner)를 형성하고,
    상기 소자분리 트렌치를 채우는 소자분리막을 형성하고,
    상기 소자분리막을 갖는 기판을 식각하여 상기 활성영역을 가로지르는 게이트 트렌치를 형성하되, 상기 게이트 트렌치에 의해 상기 소자분리막 측벽의 상기 라이너가 노출되고,
    상기 게이트 트렌치에 의해 노출된 상기 라이너를 습식공정으로 오버식각하여 상기 활성영역 및 상기 소자분리막 사이에 라이너 리세스영역을 형성하고,
    상기 게이트 트렌치 및 상기 라이너 리세스영역을 채우면서 상기 활성영역을 가로지르는 게이트 전극 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 게이트 트렌치를 형성하는 것은
    상기 활성영역을 부분적으로 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 라이너(liner)는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트 트렌치에 의해 노출된 상기 라이너를 습식공정으로 오버식각하는 것은 인산용액을 이용하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 라이너(liner)는 200Å 이상의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 라이너를 형성하는 것은
    상기 활성영역의 측벽을 덮는 산화막 라이너을 형성하고,
    상기 산화막 라이너를 덮는 질화막 라이너을 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 게이트 트렌치에 의해 노출된 상기 라이너를 습식공정으로 오버식각하는 것은
    불산용액을 이용하여 상기 산화막 라이너를 제거하고,
    인산용액을 이용하여 상기 질화막 라이너를 제거하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 질화막 라이너(liner)는 200Å 이상의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 게이트 전극 패턴을 형성하기 전에,
    상기 활성영역을 덮는 게이트 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 8 항에 있어서,
    상기 게이트 전극 패턴 양측의 상기 활성영역 내에 소오스 및 드레인 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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