JPH05190772A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05190772A JPH05190772A JP406092A JP406092A JPH05190772A JP H05190772 A JPH05190772 A JP H05190772A JP 406092 A JP406092 A JP 406092A JP 406092 A JP406092 A JP 406092A JP H05190772 A JPH05190772 A JP H05190772A
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Abstract
(57)【要約】
【目的】同一不純物濃度で異なる抵抗率を有するシリコ
ン層を具備する半導体装置及びその製造方法を提供す
る。 【構成】同一の不純物を同一濃度注入したポリシリコン
薄膜3,6あるいはシングルシリコン薄膜を間に挟持し
た上下絶縁膜(2,4,5,7)からなるサンドイッチ
構造を有し、且つランプアニールされた少なくとも2組
の多層抵抗体からなり、上記1組の多層抵抗体の上ある
いは下の絶縁膜の材質及び/又は厚さと、上記少なくと
も他の1組の多層抵抗体の上あるいは下の絶縁膜の材質
及び/又は厚さとを異ならしめて複数の抵抗率を有する
シリコン層を具備する。
ン層を具備する半導体装置及びその製造方法を提供す
る。 【構成】同一の不純物を同一濃度注入したポリシリコン
薄膜3,6あるいはシングルシリコン薄膜を間に挟持し
た上下絶縁膜(2,4,5,7)からなるサンドイッチ
構造を有し、且つランプアニールされた少なくとも2組
の多層抵抗体からなり、上記1組の多層抵抗体の上ある
いは下の絶縁膜の材質及び/又は厚さと、上記少なくと
も他の1組の多層抵抗体の上あるいは下の絶縁膜の材質
及び/又は厚さとを異ならしめて複数の抵抗率を有する
シリコン層を具備する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に多結晶シリコン(ポリシリコン:p
oly−Si)等を抵抗素子、電極取り出し部等に用い
たBipolarやBiCMOS型のLSI及びその製
造方法に関するものである。
造方法に係り、特に多結晶シリコン(ポリシリコン:p
oly−Si)等を抵抗素子、電極取り出し部等に用い
たBipolarやBiCMOS型のLSI及びその製
造方法に関するものである。
【0002】
【従来の技術】ポリシリコン(poly−Si)からな
る抵抗体は、二酸化シリコン(SiO 2)等の絶縁膜上
に形成できるため微細化形成可能であり、寄生容量が小
さく、基板バイアス効果耐性が大であるとの理由から、
単結晶(single)シリコン(Si)中へ不純物を拡散し
て形成する拡散抵抗体と比較して有利であり、広く利用
されている。
る抵抗体は、二酸化シリコン(SiO 2)等の絶縁膜上
に形成できるため微細化形成可能であり、寄生容量が小
さく、基板バイアス効果耐性が大であるとの理由から、
単結晶(single)シリコン(Si)中へ不純物を拡散し
て形成する拡散抵抗体と比較して有利であり、広く利用
されている。
【0003】一般に、poly−Siの抵抗率は不純物
の濃度によって制御される。従って、単一のプロセスで
複数の異なる抵抗率を有するpoly−Si層を形成す
る場合には、以下に示す工程によりpoly−Si中の
不純物濃度を変化させて作成している。
の濃度によって制御される。従って、単一のプロセスで
複数の異なる抵抗率を有するpoly−Si層を形成す
る場合には、以下に示す工程によりpoly−Si中の
不純物濃度を変化させて作成している。
【0004】(イ)まず、最も高い所定の抵抗率に合わ
せた不純物濃度分だけpoly−Siの所定部内へ不純
物を注入する。
せた不純物濃度分だけpoly−Siの所定部内へ不純
物を注入する。
【0005】(ロ)フォトリソグラフィ技術により、上
記(イ)工程で形成した高抵抗部分(領域)をマスクす
る。
記(イ)工程で形成した高抵抗部分(領域)をマスクす
る。
【0006】(ハ)次に、低い抵抗率に合わせた不純物
濃度分だけpoly−Siの所定部内へ不純物を注入す
る。
濃度分だけpoly−Siの所定部内へ不純物を注入す
る。
【0007】(ニ)フォトリソグラフィ技術を用いて、
上記(イ)、(ハ)工程で形成した高抵抗部分をマスク
する。
上記(イ)、(ハ)工程で形成した高抵抗部分をマスク
する。
【0008】(ホ)その次に低い抵抗率に合わせた不純
物濃度分だけpoly−Siの所定部内へ不純物を注入
する。以下、同様の工程を続ける。
物濃度分だけpoly−Siの所定部内へ不純物を注入
する。以下、同様の工程を続ける。
【0009】
【発明が解決しようとする課題】上記工程で説明したよ
うに、poly−Siの各所定部で不純物濃度を変化さ
せてゆく方法では、プロセス(工程)増加を招くと共
に、フォトリソグラフィプロセスでのマスク等の位置合
わせズレを起こす。
うに、poly−Siの各所定部で不純物濃度を変化さ
せてゆく方法では、プロセス(工程)増加を招くと共
に、フォトリソグラフィプロセスでのマスク等の位置合
わせズレを起こす。
【0010】更に、poly−Siの所定部内への不純
物注入時に生じる濃度の不均一性や後工程の熱処理によ
って起きる不純物の拡散等に起因してpoly−Si抵
抗の抵抗率の制御性が悪化する。
物注入時に生じる濃度の不均一性や後工程の熱処理によ
って起きる不純物の拡散等に起因してpoly−Si抵
抗の抵抗率の制御性が悪化する。
【0011】そこで、本発明は、同一不純物濃度で異な
る抵抗率を有するシリコン層を具備する半導体装置およ
びその製造方法を提供する。
る抵抗率を有するシリコン層を具備する半導体装置およ
びその製造方法を提供する。
【0012】
【課題を解決するための手段】上記課題は本発明によれ
ば、同一の不純物を同一濃度注入したポリシリコン薄膜
あるいはシングルシリコン薄膜を、間に挟持した上下絶
縁膜からなるサンドイッチ構造を有し、且つランプアニ
ールされた、少なくとも2組の多層抵抗体からなり、前
記1組の多層抵抗体の上あるいは下の絶縁膜の材質及び
/又は厚さと、前記少なくとも他の1組の多層抵抗体の
上あるいは下の絶縁膜の材質及び/又は厚さとを異なら
しめて複数の抵抗率を有するシリコン層を具備すること
を特徴とする半導体装置によって解決される。
ば、同一の不純物を同一濃度注入したポリシリコン薄膜
あるいはシングルシリコン薄膜を、間に挟持した上下絶
縁膜からなるサンドイッチ構造を有し、且つランプアニ
ールされた、少なくとも2組の多層抵抗体からなり、前
記1組の多層抵抗体の上あるいは下の絶縁膜の材質及び
/又は厚さと、前記少なくとも他の1組の多層抵抗体の
上あるいは下の絶縁膜の材質及び/又は厚さとを異なら
しめて複数の抵抗率を有するシリコン層を具備すること
を特徴とする半導体装置によって解決される。
【0013】更に上記課題は本発明によれば、第1の絶
縁膜上にポリシリコン薄膜あるいはシングルシリコン薄
膜を形成する工程、前記ポリシリコン薄膜あるいはシン
グルシリコン薄膜に所定濃度のイオン注入を行なう工
程、前記ポリシリコン薄膜あるいはシングルシリコン薄
膜を少なくとも2つ以上の部位にパターニングして複数
のシリコンパターンを形成する工程、前記複数のシリコ
ンパターン上に、第2の絶縁膜を形成して複数の多層体
を形成する工程、前記複数の多層体をランプアニールす
る工程、を含み、複数のシリコンパターンの少なくとも
1つにおいて前記第1の絶縁膜あるいは前記第2の絶縁
膜の形成では他のシリコンパターンの該絶縁膜の材質及
び/又は厚さを異ならしめることを特徴とする半導体装
置の形成方法によって解決される。
縁膜上にポリシリコン薄膜あるいはシングルシリコン薄
膜を形成する工程、前記ポリシリコン薄膜あるいはシン
グルシリコン薄膜に所定濃度のイオン注入を行なう工
程、前記ポリシリコン薄膜あるいはシングルシリコン薄
膜を少なくとも2つ以上の部位にパターニングして複数
のシリコンパターンを形成する工程、前記複数のシリコ
ンパターン上に、第2の絶縁膜を形成して複数の多層体
を形成する工程、前記複数の多層体をランプアニールす
る工程、を含み、複数のシリコンパターンの少なくとも
1つにおいて前記第1の絶縁膜あるいは前記第2の絶縁
膜の形成では他のシリコンパターンの該絶縁膜の材質及
び/又は厚さを異ならしめることを特徴とする半導体装
置の形成方法によって解決される。
【0014】
【作用】本発明によれば、同一不純物を同一濃度注入し
たポリシリコン薄膜あるいはシングルシリコン薄膜のラ
ンプアニール工程では、上記ポリシリコン薄膜あるいは
シングルシリコン薄膜上下の構造(材質及び/又は厚
さ)が異なっており、それぞれの構造の異なる多層抵抗
体の昇降温特性、最高到達温度が異なるため、第1及び
第2の絶縁膜を介しての各シリコン薄膜内の不純物の活
性化率や該シリコン薄膜のグレイン(Grain)の成長に
もその相異が現れ、その結果、異なる抵抗率を示す。
たポリシリコン薄膜あるいはシングルシリコン薄膜のラ
ンプアニール工程では、上記ポリシリコン薄膜あるいは
シングルシリコン薄膜上下の構造(材質及び/又は厚
さ)が異なっており、それぞれの構造の異なる多層抵抗
体の昇降温特性、最高到達温度が異なるため、第1及び
第2の絶縁膜を介しての各シリコン薄膜内の不純物の活
性化率や該シリコン薄膜のグレイン(Grain)の成長に
もその相異が現れ、その結果、異なる抵抗率を示す。
【0015】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【0016】BareSi基板(ウエハ)(シングルシ
リコン)で設定した1050℃、10秒の条件(モニタ
ーしたウエハの温度変化を図1に示す)で、図2に示し
た構造の異なる多層体半導体ウエハに対して赤外線(I
RA)処理を施した。すなわち、BareSi基板1の
表面に厚さ150nmのpoly−Si3を間に挟んで
厚さ400nm及び所定の厚さxの絶縁膜としてのSi
O2(2,4)が設けられている。また、Si基板1の
裏面にも厚さ150nmのpoly−Si6を間に挟ん
で厚さ400nm及び所定の厚さyのSiO2(5,
7)が形成されている。
リコン)で設定した1050℃、10秒の条件(モニタ
ーしたウエハの温度変化を図1に示す)で、図2に示し
た構造の異なる多層体半導体ウエハに対して赤外線(I
RA)処理を施した。すなわち、BareSi基板1の
表面に厚さ150nmのpoly−Si3を間に挟んで
厚さ400nm及び所定の厚さxの絶縁膜としてのSi
O2(2,4)が設けられている。また、Si基板1の
裏面にも厚さ150nmのpoly−Si6を間に挟ん
で厚さ400nm及び所定の厚さyのSiO2(5,
7)が形成されている。
【0017】上記IRA処理時、モニターしたウエハの
温度変化は、図3〜図6に示すように、構造(この場合
厚さ)によって異なる昇降温度特性となり、最高到達温
度も最大(Max)で100℃近く異なっていた。すな
わち、図5において、x=y=200nm(図2のサン
プル構造参照)の場合の最高到達温度が980℃であ
り、図6において、x=y=800nmの場合の最高到
達温度が1077℃である。なお、x=y=100nm
の場合の最高到達温度が図3に示すように1028℃、
x=y=400nmの場合の最高到達温度が図4に示す
ように1038℃であった。この結果、poly−Si
のρs(シート抵抗)は最高到達温度を反映した異なっ
た値となった。
温度変化は、図3〜図6に示すように、構造(この場合
厚さ)によって異なる昇降温度特性となり、最高到達温
度も最大(Max)で100℃近く異なっていた。すな
わち、図5において、x=y=200nm(図2のサン
プル構造参照)の場合の最高到達温度が980℃であ
り、図6において、x=y=800nmの場合の最高到
達温度が1077℃である。なお、x=y=100nm
の場合の最高到達温度が図3に示すように1028℃、
x=y=400nmの場合の最高到達温度が図4に示す
ように1038℃であった。この結果、poly−Si
のρs(シート抵抗)は最高到達温度を反映した異なっ
た値となった。
【0018】図7にポリシリコン(poly−Si)の
下地SiO2の膜厚及び表面と裏面のSiO2の膜厚が異
なる場合のpoly−Siの抵抗率と不純物濃度との関
係を示す。図2に示したBareSiウエハ多層構造
(poly−Si薄膜(3,6)の上下にSiO2膜
(2,4)及び(5,7)をSi基板の表と裏に形成)
が(a)x=y=200nm、(b)x=800nm、
y=200nm及び(c)x=y=800nmの3種類
のサンプルについて、それぞれ不純物(BF2 +)濃度を
1×1019/cm3から約3×1021/cm3まで変化さ
せると、図7に示したように抵抗率が1×10-1Ωcm
から約3×10-3Ωcmまでの間でそれぞれ変化してい
るのがわかる。poly−Si3及び6の厚さは150
nmである。従って、この図7からSiO2の膜厚がI
RA時の昇降温度特性及び最高到達温度に影響を与えて
いる。
下地SiO2の膜厚及び表面と裏面のSiO2の膜厚が異
なる場合のpoly−Siの抵抗率と不純物濃度との関
係を示す。図2に示したBareSiウエハ多層構造
(poly−Si薄膜(3,6)の上下にSiO2膜
(2,4)及び(5,7)をSi基板の表と裏に形成)
が(a)x=y=200nm、(b)x=800nm、
y=200nm及び(c)x=y=800nmの3種類
のサンプルについて、それぞれ不純物(BF2 +)濃度を
1×1019/cm3から約3×1021/cm3まで変化さ
せると、図7に示したように抵抗率が1×10-1Ωcm
から約3×10-3Ωcmまでの間でそれぞれ変化してい
るのがわかる。poly−Si3及び6の厚さは150
nmである。従って、この図7からSiO2の膜厚がI
RA時の昇降温度特性及び最高到達温度に影響を与えて
いる。
【0019】また、poly−Siと下層としてのSi
O2との層間にシリコン窒化膜(SiN)を35nm挿
入したウエハ構造は、SiNを挿入しない構造に比較し
て20〜30%抵抗率が高かった。
O2との層間にシリコン窒化膜(SiN)を35nm挿
入したウエハ構造は、SiNを挿入しない構造に比較し
て20〜30%抵抗率が高かった。
【0020】更に、IRAと同様の多層構造で半導体ウ
エハを加熱するハロゲンランプアニールにおいても、同
様の結果が得られる。
エハを加熱するハロゲンランプアニールにおいても、同
様の結果が得られる。
【0021】一方、上記と同様の構造の異なるサンプル
でIRA処理を施さない場合は、poly−Siの抵抗
体のシート抵抗ρsには何ら有意差は見られなかった。
でIRA処理を施さない場合は、poly−Siの抵抗
体のシート抵抗ρsには何ら有意差は見られなかった。
【0022】以下、本発明の具体的実施例(poly−
Si抵抗体製造)を図8を用いて説明する。
Si抵抗体製造)を図8を用いて説明する。
【0023】まず、通常のプロセスによるMIS容量形
成工程を行なう。例えば、P型シリコン基板上に熱酸化
により酸化膜(SiO2)を形成し、更にその上にシリ
コン窒化膜(Si3N4)を形成し、そのSi3N4膜をパ
ターニングして選択酸化領域を形成する。その後、Si
3N4膜をマスクとしてチャネルストップ用のボロンイオ
ンを打ち込み、その後フィールド酸化膜(LOCOS酸
化膜)を形成する。
成工程を行なう。例えば、P型シリコン基板上に熱酸化
により酸化膜(SiO2)を形成し、更にその上にシリ
コン窒化膜(Si3N4)を形成し、そのSi3N4膜をパ
ターニングして選択酸化領域を形成する。その後、Si
3N4膜をマスクとしてチャネルストップ用のボロンイオ
ンを打ち込み、その後フィールド酸化膜(LOCOS酸
化膜)を形成する。
【0024】図8(a)に、上記通常のMIS容量作成
プロセスによって得られたLOCOS酸化膜11の一部
と、その上面に選択的に形成された厚さが100nmの
SiN膜12が示されている。SiNのパターニング
は、RIEによって行なった。
プロセスによって得られたLOCOS酸化膜11の一部
と、その上面に選択的に形成された厚さが100nmの
SiN膜12が示されている。SiNのパターニング
は、RIEによって行なった。
【0025】図8(b)に示すように、次に通常のCV
D(化学気相成長)法により全面に厚さ150nmpo
ly−Si層13を形成する。その後の所定の濃度分だ
け通常のイオン注入技術により全面に不純物、例えばボ
ロン(B+)をドープする。
D(化学気相成長)法により全面に厚さ150nmpo
ly−Si層13を形成する。その後の所定の濃度分だ
け通常のイオン注入技術により全面に不純物、例えばボ
ロン(B+)をドープする。
【0026】また、電極取り出し部には、レジストマス
クで不純物を高濃度に注入する。
クで不純物を高濃度に注入する。
【0027】次に、フォトリソグラフィ技術とRIE技
術により、図8(c)に示すように、所定の形状のpo
ly−Si膜パターン13aを、その後CVD法により
絶縁膜としてSiO2を全面に300〜400nmの厚
さに堆積してSiO2膜14を形成し(図9(a))、
図示はしないが、他の素子の形状工程を経た後、通常の
アニールであるIRA工程を行なう。このIRA工程で
はウエハの下層構造が異なるpoly−Siでは昇降温
特性、最高到達温度が異なるため、不純物の活性化率や
グレインの成長に異なった影響を受けて、異なった抵抗
率を示す。
術により、図8(c)に示すように、所定の形状のpo
ly−Si膜パターン13aを、その後CVD法により
絶縁膜としてSiO2を全面に300〜400nmの厚
さに堆積してSiO2膜14を形成し(図9(a))、
図示はしないが、他の素子の形状工程を経た後、通常の
アニールであるIRA工程を行なう。このIRA工程で
はウエハの下層構造が異なるpoly−Siでは昇降温
特性、最高到達温度が異なるため、不純物の活性化率や
グレインの成長に異なった影響を受けて、異なった抵抗
率を示す。
【0028】次に、図9(b)に示すように、電極取り
出し用として、SiO2膜14をパターニングして開口
を形成する。
出し用として、SiO2膜14をパターニングして開口
を形成する。
【0029】続いて、Ti/TiN/Al−Siあるい
はポリシリコン/WSi2(タングステンシリサイド)
等を全面に堆積してパターニングし、電極17を形成す
る。
はポリシリコン/WSi2(タングステンシリサイド)
等を全面に堆積してパターニングし、電極17を形成す
る。
【0030】このようにして、同一の形状、同一の不純
物濃度でありながら異なる抵抗値を示すpoly−Si
抵抗が完成する。
物濃度でありながら異なる抵抗値を示すpoly−Si
抵抗が完成する。
【0031】上記実施例のpoly−Siの代わりに、
シングルシリコン(単結晶シリコン)でも同様の現象を
得る。
シングルシリコン(単結晶シリコン)でも同様の現象を
得る。
【0032】バイポーラトランジスタ(BipTr)部
のエミッタ(Em)のpoly−Siとpoly−Si
抵抗とを同時に形成する例を説明する。
のエミッタ(Em)のpoly−Siとpoly−Si
抵抗とを同時に形成する例を説明する。
【0033】この場合、トランジスタの特性上、Emの
poly−Siは抵抗率を低めにし、poly−Si抵
抗部は設計上、またレイアウトのスペース的な制約上か
ら抵抗率は低めにしない。
poly−Siは抵抗率を低めにし、poly−Si抵
抗部は設計上、またレイアウトのスペース的な制約上か
ら抵抗率は低めにしない。
【0034】このように同一材料で、抵抗率の異なるp
oly−Si抵抗の形成に、poly−Si抵抗部の上
層、下層構造および裏面構造を所定の厚さで組み合わせ
ることにより、所望の抵抗率を有するpoly−Si抵
抗を作成できる。
oly−Si抵抗の形成に、poly−Si抵抗部の上
層、下層構造および裏面構造を所定の厚さで組み合わせ
ることにより、所望の抵抗率を有するpoly−Si抵
抗を作成できる。
【0035】
【発明の効果】以上説明したように、本発明によれば、
上下層構造及び裏面構造を変え、ランプアニール処理を
施すことによって異なる抵抗率を示すpoly−Si層
を形成することができ、ひいては高性能、高集積度のデ
バイスが実現できる。
上下層構造及び裏面構造を変え、ランプアニール処理を
施すことによって異なる抵抗率を示すpoly−Si層
を形成することができ、ひいては高性能、高集積度のデ
バイスが実現できる。
【図1】モニターしたBareSi基板(ウエハ)のI
RA時の昇降温特性(1050℃、10秒条件)を示す
図である。
RA時の昇降温特性(1050℃、10秒条件)を示す
図である。
【図2】BareSiウエハサンプル多層構造模式断面
図である。
図である。
【図3】図2に示したサンプル多層構造において、x=
y=100nmとした場合のIRA時のウエハの昇降温
特性を示す図である。
y=100nmとした場合のIRA時のウエハの昇降温
特性を示す図である。
【図4】図2に示したサンプル多層構造において、x=
y=400nmとした場合のIRA時のウエハの昇降温
特性を示す図である。
y=400nmとした場合のIRA時のウエハの昇降温
特性を示す図である。
【図5】図2に示したサンプル多層構造において、x=
y=200nmとした場合のIRA時のウエハの昇降温
特性を示す図である。
y=200nmとした場合のIRA時のウエハの昇降温
特性を示す図である。
【図6】図2に示したサンプル多層構造において、x=
y=800nmとした場合のIRA時のウエハの昇降温
特性を示す図である。
y=800nmとした場合のIRA時のウエハの昇降温
特性を示す図である。
【図7】ポリシリコン(poly−Si)の注入不純物
濃度と抵抗率の関係を示す図である。
濃度と抵抗率の関係を示す図である。
【図8】本発明に係るpoly−Si抵抗体前半工程断
面図である。
面図である。
【図9】本発明に係るpoly−Si抵抗体後半工程断
面図である。
面図である。
1 BareSi基板(ウエハ) 2,4,5,7 SiO2(薄膜) 3,6 poly−Si(薄膜) 11 LOCOS酸化膜 12 SiN膜 13 poly−Si膜 13a poly−Si膜パターン 14 SiO2膜 17 電極
Claims (3)
- 【請求項1】 同一の不純物を同一濃度注入したポリシ
リコン薄膜あるいはシングルシリコン薄膜を、間に挟持
した上下絶縁膜からなるサンドイッチ構造を有し、且つ
ランプアニールされた、少なくとも2組の多層抵抗体か
らなり、前記1組の多層抵抗体の上あるいは下の絶縁膜
の材質及び/又は厚さと、前記少なくとも他の1組の多
層抵抗体の上あるいは下の絶縁膜の材質及び/又は厚さ
とを異ならしめて複数の抵抗率を有するシリコン層を具
備することを特徴とする半導体装置。 - 【請求項2】 前記ランプアニールが赤外線アニールあ
るいはハロゲンランプアニールによってなされることを
特徴とする請求項1記載の装置。 - 【請求項3】 第1の絶縁膜上にポリシリコン薄膜ある
いはシングルシリコン薄膜を形成する工程、 前記ポリシリコン薄膜あるいはシングルシリコン薄膜に
所定濃度のイオン注入を行なう工程、 前記ポリシリコン薄膜あるいはシングルシリコン薄膜を
少なくとも2つ以上の部位にパターニングして複数のシ
リコンパターンを形成する工程、 前記複数のシリコンパターン上に、第2の絶縁膜を形成
して複数の多層体を形成する工程、 前記複数の多層体をランプアニールする工程、 を含み、複数のシリコンパターンの少なくとも1つにお
いて前記第1の絶縁膜あるいは前記第2の絶縁膜の形成
では他のシリコンパターンの該絶縁膜の材質及び/又は
厚さを異ならしめることを特徴とする半導体装置の形成
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00406092A JP3173093B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00406092A JP3173093B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05190772A true JPH05190772A (ja) | 1993-07-30 |
JP3173093B2 JP3173093B2 (ja) | 2001-06-04 |
Family
ID=11574320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00406092A Expired - Lifetime JP3173093B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3173093B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008235534A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6258607B1 (en) | 1989-10-31 | 2001-07-10 | Fujirebio Inc. | Indirect agglutination immunoassay and apparatus therefor |
-
1992
- 1992-01-13 JP JP00406092A patent/JP3173093B2/ja not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2008235534A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
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