JPH05190772A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH05190772A JPH05190772A JP406092A JP406092A JPH05190772A JP H05190772 A JPH05190772 A JP H05190772A JP 406092 A JP406092 A JP 406092A JP 406092 A JP406092 A JP 406092A JP H05190772 A JPH05190772 A JP H05190772A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- silicon
- insulating film
- poly
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】同一不純物濃度で異なる抵抗率を有するシリコ
ン層を具備する半導体装置及びその製造方法を提供す
る。 【構成】同一の不純物を同一濃度注入したポリシリコン
薄膜３，６あるいはシングルシリコン薄膜を間に挟持し
た上下絶縁膜（２，４，５，７）からなるサンドイッチ
構造を有し、且つランプアニールされた少なくとも２組
の多層抵抗体からなり、上記１組の多層抵抗体の上ある
いは下の絶縁膜の材質及び／又は厚さと、上記少なくと
も他の１組の多層抵抗体の上あるいは下の絶縁膜の材質
及び／又は厚さとを異ならしめて複数の抵抗率を有する
シリコン層を具備する。
ン層を具備する半導体装置及びその製造方法を提供す
る。 【構成】同一の不純物を同一濃度注入したポリシリコン
薄膜３，６あるいはシングルシリコン薄膜を間に挟持し
た上下絶縁膜（２，４，５，７）からなるサンドイッチ
構造を有し、且つランプアニールされた少なくとも２組
の多層抵抗体からなり、上記１組の多層抵抗体の上ある
いは下の絶縁膜の材質及び／又は厚さと、上記少なくと
も他の１組の多層抵抗体の上あるいは下の絶縁膜の材質
及び／又は厚さとを異ならしめて複数の抵抗率を有する
シリコン層を具備する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に多結晶シリコン（ポリシリコン：ｐ
ｏｌｙ−Ｓｉ）等を抵抗素子、電極取り出し部等に用い
たＢｉｐｏｌａｒやＢｉＣＭＯＳ型のＬＳＩ及びその製
造方法に関するものである。
造方法に係り、特に多結晶シリコン（ポリシリコン：ｐ
ｏｌｙ−Ｓｉ）等を抵抗素子、電極取り出し部等に用い
たＢｉｐｏｌａｒやＢｉＣＭＯＳ型のＬＳＩ及びその製
造方法に関するものである。
【０００２】
【従来の技術】ポリシリコン（ｐｏｌｙ−Ｓｉ）からな
る抵抗体は、二酸化シリコン（ＳｉＯ 2）等の絶縁膜上
に形成できるため微細化形成可能であり、寄生容量が小
さく、基板バイアス効果耐性が大であるとの理由から、
単結晶（single）シリコン（Ｓｉ）中へ不純物を拡散し
て形成する拡散抵抗体と比較して有利であり、広く利用
されている。
る抵抗体は、二酸化シリコン（ＳｉＯ 2）等の絶縁膜上
に形成できるため微細化形成可能であり、寄生容量が小
さく、基板バイアス効果耐性が大であるとの理由から、
単結晶（single）シリコン（Ｓｉ）中へ不純物を拡散し
て形成する拡散抵抗体と比較して有利であり、広く利用
されている。
【０００３】一般に、ｐｏｌｙ−Ｓｉの抵抗率は不純物
の濃度によって制御される。従って、単一のプロセスで
複数の異なる抵抗率を有するｐｏｌｙ−Ｓｉ層を形成す
る場合には、以下に示す工程によりｐｏｌｙ−Ｓｉ中の
不純物濃度を変化させて作成している。
の濃度によって制御される。従って、単一のプロセスで
複数の異なる抵抗率を有するｐｏｌｙ−Ｓｉ層を形成す
る場合には、以下に示す工程によりｐｏｌｙ−Ｓｉ中の
不純物濃度を変化させて作成している。
【０００４】（イ）まず、最も高い所定の抵抗率に合わ
せた不純物濃度分だけｐｏｌｙ−Ｓｉの所定部内へ不純
物を注入する。
せた不純物濃度分だけｐｏｌｙ−Ｓｉの所定部内へ不純
物を注入する。
【０００５】（ロ）フォトリソグラフィ技術により、上
記（イ）工程で形成した高抵抗部分（領域）をマスクす
る。
記（イ）工程で形成した高抵抗部分（領域）をマスクす
る。
【０００６】（ハ）次に、低い抵抗率に合わせた不純物
濃度分だけｐｏｌｙ−Ｓｉの所定部内へ不純物を注入す
る。
濃度分だけｐｏｌｙ−Ｓｉの所定部内へ不純物を注入す
る。
【０００７】（ニ）フォトリソグラフィ技術を用いて、
上記（イ）、（ハ）工程で形成した高抵抗部分をマスク
する。
上記（イ）、（ハ）工程で形成した高抵抗部分をマスク
する。
【０００８】（ホ）その次に低い抵抗率に合わせた不純
物濃度分だけｐｏｌｙ−Ｓｉの所定部内へ不純物を注入
する。以下、同様の工程を続ける。
物濃度分だけｐｏｌｙ−Ｓｉの所定部内へ不純物を注入
する。以下、同様の工程を続ける。
【０００９】
【発明が解決しようとする課題】上記工程で説明したよ
うに、ｐｏｌｙ−Ｓｉの各所定部で不純物濃度を変化さ
せてゆく方法では、プロセス（工程）増加を招くと共
に、フォトリソグラフィプロセスでのマスク等の位置合
わせズレを起こす。
うに、ｐｏｌｙ−Ｓｉの各所定部で不純物濃度を変化さ
せてゆく方法では、プロセス（工程）増加を招くと共
に、フォトリソグラフィプロセスでのマスク等の位置合
わせズレを起こす。
【００１０】更に、ｐｏｌｙ−Ｓｉの所定部内への不純
物注入時に生じる濃度の不均一性や後工程の熱処理によ
って起きる不純物の拡散等に起因してｐｏｌｙ−Ｓｉ抵
抗の抵抗率の制御性が悪化する。
物注入時に生じる濃度の不均一性や後工程の熱処理によ
って起きる不純物の拡散等に起因してｐｏｌｙ−Ｓｉ抵
抗の抵抗率の制御性が悪化する。
【００１１】そこで、本発明は、同一不純物濃度で異な
る抵抗率を有するシリコン層を具備する半導体装置およ
びその製造方法を提供する。
る抵抗率を有するシリコン層を具備する半導体装置およ
びその製造方法を提供する。
【００１２】
【課題を解決するための手段】上記課題は本発明によれ
ば、同一の不純物を同一濃度注入したポリシリコン薄膜
あるいはシングルシリコン薄膜を、間に挟持した上下絶
縁膜からなるサンドイッチ構造を有し、且つランプアニ
ールされた、少なくとも２組の多層抵抗体からなり、前
記１組の多層抵抗体の上あるいは下の絶縁膜の材質及び
／又は厚さと、前記少なくとも他の１組の多層抵抗体の
上あるいは下の絶縁膜の材質及び／又は厚さとを異なら
しめて複数の抵抗率を有するシリコン層を具備すること
を特徴とする半導体装置によって解決される。
ば、同一の不純物を同一濃度注入したポリシリコン薄膜
あるいはシングルシリコン薄膜を、間に挟持した上下絶
縁膜からなるサンドイッチ構造を有し、且つランプアニ
ールされた、少なくとも２組の多層抵抗体からなり、前
記１組の多層抵抗体の上あるいは下の絶縁膜の材質及び
／又は厚さと、前記少なくとも他の１組の多層抵抗体の
上あるいは下の絶縁膜の材質及び／又は厚さとを異なら
しめて複数の抵抗率を有するシリコン層を具備すること
を特徴とする半導体装置によって解決される。
【００１３】更に上記課題は本発明によれば、第１の絶
縁膜上にポリシリコン薄膜あるいはシングルシリコン薄
膜を形成する工程、前記ポリシリコン薄膜あるいはシン
グルシリコン薄膜に所定濃度のイオン注入を行なう工
程、前記ポリシリコン薄膜あるいはシングルシリコン薄
膜を少なくとも２つ以上の部位にパターニングして複数
のシリコンパターンを形成する工程、前記複数のシリコ
ンパターン上に、第２の絶縁膜を形成して複数の多層体
を形成する工程、前記複数の多層体をランプアニールす
る工程、を含み、複数のシリコンパターンの少なくとも
１つにおいて前記第１の絶縁膜あるいは前記第２の絶縁
膜の形成では他のシリコンパターンの該絶縁膜の材質及
び／又は厚さを異ならしめることを特徴とする半導体装
置の形成方法によって解決される。
縁膜上にポリシリコン薄膜あるいはシングルシリコン薄
膜を形成する工程、前記ポリシリコン薄膜あるいはシン
グルシリコン薄膜に所定濃度のイオン注入を行なう工
程、前記ポリシリコン薄膜あるいはシングルシリコン薄
膜を少なくとも２つ以上の部位にパターニングして複数
のシリコンパターンを形成する工程、前記複数のシリコ
ンパターン上に、第２の絶縁膜を形成して複数の多層体
を形成する工程、前記複数の多層体をランプアニールす
る工程、を含み、複数のシリコンパターンの少なくとも
１つにおいて前記第１の絶縁膜あるいは前記第２の絶縁
膜の形成では他のシリコンパターンの該絶縁膜の材質及
び／又は厚さを異ならしめることを特徴とする半導体装
置の形成方法によって解決される。
【００１４】
【作用】本発明によれば、同一不純物を同一濃度注入し
たポリシリコン薄膜あるいはシングルシリコン薄膜のラ
ンプアニール工程では、上記ポリシリコン薄膜あるいは
シングルシリコン薄膜上下の構造（材質及び／又は厚
さ）が異なっており、それぞれの構造の異なる多層抵抗
体の昇降温特性、最高到達温度が異なるため、第１及び
第２の絶縁膜を介しての各シリコン薄膜内の不純物の活
性化率や該シリコン薄膜のグレイン（Ｇrain）の成長に
もその相異が現れ、その結果、異なる抵抗率を示す。
たポリシリコン薄膜あるいはシングルシリコン薄膜のラ
ンプアニール工程では、上記ポリシリコン薄膜あるいは
シングルシリコン薄膜上下の構造（材質及び／又は厚
さ）が異なっており、それぞれの構造の異なる多層抵抗
体の昇降温特性、最高到達温度が異なるため、第１及び
第２の絶縁膜を介しての各シリコン薄膜内の不純物の活
性化率や該シリコン薄膜のグレイン（Ｇrain）の成長に
もその相異が現れ、その結果、異なる抵抗率を示す。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１６】ＢａｒｅＳｉ基板（ウエハ）（シングルシ
リコン）で設定した１０５０℃、１０秒の条件（モニタ
ーしたウエハの温度変化を図１に示す）で、図２に示し
た構造の異なる多層体半導体ウエハに対して赤外線（Ｉ
ＲＡ）処理を施した。すなわち、ＢａｒｅＳｉ基板１の
表面に厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ３を間に挟んで
厚さ４００ｎｍ及び所定の厚さｘの絶縁膜としてのＳｉ
Ｏ2（２，４）が設けられている。また、Ｓｉ基板１の
裏面にも厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ６を間に挟ん
で厚さ４００ｎｍ及び所定の厚さｙのＳｉＯ2（５，
７）が形成されている。
リコン）で設定した１０５０℃、１０秒の条件（モニタ
ーしたウエハの温度変化を図１に示す）で、図２に示し
た構造の異なる多層体半導体ウエハに対して赤外線（Ｉ
ＲＡ）処理を施した。すなわち、ＢａｒｅＳｉ基板１の
表面に厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ３を間に挟んで
厚さ４００ｎｍ及び所定の厚さｘの絶縁膜としてのＳｉ
Ｏ2（２，４）が設けられている。また、Ｓｉ基板１の
裏面にも厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ６を間に挟ん
で厚さ４００ｎｍ及び所定の厚さｙのＳｉＯ2（５，
７）が形成されている。
【００１７】上記ＩＲＡ処理時、モニターしたウエハの
温度変化は、図３〜図６に示すように、構造（この場合
厚さ）によって異なる昇降温度特性となり、最高到達温
度も最大（Ｍａｘ）で１００℃近く異なっていた。すな
わち、図５において、ｘ＝ｙ＝２００ｎｍ（図２のサン
プル構造参照）の場合の最高到達温度が９８０℃であ
り、図６において、ｘ＝ｙ＝８００ｎｍの場合の最高到
達温度が１０７７℃である。なお、ｘ＝ｙ＝１００ｎｍ
の場合の最高到達温度が図３に示すように１０２８℃、
ｘ＝ｙ＝４００ｎｍの場合の最高到達温度が図４に示す
ように１０３８℃であった。この結果、ｐｏｌｙ−Ｓｉ
のρs（シート抵抗）は最高到達温度を反映した異なっ
た値となった。
温度変化は、図３〜図６に示すように、構造（この場合
厚さ）によって異なる昇降温度特性となり、最高到達温
度も最大（Ｍａｘ）で１００℃近く異なっていた。すな
わち、図５において、ｘ＝ｙ＝２００ｎｍ（図２のサン
プル構造参照）の場合の最高到達温度が９８０℃であ
り、図６において、ｘ＝ｙ＝８００ｎｍの場合の最高到
達温度が１０７７℃である。なお、ｘ＝ｙ＝１００ｎｍ
の場合の最高到達温度が図３に示すように１０２８℃、
ｘ＝ｙ＝４００ｎｍの場合の最高到達温度が図４に示す
ように１０３８℃であった。この結果、ｐｏｌｙ−Ｓｉ
のρs（シート抵抗）は最高到達温度を反映した異なっ
た値となった。
【００１８】図７にポリシリコン（ｐｏｌｙ−Ｓｉ）の
下地ＳｉＯ2の膜厚及び表面と裏面のＳｉＯ2の膜厚が異
なる場合のｐｏｌｙ−Ｓｉの抵抗率と不純物濃度との関
係を示す。図２に示したＢａｒｅＳｉウエハ多層構造
（ｐｏｌｙ−Ｓｉ薄膜（３，６）の上下にＳｉＯ2膜
（２，４）及び（５，７）をＳｉ基板の表と裏に形成）
が（ａ）ｘ＝ｙ＝２００ｎｍ、（ｂ）ｘ＝８００ｎｍ、
ｙ＝２００ｎｍ及び（ｃ）ｘ＝ｙ＝８００ｎｍの３種類
のサンプルについて、それぞれ不純物（ＢＦ2 +）濃度を
１×１０19／ｃｍ3から約３×１０21／ｃｍ3まで変化さ
せると、図７に示したように抵抗率が１×１０-1Ωｃｍ
から約３×１０-3Ωｃｍまでの間でそれぞれ変化してい
るのがわかる。ｐｏｌｙ−Ｓｉ３及び６の厚さは１５０
ｎｍである。従って、この図７からＳｉＯ2の膜厚がＩ
ＲＡ時の昇降温度特性及び最高到達温度に影響を与えて
いる。
下地ＳｉＯ2の膜厚及び表面と裏面のＳｉＯ2の膜厚が異
なる場合のｐｏｌｙ−Ｓｉの抵抗率と不純物濃度との関
係を示す。図２に示したＢａｒｅＳｉウエハ多層構造
（ｐｏｌｙ−Ｓｉ薄膜（３，６）の上下にＳｉＯ2膜
（２，４）及び（５，７）をＳｉ基板の表と裏に形成）
が（ａ）ｘ＝ｙ＝２００ｎｍ、（ｂ）ｘ＝８００ｎｍ、
ｙ＝２００ｎｍ及び（ｃ）ｘ＝ｙ＝８００ｎｍの３種類
のサンプルについて、それぞれ不純物（ＢＦ2 +）濃度を
１×１０19／ｃｍ3から約３×１０21／ｃｍ3まで変化さ
せると、図７に示したように抵抗率が１×１０-1Ωｃｍ
から約３×１０-3Ωｃｍまでの間でそれぞれ変化してい
るのがわかる。ｐｏｌｙ−Ｓｉ３及び６の厚さは１５０
ｎｍである。従って、この図７からＳｉＯ2の膜厚がＩ
ＲＡ時の昇降温度特性及び最高到達温度に影響を与えて
いる。
【００１９】また、ｐｏｌｙ−Ｓｉと下層としてのＳｉ
Ｏ2との層間にシリコン窒化膜（ＳｉＮ）を３５ｎｍ挿
入したウエハ構造は、ＳｉＮを挿入しない構造に比較し
て２０〜３０％抵抗率が高かった。
Ｏ2との層間にシリコン窒化膜（ＳｉＮ）を３５ｎｍ挿
入したウエハ構造は、ＳｉＮを挿入しない構造に比較し
て２０〜３０％抵抗率が高かった。
【００２０】更に、ＩＲＡと同様の多層構造で半導体ウ
エハを加熱するハロゲンランプアニールにおいても、同
様の結果が得られる。
エハを加熱するハロゲンランプアニールにおいても、同
様の結果が得られる。
【００２１】一方、上記と同様の構造の異なるサンプル
でＩＲＡ処理を施さない場合は、ｐｏｌｙ−Ｓｉの抵抗
体のシート抵抗ρsには何ら有意差は見られなかった。
でＩＲＡ処理を施さない場合は、ｐｏｌｙ−Ｓｉの抵抗
体のシート抵抗ρsには何ら有意差は見られなかった。
【００２２】以下、本発明の具体的実施例（ｐｏｌｙ−
Ｓｉ抵抗体製造）を図８を用いて説明する。
Ｓｉ抵抗体製造）を図８を用いて説明する。
【００２３】まず、通常のプロセスによるＭＩＳ容量形
成工程を行なう。例えば、Ｐ型シリコン基板上に熱酸化
により酸化膜（ＳｉＯ2）を形成し、更にその上にシリ
コン窒化膜（Ｓｉ3Ｎ4）を形成し、そのＳｉ3Ｎ4膜をパ
ターニングして選択酸化領域を形成する。その後、Ｓｉ
3Ｎ4膜をマスクとしてチャネルストップ用のボロンイオ
ンを打ち込み、その後フィールド酸化膜（ＬＯＣＯＳ酸
化膜）を形成する。
成工程を行なう。例えば、Ｐ型シリコン基板上に熱酸化
により酸化膜（ＳｉＯ2）を形成し、更にその上にシリ
コン窒化膜（Ｓｉ3Ｎ4）を形成し、そのＳｉ3Ｎ4膜をパ
ターニングして選択酸化領域を形成する。その後、Ｓｉ
3Ｎ4膜をマスクとしてチャネルストップ用のボロンイオ
ンを打ち込み、その後フィールド酸化膜（ＬＯＣＯＳ酸
化膜）を形成する。
【００２４】図８（ａ）に、上記通常のＭＩＳ容量作成
プロセスによって得られたＬＯＣＯＳ酸化膜１１の一部
と、その上面に選択的に形成された厚さが１００ｎｍの
ＳｉＮ膜１２が示されている。ＳｉＮのパターニング
は、ＲＩＥによって行なった。
プロセスによって得られたＬＯＣＯＳ酸化膜１１の一部
と、その上面に選択的に形成された厚さが１００ｎｍの
ＳｉＮ膜１２が示されている。ＳｉＮのパターニング
は、ＲＩＥによって行なった。
【００２５】図８（ｂ）に示すように、次に通常のＣＶ
Ｄ（化学気相成長）法により全面に厚さ１５０ｎｍｐｏ
ｌｙ−Ｓｉ層１３を形成する。その後の所定の濃度分だ
け通常のイオン注入技術により全面に不純物、例えばボ
ロン（Ｂ+）をドープする。
Ｄ（化学気相成長）法により全面に厚さ１５０ｎｍｐｏ
ｌｙ−Ｓｉ層１３を形成する。その後の所定の濃度分だ
け通常のイオン注入技術により全面に不純物、例えばボ
ロン（Ｂ+）をドープする。
【００２６】また、電極取り出し部には、レジストマス
クで不純物を高濃度に注入する。
クで不純物を高濃度に注入する。
【００２７】次に、フォトリソグラフィ技術とＲＩＥ技
術により、図８（ｃ）に示すように、所定の形状のｐｏ
ｌｙ−Ｓｉ膜パターン１３ａを、その後ＣＶＤ法により
絶縁膜としてＳｉＯ2を全面に３００〜４００ｎｍの厚
さに堆積してＳｉＯ2膜１４を形成し（図９（ａ））、
図示はしないが、他の素子の形状工程を経た後、通常の
アニールであるＩＲＡ工程を行なう。このＩＲＡ工程で
はウエハの下層構造が異なるｐｏｌｙ−Ｓｉでは昇降温
特性、最高到達温度が異なるため、不純物の活性化率や
グレインの成長に異なった影響を受けて、異なった抵抗
率を示す。
術により、図８（ｃ）に示すように、所定の形状のｐｏ
ｌｙ−Ｓｉ膜パターン１３ａを、その後ＣＶＤ法により
絶縁膜としてＳｉＯ2を全面に３００〜４００ｎｍの厚
さに堆積してＳｉＯ2膜１４を形成し（図９（ａ））、
図示はしないが、他の素子の形状工程を経た後、通常の
アニールであるＩＲＡ工程を行なう。このＩＲＡ工程で
はウエハの下層構造が異なるｐｏｌｙ−Ｓｉでは昇降温
特性、最高到達温度が異なるため、不純物の活性化率や
グレインの成長に異なった影響を受けて、異なった抵抗
率を示す。
【００２８】次に、図９（ｂ）に示すように、電極取り
出し用として、ＳｉＯ2膜１４をパターニングして開口
を形成する。
出し用として、ＳｉＯ2膜１４をパターニングして開口
を形成する。
【００２９】続いて、Ｔｉ／ＴｉＮ／Ａｌ−Ｓｉあるい
はポリシリコン／ＷＳｉ2（タングステンシリサイド）
等を全面に堆積してパターニングし、電極１７を形成す
る。
はポリシリコン／ＷＳｉ2（タングステンシリサイド）
等を全面に堆積してパターニングし、電極１７を形成す
る。
【００３０】このようにして、同一の形状、同一の不純
物濃度でありながら異なる抵抗値を示すｐｏｌｙ−Ｓｉ
抵抗が完成する。
物濃度でありながら異なる抵抗値を示すｐｏｌｙ−Ｓｉ
抵抗が完成する。
【００３１】上記実施例のｐｏｌｙ−Ｓｉの代わりに、
シングルシリコン（単結晶シリコン）でも同様の現象を
得る。
シングルシリコン（単結晶シリコン）でも同様の現象を
得る。
【００３２】バイポーラトランジスタ（ＢｉｐＴｒ）部
のエミッタ（Ｅｍ）のｐｏｌｙ−Ｓｉとｐｏｌｙ−Ｓｉ
抵抗とを同時に形成する例を説明する。
のエミッタ（Ｅｍ）のｐｏｌｙ−Ｓｉとｐｏｌｙ−Ｓｉ
抵抗とを同時に形成する例を説明する。
【００３３】この場合、トランジスタの特性上、Ｅｍの
ｐｏｌｙ−Ｓｉは抵抗率を低めにし、ｐｏｌｙ−Ｓｉ抵
抗部は設計上、またレイアウトのスペース的な制約上か
ら抵抗率は低めにしない。
ｐｏｌｙ−Ｓｉは抵抗率を低めにし、ｐｏｌｙ−Ｓｉ抵
抗部は設計上、またレイアウトのスペース的な制約上か
ら抵抗率は低めにしない。
【００３４】このように同一材料で、抵抗率の異なるｐ
ｏｌｙ−Ｓｉ抵抗の形成に、ｐｏｌｙ−Ｓｉ抵抗部の上
層、下層構造および裏面構造を所定の厚さで組み合わせ
ることにより、所望の抵抗率を有するｐｏｌｙ−Ｓｉ抵
抗を作成できる。
ｏｌｙ−Ｓｉ抵抗の形成に、ｐｏｌｙ−Ｓｉ抵抗部の上
層、下層構造および裏面構造を所定の厚さで組み合わせ
ることにより、所望の抵抗率を有するｐｏｌｙ−Ｓｉ抵
抗を作成できる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
上下層構造及び裏面構造を変え、ランプアニール処理を
施すことによって異なる抵抗率を示すｐｏｌｙ−Ｓｉ層
を形成することができ、ひいては高性能、高集積度のデ
バイスが実現できる。
上下層構造及び裏面構造を変え、ランプアニール処理を
施すことによって異なる抵抗率を示すｐｏｌｙ−Ｓｉ層
を形成することができ、ひいては高性能、高集積度のデ
バイスが実現できる。
【図１】モニターしたＢａｒｅＳｉ基板（ウエハ）のＩ
ＲＡ時の昇降温特性（１０５０℃、１０秒条件）を示す
図である。
ＲＡ時の昇降温特性（１０５０℃、１０秒条件）を示す
図である。
【図２】ＢａｒｅＳｉウエハサンプル多層構造模式断面
図である。
図である。
【図３】図２に示したサンプル多層構造において、ｘ＝
ｙ＝１００ｎｍとした場合のＩＲＡ時のウエハの昇降温
特性を示す図である。
ｙ＝１００ｎｍとした場合のＩＲＡ時のウエハの昇降温
特性を示す図である。
【図４】図２に示したサンプル多層構造において、ｘ＝
ｙ＝４００ｎｍとした場合のＩＲＡ時のウエハの昇降温
特性を示す図である。
ｙ＝４００ｎｍとした場合のＩＲＡ時のウエハの昇降温
特性を示す図である。
【図５】図２に示したサンプル多層構造において、ｘ＝
ｙ＝２００ｎｍとした場合のＩＲＡ時のウエハの昇降温
特性を示す図である。
ｙ＝２００ｎｍとした場合のＩＲＡ時のウエハの昇降温
特性を示す図である。
【図６】図２に示したサンプル多層構造において、ｘ＝
ｙ＝８００ｎｍとした場合のＩＲＡ時のウエハの昇降温
特性を示す図である。
ｙ＝８００ｎｍとした場合のＩＲＡ時のウエハの昇降温
特性を示す図である。
【図７】ポリシリコン（ｐｏｌｙ−Ｓｉ）の注入不純物
濃度と抵抗率の関係を示す図である。
濃度と抵抗率の関係を示す図である。
【図８】本発明に係るｐｏｌｙ−Ｓｉ抵抗体前半工程断
面図である。
面図である。
【図９】本発明に係るｐｏｌｙ−Ｓｉ抵抗体後半工程断
面図である。
面図である。
１ ＢａｒｅＳｉ基板（ウエハ） ２，４，５，７ ＳｉＯ2（薄膜） ３，６ ｐｏｌｙ−Ｓｉ（薄膜） １１ ＬＯＣＯＳ酸化膜 １２ ＳｉＮ膜 １３ ｐｏｌｙ−Ｓｉ膜 １３ａ ｐｏｌｙ−Ｓｉ膜パターン １４ ＳｉＯ2膜 １７ 電極
Claims (3)
- 【請求項１】 同一の不純物を同一濃度注入したポリシ
リコン薄膜あるいはシングルシリコン薄膜を、間に挟持
した上下絶縁膜からなるサンドイッチ構造を有し、且つ
ランプアニールされた、少なくとも２組の多層抵抗体か
らなり、前記１組の多層抵抗体の上あるいは下の絶縁膜
の材質及び／又は厚さと、前記少なくとも他の１組の多
層抵抗体の上あるいは下の絶縁膜の材質及び／又は厚さ
とを異ならしめて複数の抵抗率を有するシリコン層を具
備することを特徴とする半導体装置。 - 【請求項２】 前記ランプアニールが赤外線アニールあ
るいはハロゲンランプアニールによってなされることを
特徴とする請求項１記載の装置。 - 【請求項３】 第１の絶縁膜上にポリシリコン薄膜ある
いはシングルシリコン薄膜を形成する工程、 前記ポリシリコン薄膜あるいはシングルシリコン薄膜に
所定濃度のイオン注入を行なう工程、 前記ポリシリコン薄膜あるいはシングルシリコン薄膜を
少なくとも２つ以上の部位にパターニングして複数のシ
リコンパターンを形成する工程、 前記複数のシリコンパターン上に、第２の絶縁膜を形成
して複数の多層体を形成する工程、 前記複数の多層体をランプアニールする工程、 を含み、複数のシリコンパターンの少なくとも１つにお
いて前記第１の絶縁膜あるいは前記第２の絶縁膜の形成
では他のシリコンパターンの該絶縁膜の材質及び／又は
厚さを異ならしめることを特徴とする半導体装置の形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00406092A JP3173093B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00406092A JP3173093B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190772A true JPH05190772A (ja) | 1993-07-30 |
| JP3173093B2 JP3173093B2 (ja) | 2001-06-04 |
Family
ID=11574320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00406092A Expired - Lifetime JP3173093B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173093B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235534A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6258607B1 (en) | 1989-10-31 | 2001-07-10 | Fujirebio Inc. | Indirect agglutination immunoassay and apparatus therefor |
-
1992
- 1992-01-13 JP JP00406092A patent/JP3173093B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235534A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3173093B2 (ja) | 2001-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5356826A (en) | Method of manufacturing semiconductor device provided with capacitor and resistor | |
| KR0143542B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP5076098B2 (ja) | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス | |
| KR100813389B1 (ko) | 반도체 장치의 제조 방법 | |
| TW495921B (en) | Improved BiCMOS process with low temperature coefficient resistor (TCRL) | |
| JP3290506B2 (ja) | 半導体装置の製造方法 | |
| JPH05190772A (ja) | 半導体装置及びその製造方法 | |
| JPS60193333A (ja) | 半導体装置の製造方法 | |
| JP3067340B2 (ja) | 半導体装置 | |
| JPS62293772A (ja) | 半導体装置 | |
| JP2001308192A (ja) | 半導体装置 | |
| JP2003086701A (ja) | 半導体装置及びその製造方法 | |
| JP2002198437A (ja) | 半導体装置およびその製造方法 | |
| JP2919218B2 (ja) | 半導体装置の製造方法 | |
| JP3538969B2 (ja) | ポリシリコン半導体層の酸化膜形成方法 | |
| JPS63301554A (ja) | ポリシリコン層形成方法 | |
| JPH04299564A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPS6218719A (ja) | 半導体装置の製造方法 | |
| JPH01308066A (ja) | 半導体装置の製造方法 | |
| JPH04125958A (ja) | 薄膜キャパシタ | |
| JP2604024B2 (ja) | 半導体装置の製造方法 | |
| KR100228462B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2003037175A (ja) | 半導体装置及びその製造方法 | |
| JP2002043526A (ja) | 半導体装置の製造方法 | |
| JPS6028269A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080330 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090330 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20100330 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |