JP2003037175A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003037175A JP2003037175A JP2001224640A JP2001224640A JP2003037175A JP 2003037175 A JP2003037175 A JP 2003037175A JP 2001224640 A JP2001224640 A JP 2001224640A JP 2001224640 A JP2001224640 A JP 2001224640A JP 2003037175 A JP2003037175 A JP 2003037175A
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Abstract
(57)【要約】
【課題】 工程数を増加させたり、大面積を必要としな
くても、高抵抗なＰｏｌｙ−Ｓｉ抵抗体が形成できるよ
うにする。 【解決手段】 フィールド酸化膜３の上を含むシリコン
基板１の上にＰｏｌｙ−Ｓｉ層４を配置したのち、Ｐｏ
ｌｙ−Ｓｉ層４をパターニングすることで、ＭＯＳＦＥ
Ｔ形成領域のうちゲート電極を構成する領域においてＰ
ｏｌｙ−Ｓｉ層４ａを残すと共に、Ｐｏｌｙ−Ｓｉ抵抗
体形成領域においてＰｏｌｙ−Ｓｉ層４ｂを残す。そし
て、ＭＯＳＦＥＴ形成領域に残したＰｏｌｙ−Ｓｉ層４
ａに対してヒ素のイオン注入を行なうと同時に、Ｐｏｌ
ｙ−Ｓｉ抵抗体形成領域に残したＰｏｌｙ−Ｓｉ層４ｂ
に対してもヒ素のイオン注入を行なう。このようにすれ
ば、工程数を増加させたり、大面積を必要としなくて
も、高抵抗なＰｏｌｙ−Ｓｉ抵抗体１とすることが可能
である。
くても、高抵抗なＰｏｌｙ−Ｓｉ抵抗体が形成できるよ
うにする。 【解決手段】 フィールド酸化膜３の上を含むシリコン
基板１の上にＰｏｌｙ−Ｓｉ層４を配置したのち、Ｐｏ
ｌｙ−Ｓｉ層４をパターニングすることで、ＭＯＳＦＥ
Ｔ形成領域のうちゲート電極を構成する領域においてＰ
ｏｌｙ−Ｓｉ層４ａを残すと共に、Ｐｏｌｙ−Ｓｉ抵抗
体形成領域においてＰｏｌｙ−Ｓｉ層４ｂを残す。そし
て、ＭＯＳＦＥＴ形成領域に残したＰｏｌｙ−Ｓｉ層４
ａに対してヒ素のイオン注入を行なうと同時に、Ｐｏｌ
ｙ−Ｓｉ抵抗体形成領域に残したＰｏｌｙ−Ｓｉ層４ｂ
に対してもヒ素のイオン注入を行なう。このようにすれ
ば、工程数を増加させたり、大面積を必要としなくて
も、高抵抗なＰｏｌｙ−Ｓｉ抵抗体１とすることが可能
である。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｐｏｌｙ−Ｓｉ抵
抗を備えた半導体装置及びその製造方法に関するもので
ある。
抗を備えた半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】微細化が進み、高集積化した近年の半導
体集積回路においては、寄生抵抗の増加による配線遅延
やトランジスタの駆動電流低下を防ぐために、拡散層か
らなるトランジスタのソースおよびドレイン、多結晶シ
リコンからなるゲート電極、多結晶シリコン配線等を低
抵抗化する必要がある。これらの電極、配線を一度に低
抵抗化する方法として、サリサイド技術が広く用いられ
ている。このサリサイド技術について図４を参照して説
明する。
体集積回路においては、寄生抵抗の増加による配線遅延
やトランジスタの駆動電流低下を防ぐために、拡散層か
らなるトランジスタのソースおよびドレイン、多結晶シ
リコンからなるゲート電極、多結晶シリコン配線等を低
抵抗化する必要がある。これらの電極、配線を一度に低
抵抗化する方法として、サリサイド技術が広く用いられ
ている。このサリサイド技術について図４を参照して説
明する。
【０００３】まず、図４（ａ）に示すように、シリコン
基板１０１のうちのＭＯＳＦＥＴ形成領域において、ｎ
型ウェル層１０２を形成したのち、周知のＳＴＩ（Shal
lowTrench Isolation）技術によってフィールド酸化膜
１０３を形成することで、ＭＯＳＦＥＴ形成領域やＰｏ
ｌｙ−Ｓｉ抵抗形成領域等を絶縁分離する。次いで、図
４（ｂ）に示すように、基板表面全面にＰｏｌｙ−Ｓｉ
層１０４を成膜したのち、フォトリソグラフィによって
Ｐｏｌｙ−Ｓｉ層１０４をパターニングすることで、Ｍ
ＯＳＦＥＴ形成領域においてはゲート電極形成用にＰｏ
ｌｙ−Ｓｉ層１０４を残し、Ｐｏｌｙ−Ｓｉ抵抗形成領
域においてはＰｏｌｙ−Ｓｉ抵抗形成用にＰｏｌｙ−Ｓ
ｉ層１０４を残す。このとき、Ｐｏｌｙ−Ｓｉ抵抗体と
なるＰｏｌｙ−Ｓｉ層１０４の線幅はＭＯＳＦＥＴ形成
領域のＭＯＳＦＥＴを構成するＰｏｌｙ−Ｓｉ層１０４
の最小線幅と同じか、それ以上の線幅となるようにして
いる。そして、サイドウォールスペーサ１０５を形成す
る。
基板１０１のうちのＭＯＳＦＥＴ形成領域において、ｎ
型ウェル層１０２を形成したのち、周知のＳＴＩ（Shal
lowTrench Isolation）技術によってフィールド酸化膜
１０３を形成することで、ＭＯＳＦＥＴ形成領域やＰｏ
ｌｙ−Ｓｉ抵抗形成領域等を絶縁分離する。次いで、図
４（ｂ）に示すように、基板表面全面にＰｏｌｙ−Ｓｉ
層１０４を成膜したのち、フォトリソグラフィによって
Ｐｏｌｙ−Ｓｉ層１０４をパターニングすることで、Ｍ
ＯＳＦＥＴ形成領域においてはゲート電極形成用にＰｏ
ｌｙ−Ｓｉ層１０４を残し、Ｐｏｌｙ−Ｓｉ抵抗形成領
域においてはＰｏｌｙ−Ｓｉ抵抗形成用にＰｏｌｙ−Ｓ
ｉ層１０４を残す。このとき、Ｐｏｌｙ−Ｓｉ抵抗体と
なるＰｏｌｙ−Ｓｉ層１０４の線幅はＭＯＳＦＥＴ形成
領域のＭＯＳＦＥＴを構成するＰｏｌｙ−Ｓｉ層１０４
の最小線幅と同じか、それ以上の線幅となるようにして
いる。そして、サイドウォールスペーサ１０５を形成す
る。
【０００４】続いて、図４（ｃ）に示すように、基板表
面全面にイオン注入マスク１０６を成膜する。そして、
フォトリソグラフィによってイオン注入マスク１０６を
パターニングすることで、イオン注入マスク１０６のう
ちＭＯＳＦＥＴ形成領域の所定位置を開口させる。その
後、イオン注入マスク１０６を用いたヒ素のイオン注入
を行なうことで、ＭＯＳＦＥＴ形成領域において、Ｐｏ
ｌｙ−Ｓｉ層１０４およびｎ型ウェル層１０２のうちＰ
ｏｌｙ−Ｓｉ層１０４の両側（図中では現されないが紙
面垂直方向両側）に位置する部位にイオンを注入し、ゲ
ート電極１０４ａを形成すると共にソース領域、ドレイ
ン領域を形成する。
面全面にイオン注入マスク１０６を成膜する。そして、
フォトリソグラフィによってイオン注入マスク１０６を
パターニングすることで、イオン注入マスク１０６のう
ちＭＯＳＦＥＴ形成領域の所定位置を開口させる。その
後、イオン注入マスク１０６を用いたヒ素のイオン注入
を行なうことで、ＭＯＳＦＥＴ形成領域において、Ｐｏ
ｌｙ−Ｓｉ層１０４およびｎ型ウェル層１０２のうちＰ
ｏｌｙ−Ｓｉ層１０４の両側（図中では現されないが紙
面垂直方向両側）に位置する部位にイオンを注入し、ゲ
ート電極１０４ａを形成すると共にソース領域、ドレイ
ン領域を形成する。
【０００５】そして、イオン注入マスク１０６を除去し
たのち、基板表面にチタン（Ｔｉ）膜を成膜し、熱処理
を施すことで、図４（ｄ）に示すように、ゲート電極１
０３ａやソース領域およびドレイン領域の表面上にシリ
サイド膜１０７を形成する。これにより、シリサイド膜
１０７ａはヒ素を含んだもので構成され、シリサイド膜
１０７ｂはヒ素が含まれていないもので構成される。
たのち、基板表面にチタン（Ｔｉ）膜を成膜し、熱処理
を施すことで、図４（ｄ）に示すように、ゲート電極１
０３ａやソース領域およびドレイン領域の表面上にシリ
サイド膜１０７を形成する。これにより、シリサイド膜
１０７ａはヒ素を含んだもので構成され、シリサイド膜
１０７ｂはヒ素が含まれていないもので構成される。
【０００６】以上のように、シリサイド膜形成用の高融
点金属（Ｔｉ膜）を基板表面に成膜し、熱処理を行なう
ことで、低抵抗化用のシリサイド膜１０７を形成する方
法がサリサイド技術であり、この技術により、電極、配
線を一度に低抵抗化することができる。
点金属（Ｔｉ膜）を基板表面に成膜し、熱処理を行なう
ことで、低抵抗化用のシリサイド膜１０７を形成する方
法がサリサイド技術であり、この技術により、電極、配
線を一度に低抵抗化することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ようなサリサイド技術を用いる場合、入力保護回路のよ
うに高抵抗を必要とする部分や、拡散層や多結晶シリコ
ンを抵抗体として利用する領域では、所望の抵抗を得る
ために、大面積を要し、高集積化の要求と相容れないと
いう問題が生じる。
ようなサリサイド技術を用いる場合、入力保護回路のよ
うに高抵抗を必要とする部分や、拡散層や多結晶シリコ
ンを抵抗体として利用する領域では、所望の抵抗を得る
ために、大面積を要し、高集積化の要求と相容れないと
いう問題が生じる。
【０００８】この問題を解決するために、フォトリソグ
ラフィ技術により、抵抗体として利用する領域をマスク
して高融点金属シリサイドを形成しない方法があるが、
この場合には、工程数増加によるコスト高が問題とな
る。
ラフィ技術により、抵抗体として利用する領域をマスク
して高融点金属シリサイドを形成しない方法があるが、
この場合には、工程数増加によるコスト高が問題とな
る。
【０００９】また、特開平９−２３００５号公報におい
て、図５（ａ）に示すように上記図４（ｃ）までの工程
を行なった後、図５（ｂ）に示すようにイオン注入マス
ク１０８を用いて高抵抗を得たい領域にＮイオン又はＯ
イオンを注入し、その後、表面全面にチタン（Ｔｉ）層
を成膜し、熱処理を施すことで、図５（ｃ）に示すよう
に高抵抗のＴｉｘＮｙＳｉｚミキシング層１０９を形成
する方法が提案されている。しかしながら、この方法に
よるとＮイオン又はＯイオンを注入する際にフォトリソ
グラフィ技術を用いる必要があり、やはり工程数増加に
よるコスト高が問題となる。
て、図５（ａ）に示すように上記図４（ｃ）までの工程
を行なった後、図５（ｂ）に示すようにイオン注入マス
ク１０８を用いて高抵抗を得たい領域にＮイオン又はＯ
イオンを注入し、その後、表面全面にチタン（Ｔｉ）層
を成膜し、熱処理を施すことで、図５（ｃ）に示すよう
に高抵抗のＴｉｘＮｙＳｉｚミキシング層１０９を形成
する方法が提案されている。しかしながら、この方法に
よるとＮイオン又はＯイオンを注入する際にフォトリソ
グラフィ技術を用いる必要があり、やはり工程数増加に
よるコスト高が問題となる。
【００１０】本発明は上記点に鑑みて、上記方法とは異
なる方法によって高抵抗なＰｏｌｙ−Ｓｉ抵抗体を形成
できるようにすることを目的とする。そして、工程数を
増加させたり、大面積を必要としなくても、高抵抗なＰ
ｏｌｙ−Ｓｉ抵抗体とできるようにことを目的とする。
なる方法によって高抵抗なＰｏｌｙ−Ｓｉ抵抗体を形成
できるようにすることを目的とする。そして、工程数を
増加させたり、大面積を必要としなくても、高抵抗なＰ
ｏｌｙ−Ｓｉ抵抗体とできるようにことを目的とする。
【００１１】
【課題を解決するための手段】本発明者らは、サリサイ
ド技術を用いた場合にも高抵抗を示すＰｏｌｙ−Ｓｉ抵
抗を作成すべく、高融点金属シリサイド形成のマスクと
してＣＶＤ（ChemicalVapor Deposition)で形成したシ
リコン酸化膜を用いた場合についても検討した。その結
果、例えば６７５℃で４５秒から１２０秒の間の熱処理
条件下では図７に示したようにマスクとして用いるシリ
コン酸化膜の厚みを２０［ｎｍ］以上とすることにより
高融点金属とシリコンの反応は抑制され、シリサイドが
形成されないことを見出した。この方法を用いればサリ
サイドを適用してもマスク部にはシリサイドが形成され
ず、安定して高抵抗なＰｏｌｙ−Ｓｉ抵抗を形成するこ
とが可能である。しかし、この場合には、前述のように
シリコン酸化膜の形成やフォトリソグラフィ等の工程追
加が必要となるばかりでなく、さらにマスクしない部分
のシリコン酸化膜を除去する工程で素子分離のＳＴＩを
構成するシリコン酸化膜とのエッチング選択比がとれな
いため、ＳＴＩが沈下してトランジスタの特性に影響を
及ぼすという問題が生じることを見出した。
ド技術を用いた場合にも高抵抗を示すＰｏｌｙ−Ｓｉ抵
抗を作成すべく、高融点金属シリサイド形成のマスクと
してＣＶＤ（ChemicalVapor Deposition)で形成したシ
リコン酸化膜を用いた場合についても検討した。その結
果、例えば６７５℃で４５秒から１２０秒の間の熱処理
条件下では図７に示したようにマスクとして用いるシリ
コン酸化膜の厚みを２０［ｎｍ］以上とすることにより
高融点金属とシリコンの反応は抑制され、シリサイドが
形成されないことを見出した。この方法を用いればサリ
サイドを適用してもマスク部にはシリサイドが形成され
ず、安定して高抵抗なＰｏｌｙ−Ｓｉ抵抗を形成するこ
とが可能である。しかし、この場合には、前述のように
シリコン酸化膜の形成やフォトリソグラフィ等の工程追
加が必要となるばかりでなく、さらにマスクしない部分
のシリコン酸化膜を除去する工程で素子分離のＳＴＩを
構成するシリコン酸化膜とのエッチング選択比がとれな
いため、ＳＴＩが沈下してトランジスタの特性に影響を
及ぼすという問題が生じることを見出した。
【００１２】そこで、本発明者らは、チタンシリサイド
膜の線幅が細くなるとシート抵抗が上昇する現象に着目
し、上記問題を解決すべく、様々な試作、検討を行なっ
た。その結果、図６に示すように、通常のリンをドープ
したドープトＰｏｌｙ−ＳｉからなるＰｏｌｙ−Ｓｉ層
に対して、ヒ素（Ａｓ）等のｎ型不純物又はＢＦ2等の
ｐ型不純物をイオン注入した後にシリサイド膜を形成し
た場合には、Ｐｏｌｙ−Ｓｉ層に対してヒ素（Ａｓ）等
のｎ型不純物又はＢＦ2等のｐ型不純物をイオン注入せ
ずにシリサイド膜を形成した場合と比べて、線幅の細い
パターンでのチタンシリサイドのシート抵抗［Ω／□］
の増加が顕著になることが確認された。例えば、Ｐｏｌ
ｙ−Ｓｉ層に対してヒ素（Ａｓ）等のｎ型不純物又はＢ
Ｆ2等のｐ型不純物をイオン注入した後にシリサイド膜
を形成した場合には、線幅が２μｍとなる点を変化点と
し、それ以下となると大きくシート抵抗が増加し、Ｐｏ
ｌｙ−Ｓｉ層に対してヒ素（Ａｓ）等のｎ型不純物又は
ＢＦ2等のｐ型不純物をイオン注入せずにシリサイド膜
を形成した場合には、線幅が０．５μｍとなる点を変化
点とし、それ以下となるとシート抵抗が増加するという
特性を示すことが分かった。
膜の線幅が細くなるとシート抵抗が上昇する現象に着目
し、上記問題を解決すべく、様々な試作、検討を行なっ
た。その結果、図６に示すように、通常のリンをドープ
したドープトＰｏｌｙ−ＳｉからなるＰｏｌｙ−Ｓｉ層
に対して、ヒ素（Ａｓ）等のｎ型不純物又はＢＦ2等の
ｐ型不純物をイオン注入した後にシリサイド膜を形成し
た場合には、Ｐｏｌｙ−Ｓｉ層に対してヒ素（Ａｓ）等
のｎ型不純物又はＢＦ2等のｐ型不純物をイオン注入せ
ずにシリサイド膜を形成した場合と比べて、線幅の細い
パターンでのチタンシリサイドのシート抵抗［Ω／□］
の増加が顕著になることが確認された。例えば、Ｐｏｌ
ｙ−Ｓｉ層に対してヒ素（Ａｓ）等のｎ型不純物又はＢ
Ｆ2等のｐ型不純物をイオン注入した後にシリサイド膜
を形成した場合には、線幅が２μｍとなる点を変化点と
し、それ以下となると大きくシート抵抗が増加し、Ｐｏ
ｌｙ−Ｓｉ層に対してヒ素（Ａｓ）等のｎ型不純物又は
ＢＦ2等のｐ型不純物をイオン注入せずにシリサイド膜
を形成した場合には、線幅が０．５μｍとなる点を変化
点とし、それ以下となるとシート抵抗が増加するという
特性を示すことが分かった。
【００１３】そこで、請求項１に記載の発明では、半導
体基板（２）の表層部にフィールド酸化膜（３）を形成
することにより、ＭＯＳＦＥＴ形成領域とＰｏｌｙ−Ｓ
ｉ抵抗体形成領域とを絶縁分離する工程と、フィールド
酸化膜（３）の上を含む半導体基板（２）の上にＰｏｌ
ｙ−Ｓｉ層（４）を配置したのち、該Ｐｏｌｙ−Ｓｉ層
（４）をパターニングすることで、ＭＯＳＦＥＴ形成領
域のうちゲート電極を構成する領域においてＰｏｌｙ−
Ｓｉ層（４ａ）を残すと共に、Ｐｏｌｙ−Ｓｉ抵抗体形
成領域においてＭＯＳＦＥＴのゲート電極を構成する領
域のＰｏｌｙ−Ｓｉ層（４ａ）の最小線幅より細い線幅
となるようにＰｏｌｙ−Ｓｉ層（４ｂ）を残す工程と、
ＭＯＳＦＥＴ形成領域およびＰｏｌｙ−Ｓｉ抵抗体形成
領域に残したＰｏｌｙ−Ｓｉ層（４ａ、４ｂ）の表面に
高融点金属膜を配置したのち、熱処理を施すことで、Ｐ
ｏｌｙ−Ｓｉ層（４ｂ）の表面上にシリサイド膜（５
ａ）を形成する工程とを有することを特徴としている。
体基板（２）の表層部にフィールド酸化膜（３）を形成
することにより、ＭＯＳＦＥＴ形成領域とＰｏｌｙ−Ｓ
ｉ抵抗体形成領域とを絶縁分離する工程と、フィールド
酸化膜（３）の上を含む半導体基板（２）の上にＰｏｌ
ｙ−Ｓｉ層（４）を配置したのち、該Ｐｏｌｙ−Ｓｉ層
（４）をパターニングすることで、ＭＯＳＦＥＴ形成領
域のうちゲート電極を構成する領域においてＰｏｌｙ−
Ｓｉ層（４ａ）を残すと共に、Ｐｏｌｙ−Ｓｉ抵抗体形
成領域においてＭＯＳＦＥＴのゲート電極を構成する領
域のＰｏｌｙ−Ｓｉ層（４ａ）の最小線幅より細い線幅
となるようにＰｏｌｙ−Ｓｉ層（４ｂ）を残す工程と、
ＭＯＳＦＥＴ形成領域およびＰｏｌｙ−Ｓｉ抵抗体形成
領域に残したＰｏｌｙ−Ｓｉ層（４ａ、４ｂ）の表面に
高融点金属膜を配置したのち、熱処理を施すことで、Ｐ
ｏｌｙ−Ｓｉ層（４ｂ）の表面上にシリサイド膜（５
ａ）を形成する工程とを有することを特徴としている。
【００１４】このように、ＭＯＳＦＥＴのゲート電極を
構成する領域のＰｏｌｙ−Ｓｉ層（４ａ）の最小線幅よ
り細い線幅となるようにＰｏｌｙ−Ｓｉ層（４ｂ）をパ
ターニングすることで、Ｐｏｌｙ−Ｓｉ抵抗体（１）の
シート抵抗を高くすることができる。
構成する領域のＰｏｌｙ−Ｓｉ層（４ａ）の最小線幅よ
り細い線幅となるようにＰｏｌｙ−Ｓｉ層（４ｂ）をパ
ターニングすることで、Ｐｏｌｙ−Ｓｉ抵抗体（１）の
シート抵抗を高くすることができる。
【００１５】請求項２に記載の発明では、Ｐｏｌｙ−Ｓ
ｉ層（４ａ）を含むＭＯＳＦＥＴ形成領域に対してｎ型
もしくはｐ型不純物のイオン注入を行うと同時に、Ｐｏ
ｌｙ−Ｓｉ抵抗体形成領域に残したＰｏｌｙ−Ｓｉ層
（４ｂ）に対してもｎ型もしくはｐ型不純物のイオン注
入を行うことを特徴としている。
ｉ層（４ａ）を含むＭＯＳＦＥＴ形成領域に対してｎ型
もしくはｐ型不純物のイオン注入を行うと同時に、Ｐｏ
ｌｙ−Ｓｉ抵抗体形成領域に残したＰｏｌｙ−Ｓｉ層
（４ｂ）に対してもｎ型もしくはｐ型不純物のイオン注
入を行うことを特徴としている。
【００１６】このように、ＭＯＳＦＥＴ形成領域に残し
たＰｏｌｙ−Ｓｉ層（４ａ）に対してｎ型もしくはｐ型
不純物のイオン注入を行うと同時に、Ｐｏｌｙ−Ｓｉ抵
抗体形成領域に残したＰｏｌｙ−Ｓｉ層（４ｂ）に対し
てもｎ型もしくはｐ型不純物のイオン注入を行うように
すれば、工程数を増加させたり、大面積を必要としなく
ても、高抵抗なＰｏｌｙ−Ｓｉ抵抗体（１）とすること
ができる。
たＰｏｌｙ−Ｓｉ層（４ａ）に対してｎ型もしくはｐ型
不純物のイオン注入を行うと同時に、Ｐｏｌｙ−Ｓｉ抵
抗体形成領域に残したＰｏｌｙ−Ｓｉ層（４ｂ）に対し
てもｎ型もしくはｐ型不純物のイオン注入を行うように
すれば、工程数を増加させたり、大面積を必要としなく
ても、高抵抗なＰｏｌｙ−Ｓｉ抵抗体（１）とすること
ができる。
【００１７】なお、請求項３又は４に記載の発明は、請
求項１又は２に示した製造方法によって製造される半導
体装置であり、このような構成の半導体装置は大面積で
なくても高抵抗なＰｏｌｙ−Ｓｉ抵抗体（１）を構成し
たものとなる。
求項１又は２に示した製造方法によって製造される半導
体装置であり、このような構成の半導体装置は大面積で
なくても高抵抗なＰｏｌｙ−Ｓｉ抵抗体（１）を構成し
たものとなる。
【００１８】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１９】
【発明の実施の形態】（第１実施形態）本発明の一実施
形態が適用されたＰｏｌｙ−Ｓｉ抵抗体１の上面図を図
１（ａ）に示し、図１（ｂ）に図１（ａ）を紙面下側か
ら見た時におけるＰｏｌｙ−Ｓｉ抵抗体１の側面図を示
す。また、参考に、従来のＰｏｌｙ−Ｓｉ抵抗体１００
の上面図を図２（ａ）に示し、図２（ｂ）に図２（ａ）
を紙面下側から見た時における従来のＰｏｌｙ−Ｓｉ抵
抗体１００の側面図を示す。なお、図１（ａ）、図２
（ａ）は断面図ではないが、Ｐｏｌｙ−Ｓｉ抵抗体１、
１００を斜線で示すものとする。
形態が適用されたＰｏｌｙ−Ｓｉ抵抗体１の上面図を図
１（ａ）に示し、図１（ｂ）に図１（ａ）を紙面下側か
ら見た時におけるＰｏｌｙ−Ｓｉ抵抗体１の側面図を示
す。また、参考に、従来のＰｏｌｙ−Ｓｉ抵抗体１００
の上面図を図２（ａ）に示し、図２（ｂ）に図２（ａ）
を紙面下側から見た時における従来のＰｏｌｙ−Ｓｉ抵
抗体１００の側面図を示す。なお、図１（ａ）、図２
（ａ）は断面図ではないが、Ｐｏｌｙ−Ｓｉ抵抗体１、
１００を斜線で示すものとする。
【００２０】本実施形態のＰｏｌｙ−Ｓｉ抵抗体１も、
従来のＰｏｌｙ−Ｓｉ抵抗体１００も共に、図１
（ｂ）、図２（ｂ）に示すように、フィールド酸化膜
３、１０３上に所定のパターンで構成されているが、従
来のＰｏｌｙ−Ｓｉ抵抗体１００は、線幅がＭＯＳＦＥ
Ｔ形成領域のＭＯＳＦＥＴのゲート電極を構成するＰｏ
ｌｙ−Ｓｉ層の最小線幅と同じかそれ以上であるのに対
し、本実施形態のＰｏｌｙ−Ｓｉ抵抗体１の線幅は、Ｍ
ＯＳＦＥＴ形成領域のＭＯＳＦＥＴを構成するＰｏｌｙ
−Ｓｉ層の最小線幅よりも細い構成となっている。具体
的には、例えばデザインルールが０．３５μｍのとき、
従来のＰｏｌｙ−Ｓｉ抵抗体１００の線幅は０．３５μ
ｍかそれ以上（例えば１μｍ）に設定されているのに対
し、本実施形態のＰｏｌｙ−Ｓｉ抵抗体１の線幅は０．
３５μｍよりも細く（例えば０．２μｍ）設定されてい
る。
従来のＰｏｌｙ−Ｓｉ抵抗体１００も共に、図１
（ｂ）、図２（ｂ）に示すように、フィールド酸化膜
３、１０３上に所定のパターンで構成されているが、従
来のＰｏｌｙ−Ｓｉ抵抗体１００は、線幅がＭＯＳＦＥ
Ｔ形成領域のＭＯＳＦＥＴのゲート電極を構成するＰｏ
ｌｙ−Ｓｉ層の最小線幅と同じかそれ以上であるのに対
し、本実施形態のＰｏｌｙ−Ｓｉ抵抗体１の線幅は、Ｍ
ＯＳＦＥＴ形成領域のＭＯＳＦＥＴを構成するＰｏｌｙ
−Ｓｉ層の最小線幅よりも細い構成となっている。具体
的には、例えばデザインルールが０．３５μｍのとき、
従来のＰｏｌｙ−Ｓｉ抵抗体１００の線幅は０．３５μ
ｍかそれ以上（例えば１μｍ）に設定されているのに対
し、本実施形態のＰｏｌｙ−Ｓｉ抵抗体１の線幅は０．
３５μｍよりも細く（例えば０．２μｍ）設定されてい
る。
【００２１】そして、図１に示すように、本実施形態に
おけるＰｏｌｙ−Ｓｉ抵抗体１は、シリコン基板２上に
形成されたフィールド酸化膜３上に形成されている。Ｐ
ｏｌｙ−Ｓｉ抵抗体１は、フィールド酸化膜３の表面に
所定膜厚で配置されたヒ素を含むＰｏｌｙ−Ｓｉ層４
と、このＰｏｌｙ−Ｓｉ層４の表面上に形成されたヒ素
を含むチタンシリサイド膜５ａとから構成されている。
これに対し、従来のＰｏｌｙ−Ｓｉ抵抗体１００は、フ
ィールド酸化膜１０３の表面に所定膜厚で配置されたヒ
素を含まないＰｏｌｙ−Ｓｉ層１０４と、このＰｏｌｙ
−Ｓｉ層１０４の表面上に形成されたヒ素を含まないチ
タンシリサイド膜１０７ｂとから構成されている。
おけるＰｏｌｙ−Ｓｉ抵抗体１は、シリコン基板２上に
形成されたフィールド酸化膜３上に形成されている。Ｐ
ｏｌｙ−Ｓｉ抵抗体１は、フィールド酸化膜３の表面に
所定膜厚で配置されたヒ素を含むＰｏｌｙ−Ｓｉ層４
と、このＰｏｌｙ−Ｓｉ層４の表面上に形成されたヒ素
を含むチタンシリサイド膜５ａとから構成されている。
これに対し、従来のＰｏｌｙ−Ｓｉ抵抗体１００は、フ
ィールド酸化膜１０３の表面に所定膜厚で配置されたヒ
素を含まないＰｏｌｙ−Ｓｉ層１０４と、このＰｏｌｙ
−Ｓｉ層１０４の表面上に形成されたヒ素を含まないチ
タンシリサイド膜１０７ｂとから構成されている。
【００２２】このように構成された本実施形態のＰｏｌ
ｙ−Ｓｉ抵抗体１においては、Ｐｏｌｙ−Ｓｉ抵抗体１
の線幅を狭めて０．２μｍとしていることから、上述し
た図６で示されるように、Ｐｏｌｙ−Ｓｉ抵抗体１のシ
ート抵抗を高くすることが可能となり、線幅を単に細め
た以上の高抵抗化の効果が得られる。さらに、Ｐｏｌｙ
−Ｓｉ層４の上にヒ素を含んだチタンシリサイド膜５を
配置した構成としていることから、従来のようにヒ素を
含まないチタンシリサイド膜１０７ｂを用いた場合と比
べて、Ｐｏｌｙ−Ｓｉ抵抗体１のシート抵抗をさらに高
く設定することができる。
ｙ−Ｓｉ抵抗体１においては、Ｐｏｌｙ−Ｓｉ抵抗体１
の線幅を狭めて０．２μｍとしていることから、上述し
た図６で示されるように、Ｐｏｌｙ−Ｓｉ抵抗体１のシ
ート抵抗を高くすることが可能となり、線幅を単に細め
た以上の高抵抗化の効果が得られる。さらに、Ｐｏｌｙ
−Ｓｉ層４の上にヒ素を含んだチタンシリサイド膜５を
配置した構成としていることから、従来のようにヒ素を
含まないチタンシリサイド膜１０７ｂを用いた場合と比
べて、Ｐｏｌｙ−Ｓｉ抵抗体１のシート抵抗をさらに高
く設定することができる。
【００２３】次に、上記のように構成されるＰｏｌｙ−
Ｓｉ抵抗体を有した半導体装置の製造方法について、図
３に示す製造工程図を参照して説明する。
Ｓｉ抵抗体を有した半導体装置の製造方法について、図
３に示す製造工程図を参照して説明する。
【００２４】〔図３（ａ）に示す工程〕まず、シリコン
基板２を用意し、周知のＳＴＩ技術により、フィールド
酸化膜３を形成する。これにより、ＭＯＳＦＥＴ形成領
域やＰｏｌｙ−Ｓｉ抵抗形成領域等がフィールド酸化膜
３によって絶縁分離される。そして、シリコン基板２の
うちのＭＯＳＦＥＴ形成領域において、ｎ型ウェル層６
およびｐ型ウェル層７を形成する。
基板２を用意し、周知のＳＴＩ技術により、フィールド
酸化膜３を形成する。これにより、ＭＯＳＦＥＴ形成領
域やＰｏｌｙ−Ｓｉ抵抗形成領域等がフィールド酸化膜
３によって絶縁分離される。そして、シリコン基板２の
うちのＭＯＳＦＥＴ形成領域において、ｎ型ウェル層６
およびｐ型ウェル層７を形成する。
【００２５】〔図３（ｂ）に示す工程〕基板表面全面に
Ｐｏｌｙ−Ｓｉ層４を成膜したのち、フォトリソグラフ
ィによってＰｏｌｙ−Ｓｉ層４をパターニングすること
で、ＭＯＳＦＥＴ形成領域のうちゲート電極を構成する
領域においてＰｏｌｙ−Ｓｉ層４ａを残すと共に、Ｐｏ
ｌｙ−Ｓｉ抵抗体形成領域において例えばフォトリソグ
ラフィのマスクを予め細く作っておくことによりＭＯＳ
ＦＥＴを構成する領域のＰｏｌｙ−Ｓｉ層４ａの最小線
幅より細い線幅となるようにＰｏｌｙ−Ｓｉ層４ｂを残
す。そして、酸化膜等の絶縁膜をデポジションしたの
ち、絶縁膜をエッチバックすることで、Ｐｏｌｙ−Ｓｉ
層４ａ、４ｂの側壁にサイドウォールスペーサ８を形成
する。
Ｐｏｌｙ−Ｓｉ層４を成膜したのち、フォトリソグラフ
ィによってＰｏｌｙ−Ｓｉ層４をパターニングすること
で、ＭＯＳＦＥＴ形成領域のうちゲート電極を構成する
領域においてＰｏｌｙ−Ｓｉ層４ａを残すと共に、Ｐｏ
ｌｙ−Ｓｉ抵抗体形成領域において例えばフォトリソグ
ラフィのマスクを予め細く作っておくことによりＭＯＳ
ＦＥＴを構成する領域のＰｏｌｙ−Ｓｉ層４ａの最小線
幅より細い線幅となるようにＰｏｌｙ−Ｓｉ層４ｂを残
す。そして、酸化膜等の絶縁膜をデポジションしたの
ち、絶縁膜をエッチバックすることで、Ｐｏｌｙ−Ｓｉ
層４ａ、４ｂの側壁にサイドウォールスペーサ８を形成
する。
【００２６】〔図３（ｃ）に示す工程〕続いて、基板表
面全面にイオン注入マスク９を成膜する。そして、フォ
トリソグラフィによってイオン注入マスク９をパターニ
ングすることで、イオン注入マスク９のうちＭＯＳＦＥ
Ｔ形成領域の所定位置およびＰｏｌｙ−Ｓｉ抵抗形成領
域の所定位置を開口させる。その後、イオン注入マスク
９を用い、例えばドーズ量５×１０15ｃｍ-2の条件でヒ
素のイオン注入を行なうことで、ＭＯＳＦＥＴ形成領域
において、Ｐｏｌｙ−Ｓｉ層４ａおよびｎ型ウェル層６
のうちＰｏｌｙ−Ｓｉ層４ａの両側（図中では現されな
いが紙面垂直方向両側）に位置する部位にイオンを注入
し、Ｐｏｌｙ−Ｓｉ層４ａによってゲート電極を形成す
ると共に、このＰｏｌｙ−Ｓｉ層４ａの両側にソース領
域、ドレイン領域を形成する。このとき、Ｐｏｌｙ−Ｓ
ｉ抵抗形成領域においてもイオン注入マスク９を開口さ
せているため、Ｐｏｌｙ−Ｓｉ層４ｂにもヒ素がイオン
注入される。
面全面にイオン注入マスク９を成膜する。そして、フォ
トリソグラフィによってイオン注入マスク９をパターニ
ングすることで、イオン注入マスク９のうちＭＯＳＦＥ
Ｔ形成領域の所定位置およびＰｏｌｙ−Ｓｉ抵抗形成領
域の所定位置を開口させる。その後、イオン注入マスク
９を用い、例えばドーズ量５×１０15ｃｍ-2の条件でヒ
素のイオン注入を行なうことで、ＭＯＳＦＥＴ形成領域
において、Ｐｏｌｙ−Ｓｉ層４ａおよびｎ型ウェル層６
のうちＰｏｌｙ−Ｓｉ層４ａの両側（図中では現されな
いが紙面垂直方向両側）に位置する部位にイオンを注入
し、Ｐｏｌｙ−Ｓｉ層４ａによってゲート電極を形成す
ると共に、このＰｏｌｙ−Ｓｉ層４ａの両側にソース領
域、ドレイン領域を形成する。このとき、Ｐｏｌｙ−Ｓ
ｉ抵抗形成領域においてもイオン注入マスク９を開口さ
せているため、Ｐｏｌｙ−Ｓｉ層４ｂにもヒ素がイオン
注入される。
【００２７】〔図３（ｄ）に示す工程〕そして、イオン
注入マスクを除去したのち、基板表面にチタン（Ｔｉ）
膜を成膜し、熱処理を施すことで、ＭＯＳＦＥＴ形成領
域におけるゲート電極を構成するＰｏｌｙ−Ｓｉ層４ａ
やソース領域およびドレイン領域の表面上、さらにはＰ
ｏｌｙ−Ｓｉ抵抗体形成領域におけるＰｏｌｙ−Ｓｉ層
４ｂの表面上に、チタンシリサイド膜５が形成される。
注入マスクを除去したのち、基板表面にチタン（Ｔｉ）
膜を成膜し、熱処理を施すことで、ＭＯＳＦＥＴ形成領
域におけるゲート電極を構成するＰｏｌｙ−Ｓｉ層４ａ
やソース領域およびドレイン領域の表面上、さらにはＰ
ｏｌｙ−Ｓｉ抵抗体形成領域におけるＰｏｌｙ−Ｓｉ層
４ｂの表面上に、チタンシリサイド膜５が形成される。
【００２８】このとき、ゲート電極を構成するＰｏｌｙ
−Ｓｉ層４ａのうちヒ素が注入された領域やＰｏｌｙ−
Ｓｉ抵抗体形成領域におけるＰｏｌｙ−Ｓｉ層４ｂの表
面上におけるチタンシリサイド膜５ａはヒ素を含んだも
ので形成され、Ｐｏｌｙ−Ｓｉ層４ａのうちヒ素が注入
されていない領域の表面上におけるチタンシリサイド膜
５ｂはヒ素が含まれていないもので形成される。
−Ｓｉ層４ａのうちヒ素が注入された領域やＰｏｌｙ−
Ｓｉ抵抗体形成領域におけるＰｏｌｙ−Ｓｉ層４ｂの表
面上におけるチタンシリサイド膜５ａはヒ素を含んだも
ので形成され、Ｐｏｌｙ−Ｓｉ層４ａのうちヒ素が注入
されていない領域の表面上におけるチタンシリサイド膜
５ｂはヒ素が含まれていないもので形成される。
【００２９】この後、未反応チタン膜の除去、低抵抗化
のための熱処理を施したのち、必要に応じて層間絶縁膜
形成工程、配線形成工程、保護膜形成工程等を行なうこ
とで、サリサイド構造を有するＭＯＳＦＥＴと図１に示
した構造のＰｏｌｙ−Ｓｉ抵抗体１を備えた半導体装置
が完成する。
のための熱処理を施したのち、必要に応じて層間絶縁膜
形成工程、配線形成工程、保護膜形成工程等を行なうこ
とで、サリサイド構造を有するＭＯＳＦＥＴと図１に示
した構造のＰｏｌｙ−Ｓｉ抵抗体１を備えた半導体装置
が完成する。
【００３０】以上のような製造方法によれば、ゲート電
極へのヒ素注入やソース領域およびドレイン領域形成の
ためのヒ素注入時に、Ｐｏｌｙ−Ｓｉ抵抗体１となるＰ
ｏｌｙ−Ｓｉ層４へのヒ素注入も同時に行なうようにす
ることで、従来に対する工程数の増加なしで図１に示す
構造のＰｏｌｙ−Ｓｉ抵抗体１とサリサイド構造を有す
るＭＯＳＦＥＴとを備えた半導体装置を製造することが
可能である。
極へのヒ素注入やソース領域およびドレイン領域形成の
ためのヒ素注入時に、Ｐｏｌｙ−Ｓｉ抵抗体１となるＰ
ｏｌｙ−Ｓｉ層４へのヒ素注入も同時に行なうようにす
ることで、従来に対する工程数の増加なしで図１に示す
構造のＰｏｌｙ−Ｓｉ抵抗体１とサリサイド構造を有す
るＭＯＳＦＥＴとを備えた半導体装置を製造することが
可能である。
【００３１】このように、本実施形態に示す半導体装置
とすることにより、工程数を増加させたり、大面積を必
要としなくても、高抵抗なＰｏｌｙ−Ｓｉ抵抗体１を形
成することができる。
とすることにより、工程数を増加させたり、大面積を必
要としなくても、高抵抗なＰｏｌｙ−Ｓｉ抵抗体１を形
成することができる。
【００３２】（他の実施形態）細い線幅のＰｏｌｙ−Ｓ
ｉ層４ｂを形成する方法としては、フォトリソグラフィ
のマスクを予め細く作っておく方法の他に、例えばメモ
リセルやキャパシタ形成の目的で２層Ｐｏｌｙ形成工程
を有する工程の場合には、図８に示すようにサイドウォ
ールを利用して工数を増加することなく細線パターンを
形成することが可能である。
ｉ層４ｂを形成する方法としては、フォトリソグラフィ
のマスクを予め細く作っておく方法の他に、例えばメモ
リセルやキャパシタ形成の目的で２層Ｐｏｌｙ形成工程
を有する工程の場合には、図８に示すようにサイドウォ
ールを利用して工数を増加することなく細線パターンを
形成することが可能である。
【００３３】図８について説明すると、メモリのフロー
ティングゲート電極を形成する工程と同時に抵抗体とし
て利用するＰｏｌｙ−Ｓｉを形成し、ＯＮＯ膜等を形成
したのちメモリのコントロールゲート電極を形成する工
程と同時に抵抗体を形成したい領域に窓を開ける。次い
で、上記の方法によりサイドウォールを形成し、イオン
注入、シリサイド形成をすれば、例えばフォトリソグラ
フィの能力に限界がある場合にもその限界よりもサイド
ウォール幅の倍の幅だけ細い線幅のシリサイド付きＰｏ
ｌｙ−Ｓｉ抵抗体を形成することが可能となる。
ティングゲート電極を形成する工程と同時に抵抗体とし
て利用するＰｏｌｙ−Ｓｉを形成し、ＯＮＯ膜等を形成
したのちメモリのコントロールゲート電極を形成する工
程と同時に抵抗体を形成したい領域に窓を開ける。次い
で、上記の方法によりサイドウォールを形成し、イオン
注入、シリサイド形成をすれば、例えばフォトリソグラ
フィの能力に限界がある場合にもその限界よりもサイド
ウォール幅の倍の幅だけ細い線幅のシリサイド付きＰｏ
ｌｙ−Ｓｉ抵抗体を形成することが可能となる。
【００３４】さらに、例えば図６に示した線幅０．２μ
ｍ以下の領域を用いれば、例えばＢＦ2のイオン注入で
はシート抵抗値約９０［Ω／□］、Ａｓのイオン注入で
はシート抵抗値約５５［Ω／□］、イオン注入無しの場
合にはシート抵抗値約３０［Ω／□］を持つ抵抗という
ようにイオン注入する不純物の種類によって複数の抵抗
を作り分けることも可能である。この場合もイオン注入
はトランジスタの拡散層形成の工程と共通で行うことが
できるため工程増加はない。
ｍ以下の領域を用いれば、例えばＢＦ2のイオン注入で
はシート抵抗値約９０［Ω／□］、Ａｓのイオン注入で
はシート抵抗値約５５［Ω／□］、イオン注入無しの場
合にはシート抵抗値約３０［Ω／□］を持つ抵抗という
ようにイオン注入する不純物の種類によって複数の抵抗
を作り分けることも可能である。この場合もイオン注入
はトランジスタの拡散層形成の工程と共通で行うことが
できるため工程増加はない。
【００３５】また、例えば図９に示すように本発明を適
用して線幅やイオン注入する不純物の種類を変えること
により種々の抵抗を用意し、それらを並列に接続する構
造とすることにより、出来映えの抵抗値に応じて所望の
抵抗値に最も近くなるように不要な抵抗体に接続する配
線にトリミング処理を施せば、さらに精度の高い高抵抗
を得ることが可能となる。
用して線幅やイオン注入する不純物の種類を変えること
により種々の抵抗を用意し、それらを並列に接続する構
造とすることにより、出来映えの抵抗値に応じて所望の
抵抗値に最も近くなるように不要な抵抗体に接続する配
線にトリミング処理を施せば、さらに精度の高い高抵抗
を得ることが可能となる。
【００３６】また、上記実施形態では、ｎ型不純物とし
てヒ素を例に挙げて説明したが、ヒ素以外のイオン、例
えばリン（Ｐ）の場合においても上記実施形態と同様の
効果を得ることができる。さらに、図６に示したよう
に、ｎ型不純物と導電型が逆となるｐ型不純物、例えば
ＢＦ2についても上記と同様の効果を得ることができ、
それらの複数をイオン注入しても同様の効果が得られ
る。また、Ｐｏｌｙ−Ｓｉ抵抗体以外にも、シリサイド
を形成するシリコン基板の拡散層において細い線幅を形
成することによっても同様の効果を得ることができる。
また、シリサイド膜として、チタンシリサイド膜５を例
に挙げて説明したが、チタン以外の高融点金属によるシ
リサイド膜であっても上記実施形態と同様の効果を得る
ことができる。
てヒ素を例に挙げて説明したが、ヒ素以外のイオン、例
えばリン（Ｐ）の場合においても上記実施形態と同様の
効果を得ることができる。さらに、図６に示したよう
に、ｎ型不純物と導電型が逆となるｐ型不純物、例えば
ＢＦ2についても上記と同様の効果を得ることができ、
それらの複数をイオン注入しても同様の効果が得られ
る。また、Ｐｏｌｙ−Ｓｉ抵抗体以外にも、シリサイド
を形成するシリコン基板の拡散層において細い線幅を形
成することによっても同様の効果を得ることができる。
また、シリサイド膜として、チタンシリサイド膜５を例
に挙げて説明したが、チタン以外の高融点金属によるシ
リサイド膜であっても上記実施形態と同様の効果を得る
ことができる。
【図１】本発明の第１実施形態におけるＰｏｌｙ−Ｓｉ
抵抗体であって、（ａ）は上面図であり、（ｂ）は
（ａ）を紙面下側から見た時の側面図である。
抵抗体であって、（ａ）は上面図であり、（ｂ）は
（ａ）を紙面下側から見た時の側面図である。
【図２】従来のＰｏｌｙ−Ｓｉ抵抗体であって、（ａ）
は上面図であり、（ｂ）は（ａ）を紙面下側から見た時
の側面図である。
は上面図であり、（ｂ）は（ａ）を紙面下側から見た時
の側面図である。
【図３】図１に示すＰｏｌｙ−Ｓｉ抵抗体を備えた半導
体装置の製造工程を示す図である。
体装置の製造工程を示す図である。
【図４】従来のＰｏｌｙ−Ｓｉ抵抗体を備えた半導体装
置の製造工程を示す図である。
置の製造工程を示す図である。
【図５】従来のＰｏｌｙ−Ｓｉ抵抗体を備えた半導体装
置の製造工程を示す図である。
置の製造工程を示す図である。
【図６】線幅とシート抵抗との関係を示した図である。
【図７】マスクシリコン酸化膜厚とチタンシリサイド膜
厚との関係を示す図である。
厚との関係を示す図である。
【図８】サイドウォールを利用して細線パターンを形成
する場合を示した図である。
する場合を示した図である。
【図９】線幅やイオン注入する不純物の種類を変えるこ
とにより種々の抵抗を用意し、それらを並列に接続した
構造を示す図である。
とにより種々の抵抗を用意し、それらを並列に接続した
構造を示す図である。
１…Ｐｏｌｙ−Ｓｉ抵抗体、２…シリコン基板、３…フ
ィールド酸化膜、４…Ｐｏｌｙ−Ｓｉ層、５…チタンシ
リサイド膜、９…イオン注入マスク。
ィールド酸化膜、４…Ｐｏｌｙ−Ｓｉ層、５…チタンシ
リサイド膜、９…イオン注入マスク。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/10 ４８１
27/115
29/788
29/792
Ｆターム(参考） 5F038 AR08 AR13 EZ20
5F048 AC03 AC10 BE03 BF06 BG11
DA01 DA25
5F083 JA35 JA39 PR36 PR43 PR57
5F101 BA29 BA36 BB02 BH09 BH21
Claims (4)
- 【請求項１】 半導体基板（２）の表層部にフィールド
酸化膜（３）を形成することにより、ＭＯＳＦＥＴ形成
領域とＰｏｌｙ−Ｓｉ抵抗体形成領域とを絶縁分離する
工程と、 前記フィールド酸化膜（３）の上を含む前記半導体基板
（２）の上にＰｏｌｙ−Ｓｉ層（４）を配置したのち、
該Ｐｏｌｙ−Ｓｉ層（４）をパターニングすることで、
前記ＭＯＳＦＥＴ形成領域のうちゲート電極を構成する
領域において前記Ｐｏｌｙ−Ｓｉ層（４ａ）を残すと共
に、前記Ｐｏｌｙ−Ｓｉ抵抗体形成領域において前記Ｍ
ＯＳＦＥＴのゲート電極を構成する領域のＰｏｌｙ−Ｓ
ｉ層（４ａ）の最小線幅より細い線幅となるように前記
Ｐｏｌｙ−Ｓｉ層（４ｂ）を残す工程と、 前記ＭＯＳＦＥＴ形成領域および前記Ｐｏｌｙ−Ｓｉ抵
抗体形成領域に残した前記Ｐｏｌｙ−Ｓｉ層（４ａ、４
ｂ）の表面に高融点金属膜を配置したのち、熱処理を施
すことで、前記Ｐｏｌｙ−Ｓｉ層（４ｂ）の表面上にシ
リサイド膜（５ａ）を形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記Ｐｏｌｙ−Ｓｉ層（４ａ）を残す工
程と前記Ｐｏｌｙ−Ｓｉ層（４ａ、４ｂ）の表面に高融
点金属層を配置する工程との間に、前記Ｐｏｌｙ−Ｓｉ
層（４ａ）を含む前記ＭＯＳＦＥＴ形成領域に対してｎ
型もしくはｐ型不純物のイオン注入を行うと同時に、前
記Ｐｏｌｙ−Ｓｉ抵抗体形成領域に残した前記Ｐｏｌｙ
−Ｓｉ層（４ｂ）に対してもｎ型もしくはｐ型不純物の
イオン注入を行うことを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 基板（２）の上にフィールド酸化膜
（３）を配置し、このフィールド酸化膜（３）の上にＰ
ｏｌｙ−Ｓｉ層（４ｂ）を配置し、このＰｏｌｙ−Ｓｉ
層（４ｂ）の表面にシリサイド膜（５ａ）を形成してＰ
ｏｌｙ−Ｓｉ抵抗体（１）を構成しており、 前記Ｐｏｌｙ−Ｓｉ抵抗体（１）は線幅がＭＯＳＦＥＴ
形成領域のゲート電極を構成するＰｏｌｙ−Ｓｉ層（４
ａ）の最小線幅より細く設定されていることを特徴とす
る半導体装置。 - 【請求項４】 前記シリサイド膜（５ａ）にはｎ型もし
くはｐ型不純物が含まれていることを特徴とする請求項
３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224640A JP2003037175A (ja) | 2001-07-25 | 2001-07-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224640A JP2003037175A (ja) | 2001-07-25 | 2001-07-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037175A true JP2003037175A (ja) | 2003-02-07 |
Family
ID=19057765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001224640A Withdrawn JP2003037175A (ja) | 2001-07-25 | 2001-07-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003037175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7598136B2 (en) | 2005-07-11 | 2009-10-06 | Samsung Electronics Co., Ltd. | Image sensor and related fabrication method |
-
2001
- 2001-07-25 JP JP2001224640A patent/JP2003037175A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7598136B2 (en) | 2005-07-11 | 2009-10-06 | Samsung Electronics Co., Ltd. | Image sensor and related fabrication method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070803 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090615 |