JPH0982946A - Ｍｏｓトランジスタのポリシリコンゲート電極製造方法 - Google Patents
Ｍｏｓトランジスタのポリシリコンゲート電極製造方法Info
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- JPH0982946A JPH0982946A JP26246695A JP26246695A JPH0982946A JP H0982946 A JPH0982946 A JP H0982946A JP 26246695 A JP26246695 A JP 26246695A JP 26246695 A JP26246695 A JP 26246695A JP H0982946 A JPH0982946 A JP H0982946A
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- film
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- gate electrode
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Abstract
(57)【要約】
【課題】 エッチング初期におけるＣＤ ＬＯＳＳの原
因となるサイドエッチングを防止する。 【解決手段】 ＭＯＳデバイスの素子分離を行った後、
チャネルドープ注入しウエハ１上にゲート酸化膜２を形
成する。その上にｎ+ ポリシリコン３を積層する。更に
その上に、自発エッチングが生じにくい低不純物濃度の
ポリシリコン（またはノンドープポリシリコン）４を成
膜する。その後、ポリシリコン４上にフォトレジスト５
によるマスクパターンを形成してエッチングを行う。こ
の方法によれば、孤立パターンの垂直形状を確保するエ
ッチング条件下でも、ＣＤ ＬＯＳＳのないポリシリコ
ンゲート電極を作製することができる。
因となるサイドエッチングを防止する。 【解決手段】 ＭＯＳデバイスの素子分離を行った後、
チャネルドープ注入しウエハ１上にゲート酸化膜２を形
成する。その上にｎ+ ポリシリコン３を積層する。更に
その上に、自発エッチングが生じにくい低不純物濃度の
ポリシリコン（またはノンドープポリシリコン）４を成
膜する。その後、ポリシリコン４上にフォトレジスト５
によるマスクパターンを形成してエッチングを行う。こ
の方法によれば、孤立パターンの垂直形状を確保するエ
ッチング条件下でも、ＣＤ ＬＯＳＳのないポリシリコ
ンゲート電極を作製することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タにおけるポリシリコンゲート電極の製造方法に関し、
より詳しくは、エッチング初期のＣＤ ＬＯＳＳの原因
となるサイドエッチングを防止することができる、ポリ
シリコンゲート電極製造方法に関する。
タにおけるポリシリコンゲート電極の製造方法に関し、
より詳しくは、エッチング初期のＣＤ ＬＯＳＳの原因
となるサイドエッチングを防止することができる、ポリ
シリコンゲート電極製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタにおけるポリ
シリコンゲート電極の製造では、サブミクロンのポリシ
リコンのゲートエッチングにおけるサイドエッチを抑え
るため、反応生成物の堆積による側壁保護膜を利用する
ことが多い。
シリコンゲート電極の製造では、サブミクロンのポリシ
リコンのゲートエッチングにおけるサイドエッチを抑え
るため、反応生成物の堆積による側壁保護膜を利用する
ことが多い。
【０００３】しかし、ハーフミクロンやサブハーフミク
ロン以下のゲートエッチングでは、寸法がより微細にな
り、堆積物量の変化による側壁保護膜の厚み変化が仕上
がり寸法に与える影響が無視できなくなる。しかもｎ+
ポリシリコンではエッチング時に発生する塩素ラジカル
の自発エッチングでこの影響が大きくなる。
ロン以下のゲートエッチングでは、寸法がより微細にな
り、堆積物量の変化による側壁保護膜の厚み変化が仕上
がり寸法に与える影響が無視できなくなる。しかもｎ+
ポリシリコンではエッチング時に発生する塩素ラジカル
の自発エッチングでこの影響が大きくなる。
【０００４】特に、サブハーフミクロン以下のスペース
の側壁保護膜が、孤立側の側壁保護膜に比較して薄くな
り、孤立ラインの垂直形状を得ようとすると、図３に示
すように、ポリシリコン１１のスペース側で食い込み１
２などの異常形状が発生する。図３において１はウエ
ハ、２はゲート酸化膜、５はフォトレジストである。
の側壁保護膜が、孤立側の側壁保護膜に比較して薄くな
り、孤立ラインの垂直形状を得ようとすると、図３に示
すように、ポリシリコン１１のスペース側で食い込み１
２などの異常形状が発生する。図３において１はウエ
ハ、２はゲート酸化膜、５はフォトレジストである。
【０００５】一般的にＲＩＥ（リアクティブ・イオン・
エッチング）では、イオン衝撃が被エッチング物の表面
に吸着している原子にエネルギーを与え、エッチングが
進行して異方性が得られる。
エッチング）では、イオン衝撃が被エッチング物の表面
に吸着している原子にエネルギーを与え、エッチングが
進行して異方性が得られる。
【０００６】しかし、実際には吸着した塩素などの原子
がポリシリコンから電子を受け取り、反応が進行してサ
イドエッチングが起こる。そこで、反応生成物の堆積に
よる側面の保護、つまり側壁保護膜によりサイドエッチ
ングが防止され、さらに異方性が確保されている。ま
た、ノンドープポリシリコンよりｎ+ ポリシリコンの方
が、電子を与えやすくエッチング速度が大きい傾向があ
る。
がポリシリコンから電子を受け取り、反応が進行してサ
イドエッチングが起こる。そこで、反応生成物の堆積に
よる側面の保護、つまり側壁保護膜によりサイドエッチ
ングが防止され、さらに異方性が確保されている。ま
た、ノンドープポリシリコンよりｎ+ ポリシリコンの方
が、電子を与えやすくエッチング速度が大きい傾向があ
る。
【０００７】また、反応生成物は、スペースが狭いほど
被エッチング物が少ないため発生しにくく、かつ堆積し
にくい。このため、ｎ+ ポリシリコンでのサブハーフミ
クロンスペースでは側壁保護膜が薄く、食い込みなどの
サイドエッチングがかなり生じやすい。
被エッチング物が少ないため発生しにくく、かつ堆積し
にくい。このため、ｎ+ ポリシリコンでのサブハーフミ
クロンスペースでは側壁保護膜が薄く、食い込みなどの
サイドエッチングがかなり生じやすい。
【０００８】そこで、スペース部の側壁保護膜を厚くす
るように、反応生成物を多く発生させるエッチング条件
にすると、孤立パターン側で側壁保護膜は相当厚くなり
図４のようにテーパ形状１３になる。このように従来の
技術では、サブハーフミクロン以下で孤立パターン側が
垂直であり、スペース側でも垂直形状で食い込みがな
く、図５に示すＣＤ ＬＯＳＳのない形状を得るのは難
しい。なお、このＣＤＬＯＳＳは、フォトレジスト５の
底部寸法Ａからポリシリコン１１の底部寸法Ｂを差し引
いたものである。
るように、反応生成物を多く発生させるエッチング条件
にすると、孤立パターン側で側壁保護膜は相当厚くなり
図４のようにテーパ形状１３になる。このように従来の
技術では、サブハーフミクロン以下で孤立パターン側が
垂直であり、スペース側でも垂直形状で食い込みがな
く、図５に示すＣＤ ＬＯＳＳのない形状を得るのは難
しい。なお、このＣＤＬＯＳＳは、フォトレジスト５の
底部寸法Ａからポリシリコン１１の底部寸法Ｂを差し引
いたものである。
【０００９】さらに、サブハーフミクロン以下では、ゲ
ート酸化膜２が数ｎｍと薄くなり、対酸化膜選択比も数
十程度高いことが求められ、異方性のためイオンエネル
ギーの高い条件を用いることが難しい。
ート酸化膜２が数ｎｍと薄くなり、対酸化膜選択比も数
十程度高いことが求められ、異方性のためイオンエネル
ギーの高い条件を用いることが難しい。
【００１０】従来、孤立パターンおよび狭いスペースの
ラインアンドスペースパターンで、ともに垂直形状を確
保するためエッチング装置で対策をとってきたが、現行
の生産装置では制御が難しく、ポリシリコンゲートの材
質面での対応も検討しなければならない。
ラインアンドスペースパターンで、ともに垂直形状を確
保するためエッチング装置で対策をとってきたが、現行
の生産装置では制御が難しく、ポリシリコンゲートの材
質面での対応も検討しなければならない。
【００１１】ポリシリコンゲートのエッチングにおいて
は、スペース側での反応生成物の堆積量は孤立側より少
ないため、孤立側を垂直形状にするべく全体の反応生成
物を減少させた場合、図６に示すようにスペース側では
サイドエッチング１４（食い込みなど）が発生しやすく
なる。この傾向はスペースがサブミクロンからサブハー
フミクロンへと狭くなるに従い大きくなる。このサイド
エッチング１４は、エッチングの初期に発生し、ＣＤ
ＬＯＳＳの原因となる。図６中、３はｎ+ ポリシリコン
である。
は、スペース側での反応生成物の堆積量は孤立側より少
ないため、孤立側を垂直形状にするべく全体の反応生成
物を減少させた場合、図６に示すようにスペース側では
サイドエッチング１４（食い込みなど）が発生しやすく
なる。この傾向はスペースがサブミクロンからサブハー
フミクロンへと狭くなるに従い大きくなる。このサイド
エッチング１４は、エッチングの初期に発生し、ＣＤ
ＬＯＳＳの原因となる。図６中、３はｎ+ ポリシリコン
である。
【００１２】ところで、エッチングの後半でゲート酸化
膜２が露出するまでは、反応生成物はエッチング初期よ
り多くエッチング装置のチャンバー（図示せず）に滞在
する。従って、エッチング初期に生じるサイドエッチン
グを防止すればＣＤ ＬＯＳＳを抑制することができ
る。
膜２が露出するまでは、反応生成物はエッチング初期よ
り多くエッチング装置のチャンバー（図示せず）に滞在
する。従って、エッチング初期に生じるサイドエッチン
グを防止すればＣＤ ＬＯＳＳを抑制することができ
る。
【００１３】
【発明が解決しようとする課題】本発明は、上記従来の
問題点に鑑みなされたもので、その目的は、ＭＯＳトラ
ンジスタのポリシリコンゲート電極を製造するに際し、
エッチング初期のＣＤＬＯＳＳの原因となるサイドエッ
チングを防止することにある。。
問題点に鑑みなされたもので、その目的は、ＭＯＳトラ
ンジスタのポリシリコンゲート電極を製造するに際し、
エッチング初期のＣＤＬＯＳＳの原因となるサイドエッ
チングを防止することにある。。
【００１４】
【課題を解決するための手段】請求項１に記載のＭＯＳ
トランジスタのポリシリコンゲート電極製造方法は、高
不純物濃度ポリシリコン膜上に同導電形の低不純物濃度
ポリシリコンまたはノンドープポリシリコンを積層した
後、マスクパターンを形成しエッチングすることを特徴
とする。すなわち、請求項１の製造方法は、不純物濃度
の低いｎ形ポリシリコンまたはノンドープポリシリコン
をｎ+ ポリシリコン上に積層することで、エッチング初
期のＣＤ ＬＯＳＳの原因となるサイドエッチングを防
止するようにしたものである。
トランジスタのポリシリコンゲート電極製造方法は、高
不純物濃度ポリシリコン膜上に同導電形の低不純物濃度
ポリシリコンまたはノンドープポリシリコンを積層した
後、マスクパターンを形成しエッチングすることを特徴
とする。すなわち、請求項１の製造方法は、不純物濃度
の低いｎ形ポリシリコンまたはノンドープポリシリコン
をｎ+ ポリシリコン上に積層することで、エッチング初
期のＣＤ ＬＯＳＳの原因となるサイドエッチングを防
止するようにしたものである。
【００１５】請求項２に記載のポリシリコンゲート電極
製造方法は、請求項１において、低不純物濃度またはノ
ンドープのポリシリコン膜の、ポリシリコンゲート全体
に対する膜厚比率を０．３以上０．６以下とすることを
特徴とする。
製造方法は、請求項１において、低不純物濃度またはノ
ンドープのポリシリコン膜の、ポリシリコンゲート全体
に対する膜厚比率を０．３以上０．６以下とすることを
特徴とする。
【００１６】請求項３に記載のポリシリコンゲート電極
製造方法は、請求項１において、低不純物濃度またはノ
ンドープのポリシリコン膜上に酸化シリコン膜または窒
化シリコン膜を積層することを特徴とする。
製造方法は、請求項１において、低不純物濃度またはノ
ンドープのポリシリコン膜上に酸化シリコン膜または窒
化シリコン膜を積層することを特徴とする。
【００１７】
【発明の実施の形態】請求項１の製造方法では、例えば
図１（ａ）に示すように、自発エッチングが生じにくい
低不純物濃度のｎ形ポリシリコン（またはノンドープポ
リシリコン）４を、ｎ+ ポリシリコン３上に積層するこ
とにより、エッチング初期のサイドエッチングの進行に
起因するＣＤ ＬＯＳＳの発生を防止することができる
ため、図１（ｂ）に示すような垂直形状が得られる。図
１（ａ）はエッチング前の基板断面図を、図１（ｂ）は
エッチング後の基板断面図を、それぞれ模式的に示した
ものである。
図１（ａ）に示すように、自発エッチングが生じにくい
低不純物濃度のｎ形ポリシリコン（またはノンドープポ
リシリコン）４を、ｎ+ ポリシリコン３上に積層するこ
とにより、エッチング初期のサイドエッチングの進行に
起因するＣＤ ＬＯＳＳの発生を防止することができる
ため、図１（ｂ）に示すような垂直形状が得られる。図
１（ａ）はエッチング前の基板断面図を、図１（ｂ）は
エッチング後の基板断面図を、それぞれ模式的に示した
ものである。
【００１８】この場合、ＭＯＳデバイスの素子分離を行
ったあと、チャネルドープ注入しウエハ１上にゲート酸
化膜２を形成する。その上にｎ+ ポリシリコン３を積層
する。更にその上に低不純物濃度ポリシリコン、すなわ
ち低不純物濃度のｎ形ポリシリコン（またはノンドープ
ポリシリコン）４を成膜する。その後、このポリシリコ
ン４上にフォトレジスト５によるマスクパターンを形成
してエッチングを行う。この方法によれば、孤立パター
ンの垂直形状を確保するエッチング条件下でも、ＣＤ
ＬＯＳＳのないポリシリコンゲート電極を得ることがで
きる。
ったあと、チャネルドープ注入しウエハ１上にゲート酸
化膜２を形成する。その上にｎ+ ポリシリコン３を積層
する。更にその上に低不純物濃度ポリシリコン、すなわ
ち低不純物濃度のｎ形ポリシリコン（またはノンドープ
ポリシリコン）４を成膜する。その後、このポリシリコ
ン４上にフォトレジスト５によるマスクパターンを形成
してエッチングを行う。この方法によれば、孤立パター
ンの垂直形状を確保するエッチング条件下でも、ＣＤ
ＬＯＳＳのないポリシリコンゲート電極を得ることがで
きる。
【００１９】請求項２の製造方法では、請求項１の製造
方法においてｎ+ ポリシリコン３を成膜後、自発エッチ
ングが生じにくい低不純物濃度ポリシリコン（またはノ
ンドープポリシリコン）４を積層する場合、ポリシリコ
ンゲート全体の膜厚に対する低不純物濃度ポリシリコン
４の膜厚比率をパラメーターとしてＣＤ ＬＯＳＳ、ポ
リシリコンの食い込み発生、およびゲート抵抗を調べて
最適な膜厚比率を求める。
方法においてｎ+ ポリシリコン３を成膜後、自発エッチ
ングが生じにくい低不純物濃度ポリシリコン（またはノ
ンドープポリシリコン）４を積層する場合、ポリシリコ
ンゲート全体の膜厚に対する低不純物濃度ポリシリコン
４の膜厚比率をパラメーターとしてＣＤ ＬＯＳＳ、ポ
リシリコンの食い込み発生、およびゲート抵抗を調べて
最適な膜厚比率を求める。
【００２０】請求項３の製造方法では、例えば図２
（ａ）に示すように、ｎ+ ポリシリコン３上に自発エッ
チングが生じにくい不純物濃度の低いｎ形ポリシリコン
（またはノンドープポリシリコン）４を積層し、更にこ
のｎ形ポリシリコン４上に酸化膜すなわち、酸素シリコ
ン膜（または窒化シリコン膜）６を積層することによ
り、ｐチャネル領域においてソース・ドレインを形成す
るためのアクセプタ不純物注入を行う際に、この不純物
のゲートへの注入を防止することで、ゲート電極の抵抗
増加を防止することができる。
（ａ）に示すように、ｎ+ ポリシリコン３上に自発エッ
チングが生じにくい不純物濃度の低いｎ形ポリシリコン
（またはノンドープポリシリコン）４を積層し、更にこ
のｎ形ポリシリコン４上に酸化膜すなわち、酸素シリコ
ン膜（または窒化シリコン膜）６を積層することによ
り、ｐチャネル領域においてソース・ドレインを形成す
るためのアクセプタ不純物注入を行う際に、この不純物
のゲートへの注入を防止することで、ゲート電極の抵抗
増加を防止することができる。
【００２１】酸素シリコン膜６の積層に際しては、この
膜がどの程度ゲートへのアクセプタ不純物の注入を防止
できるか、すなわちどの程度ゲート電極の抵抗増加を抑
制できるかを調べる。
膜がどの程度ゲートへのアクセプタ不純物の注入を防止
できるか、すなわちどの程度ゲート電極の抵抗増加を抑
制できるかを調べる。
【００２２】次に、本発明の試験例および比較例につい
て説明する。 〔試験例１（請求項１の発明）〕ＭＯＳデバイスの素子
分離を行い、チャネルドープ注入しゲート酸化膜を形成
した基板を複数枚用意した。ゲート酸化膜上に形成する
ポリシリコンの膜厚は通常２００〜５００ｎｍである
が、ここでは上記基板のうち１枚について、ＳｉＨ4 お
よびＰＨ3 を用いてＣＶＤ法でｎ+ ポリシリコンを２０
０ｎｍ成膜し、次にＰＨ3 量を減少させることによりｎ
+ ポリシリコン上に、不純物濃度の低いポリシリコンを
２００ｎｍ成膜した。これにより、ウエハ上にゲート酸
化膜、ｎ+ ポリシリコン、不純物濃度の低いポリシリコ
ンをこの順に積層してなる基板を作製した〔図１（ａ）
を参照〕。なお、ＰＨ3 量を減少させるのに代えてＳｉ
Ｈ4 のみを使用すれば、ｎ+ ポリシリコン上にノンドー
プのポリシリコンを形成することができる。
て説明する。 〔試験例１（請求項１の発明）〕ＭＯＳデバイスの素子
分離を行い、チャネルドープ注入しゲート酸化膜を形成
した基板を複数枚用意した。ゲート酸化膜上に形成する
ポリシリコンの膜厚は通常２００〜５００ｎｍである
が、ここでは上記基板のうち１枚について、ＳｉＨ4 お
よびＰＨ3 を用いてＣＶＤ法でｎ+ ポリシリコンを２０
０ｎｍ成膜し、次にＰＨ3 量を減少させることによりｎ
+ ポリシリコン上に、不純物濃度の低いポリシリコンを
２００ｎｍ成膜した。これにより、ウエハ上にゲート酸
化膜、ｎ+ ポリシリコン、不純物濃度の低いポリシリコ
ンをこの順に積層してなる基板を作製した〔図１（ａ）
を参照〕。なお、ＰＨ3 量を減少させるのに代えてＳｉ
Ｈ4 のみを使用すれば、ｎ+ ポリシリコン上にノンドー
プのポリシリコンを形成することができる。
【００２３】次に、レジストによるマスクパターンまた
はＣＶＤ法により堆積した酸化膜をフォトリソグラフィ
したハードマスクを形成し、ＥＣＲ方式のエッチング装
置により［表１］の条件でエッチングを行い、エッチン
グ後の基板断面形状（ポリシリコンゲート電極の断面形
状）を調べた。
はＣＶＤ法により堆積した酸化膜をフォトリソグラフィ
したハードマスクを形成し、ＥＣＲ方式のエッチング装
置により［表１］の条件でエッチングを行い、エッチン
グ後の基板断面形状（ポリシリコンゲート電極の断面形
状）を調べた。
【００２４】
【表１】
【００２５】本発明の製造方法によりゲート電極を製造
した後、レジスト除去および後処理、次いでｎ- イオン
注入を行い、サイドウォールスペーサを形成して、ｎ形
領域とｐ形領域にそれぞれレジストマスクを形成し、ｎ
チャネルへのｎ+ イオン注入と、ｐチャネルへのｐ+ 注
入とを行い、ソースおよびドレインを形成した。このと
き、ｐチャネルではゲートにもｐ+ 注入が行われたが、
ゲート下層のｎ+ ポリシリコンから上層の不純物濃度の
低いポリシリコン（またはノンドープポリシリコン）で
は、不純物活性化処理等の熱処理時に不純物が拡散し、
ｐチャネル側でもゲートはｎ+ が維持でき、コンタクト
も確実に形成することができた。
した後、レジスト除去および後処理、次いでｎ- イオン
注入を行い、サイドウォールスペーサを形成して、ｎ形
領域とｐ形領域にそれぞれレジストマスクを形成し、ｎ
チャネルへのｎ+ イオン注入と、ｐチャネルへのｐ+ 注
入とを行い、ソースおよびドレインを形成した。このと
き、ｐチャネルではゲートにもｐ+ 注入が行われたが、
ゲート下層のｎ+ ポリシリコンから上層の不純物濃度の
低いポリシリコン（またはノンドープポリシリコン）で
は、不純物活性化処理等の熱処理時に不純物が拡散し、
ｐチャネル側でもゲートはｎ+ が維持でき、コンタクト
も確実に形成することができた。
【００２６】〔比較例１，２〕試験例１で用意したゲー
ト酸化膜形成後の基板の１枚について、ｎ+ ポリシリコ
ンのみを４００ｎｍ成膜しマスクを形成したサンプル
（比較例１）と、残りの１枚について、ノンドープポリ
シリコンのみを４００ｎｍ成膜しマスクを形成したサン
プル（比較例２）とを作製し、試験例１と同一の装置・
条件でエッチングを行い、エッチング後の基板断面形状
を試験例１と比較した。
ト酸化膜形成後の基板の１枚について、ｎ+ ポリシリコ
ンのみを４００ｎｍ成膜しマスクを形成したサンプル
（比較例１）と、残りの１枚について、ノンドープポリ
シリコンのみを４００ｎｍ成膜しマスクを形成したサン
プル（比較例２）とを作製し、試験例１と同一の装置・
条件でエッチングを行い、エッチング後の基板断面形状
を試験例１と比較した。
【００２７】［表２］に、エッチング後の基板断面形状
すなわち、ＣＤ ＬＯＳＳを示した。ゲート酸化膜上に
ｎ+ ポリシリコンのみを積層した比較例１では、孤立パ
ターンを垂直形状にする条件でエッチングした場合、Ｃ
Ｄ ＬＯＳＳが０．０５μｍとなり、しかもスペース側
にくびれや細りが生じた。これに対し、ゲート酸化膜上
にノンドープポリシリコンのみを積層した比較例２と、
本発明の製造方法による試験例１とでは、孤立パターン
を垂直にするエッチング条件でもＣＤ ＬＯＳＳはほぼ
ゼロであり、スペース側にくびれの発生もなかった。
すなわち、ＣＤ ＬＯＳＳを示した。ゲート酸化膜上に
ｎ+ ポリシリコンのみを積層した比較例１では、孤立パ
ターンを垂直形状にする条件でエッチングした場合、Ｃ
Ｄ ＬＯＳＳが０．０５μｍとなり、しかもスペース側
にくびれや細りが生じた。これに対し、ゲート酸化膜上
にノンドープポリシリコンのみを積層した比較例２と、
本発明の製造方法による試験例１とでは、孤立パターン
を垂直にするエッチング条件でもＣＤ ＬＯＳＳはほぼ
ゼロであり、スペース側にくびれの発生もなかった。
【００２８】
【表２】
【００２９】このように、ノンドープポリシリコンで
は、塩素による自発エッチングは起きにくいため、エッ
チング後の基板において食い込みやＣＤ ＬＯＳＳの発
生がないことが確認され、同様にｎ+ ポリシリコン上に
不純物濃度の低いｎ形ポリシリコン（またはノンドープ
ポリシリコン）を積層した基板では、エッチング後の食
い込みやＣＤ ＬＯＳＳの発生がないことが確認され
た。
は、塩素による自発エッチングは起きにくいため、エッ
チング後の基板において食い込みやＣＤ ＬＯＳＳの発
生がないことが確認され、同様にｎ+ ポリシリコン上に
不純物濃度の低いｎ形ポリシリコン（またはノンドープ
ポリシリコン）を積層した基板では、エッチング後の食
い込みやＣＤ ＬＯＳＳの発生がないことが確認され
た。
【００３０】〔試験例２（請求項２の発明）〕ポリシリ
コンゲート全体の膜厚に対する、不純物濃度の低いポリ
シリコンまたはノンドープポリシリコンの膜厚の比率
と、エッチング後のポリシリコンゲート電極の断面形
状、および抵抗について調べた。ポリシリコンゲート電
極の形成は、試験例１と同様の手順で行った。結果を
［表３］に示す。
コンゲート全体の膜厚に対する、不純物濃度の低いポリ
シリコンまたはノンドープポリシリコンの膜厚の比率
と、エッチング後のポリシリコンゲート電極の断面形
状、および抵抗について調べた。ポリシリコンゲート電
極の形成は、試験例１と同様の手順で行った。結果を
［表３］に示す。
【００３１】
【表３】 （※「酸化膜」は、酸化シリコン膜または窒化シリコン膜を意味する）
【００３２】［表３］から明らかなように、不純物濃度
の低いポリシリコンまたはノンドープポリシリコンの膜
厚が薄い場合、ＣＤ ＬＯＳＳや食い込みの抑制効果が
減少し、逆に必要以上に厚い場合は、ｎ+ ポリシリコン
から不純物濃度の低いポリシリコンまたはノンドープポ
リシリコンへの不純物拡散量が増加し、ゲート全体のド
ナー濃度が減少して抵抗が増加する。
の低いポリシリコンまたはノンドープポリシリコンの膜
厚が薄い場合、ＣＤ ＬＯＳＳや食い込みの抑制効果が
減少し、逆に必要以上に厚い場合は、ｎ+ ポリシリコン
から不純物濃度の低いポリシリコンまたはノンドープポ
リシリコンへの不純物拡散量が増加し、ゲート全体のド
ナー濃度が減少して抵抗が増加する。
【００３３】また、サブハーフミクロンではゲート線幅
が０．３５μｍ程度と細いため、ゲート抵抗が大きくな
っており、できるかぎりシート抵抗が少ないことが望ま
れので、［表３］から上記膜厚比率は０．６以下が良
い。一方、ＣＤ ＬＯＳＳや食い込みを考慮すると、
０．３以上が良いことが分かる。
が０．３５μｍ程度と細いため、ゲート抵抗が大きくな
っており、できるかぎりシート抵抗が少ないことが望ま
れので、［表３］から上記膜厚比率は０．６以下が良
い。一方、ＣＤ ＬＯＳＳや食い込みを考慮すると、
０．３以上が良いことが分かる。
【００３４】〔試験例３（請求項３の発明）〕低濃度不
純物ポリシリコン上またはノンドープポリシリコン上
に、更に酸化シリコン膜または窒化シリコン膜を積層し
た〔図２（ａ）を参照）〕。結果を［表３］に併記し
た。
純物ポリシリコン上またはノンドープポリシリコン上
に、更に酸化シリコン膜または窒化シリコン膜を積層し
た〔図２（ａ）を参照）〕。結果を［表３］に併記し
た。
【００３５】［表３］から明らかなように、ｐチャネル
領域でソース・ドレイン形成を行うためにアクセプタ不
純物の注入を行う際、この不純物がゲート電極に注入さ
れるのを酸化シリコン膜または窒化シリコン膜で防止す
ることができるため、アクセプタ不純物によるゲートの
抵抗増加を抑制することが可能となる。
領域でソース・ドレイン形成を行うためにアクセプタ不
純物の注入を行う際、この不純物がゲート電極に注入さ
れるのを酸化シリコン膜または窒化シリコン膜で防止す
ることができるため、アクセプタ不純物によるゲートの
抵抗増加を抑制することが可能となる。
【００３６】
【発明の効果】以上、詳細に説明したように、請求項１
のポリシリコンゲート電極製造方法では、高不純物濃度
ポリシリコン膜上に、同導電形の低不純物濃度ポリシリ
コンまたはノンドープポリシリコンを積層することで、
エッチング初期のＣＤ ＬＯＳＳの原因となるサイドエ
ッチングを防止することができ、従ってサブハーフミク
ロンのスペースにおける食い込みなど、エッチング後の
異常形状の発生を防止することができる。
のポリシリコンゲート電極製造方法では、高不純物濃度
ポリシリコン膜上に、同導電形の低不純物濃度ポリシリ
コンまたはノンドープポリシリコンを積層することで、
エッチング初期のＣＤ ＬＯＳＳの原因となるサイドエ
ッチングを防止することができ、従ってサブハーフミク
ロンのスペースにおける食い込みなど、エッチング後の
異常形状の発生を防止することができる。
【００３７】請求項２の電極製造方法によれば、請求項
１の製造方法による効果に加えて、ゲート抵抗の増加を
防止することができる。
１の製造方法による効果に加えて、ゲート抵抗の増加を
防止することができる。
【００３８】請求項３の電極製造方法によれば、請求項
１の製造方法による効果に加えて、ｐチャネル領域での
ソース・ドレイン用アクセプタ不純物の注入に起因する
ゲート抵抗の増加を防止することができる。
１の製造方法による効果に加えて、ｐチャネル領域での
ソース・ドレイン用アクセプタ不純物の注入に起因する
ゲート抵抗の増加を防止することができる。
【図１】本発明の実施の態様例を工程順に示す基板の模
式的断面図であって、（ａ）はエッチング前を、（ｂ）
はエッチング後を示すものである。
式的断面図であって、（ａ）はエッチング前を、（ｂ）
はエッチング後を示すものである。
【図２】別の実施の態様例を工程順に示す基板の模式的
断面図であって、（ａ）はエッチング前を、（ｂ）はエ
ッチング後を示すものである。
断面図であって、（ａ）はエッチング前を、（ｂ）はエ
ッチング後を示すものである。
【図３】従来のポリシリコンゲート電極製造方法におい
てポリシリコンに発生する食い込みを示す基板の模式的
断面図である。
てポリシリコンに発生する食い込みを示す基板の模式的
断面図である。
【図４】従来のポリシリコンゲート電極製造方法におい
てポリシリコンに発生するテーパ形状を示す基板の模式
的断面図である。
てポリシリコンに発生するテーパ形状を示す基板の模式
的断面図である。
【図５】従来のポリシリコンゲート電極製造方法におい
てポリシリコンに発生するＣＤＬＯＳＳを示す基板の模
式的断面図である。
てポリシリコンに発生するＣＤＬＯＳＳを示す基板の模
式的断面図である。
【図６】従来のポリシリコンゲート電極製造方法におい
てポリシリコンに発生するサイドエッチングを示す基板
の模式的断面図である。
てポリシリコンに発生するサイドエッチングを示す基板
の模式的断面図である。
【符号の説明】 １ ウエハ ２ ゲート酸化膜 ３ ｎ+ ポリシリコン ４ 低不純物濃度ｎ形ポリシリコンまたはノンドープポ
リシリコン ５ フォトレジスト ６ 酸化膜（酸化シリコン膜または窒化シリコン膜） １１ ポリシリコン １２ 食い込み １３ テーパ形状 １４ サイドエッチング
リシリコン ５ フォトレジスト ６ 酸化膜（酸化シリコン膜または窒化シリコン膜） １１ ポリシリコン １２ 食い込み １３ テーパ形状 １４ サイドエッチング
Claims (3)
- 【請求項１】高不純物濃度ポリシリコン膜上に同導電形
の低不純物濃度ポリシリコンまたはノンドープポリシリ
コンを積層した後、マスクパターンを形成しエッチング
することを特徴とするＭＯＳトランジスタのポリシリコ
ンゲート電極製造方法。 - 【請求項２】低不純物濃度またはノンドープのポリシリ
コン膜の、ポリシリコンゲート全体に対する膜厚比率が
０．３以上０．６以下であることを特徴とする請求項１
に記載のポリシリコンゲート電極製造方法。 - 【請求項３】低不純物濃度またはノンドープのポリシリ
コン膜上に酸化シリコン膜または窒化シリコン膜を積層
することを特徴とする請求項１に記載のポリシリコンゲ
ート電極製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26246695A JPH0982946A (ja) | 1995-09-14 | 1995-09-14 | Ｍｏｓトランジスタのポリシリコンゲート電極製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26246695A JPH0982946A (ja) | 1995-09-14 | 1995-09-14 | Ｍｏｓトランジスタのポリシリコンゲート電極製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982946A true JPH0982946A (ja) | 1997-03-28 |
Family
ID=17376181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26246695A Pending JPH0982946A (ja) | 1995-09-14 | 1995-09-14 | Ｍｏｓトランジスタのポリシリコンゲート電極製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235534A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-09-14 JP JP26246695A patent/JPH0982946A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235534A (ja) * | 2007-03-20 | 2008-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
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