KR100658130B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 미세화된 게이트 전극을 Co막을 사용하여 실리사이드화하는 경우일지라도, 게이트 전극의 저항 편차를 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
게이트 길이 Lg가 50㎚ 이하인 게이트 전극(30) 위에 Co막(72)을 형성하는 공정과, 열처리를 행함으로써, Co막(72)과 게이트 전극(30)을 반응시켜 게이트 전극(30)의 상부에 CoSi막(76a)을 형성하는 제 1 열처리 공정과, Co막(72) 중의 미반응 부분을 선택적으로 에칭 제거하는 공정과, 열처리를 행함으로써, CoSi막(76a)과 게이트 전극(30)을 반응시켜 게이트 전극(30)의 상부에 CoSi2막(42a)을 형성하는 제 2 열처리 공정을 갖고, 제 1 열처리 공정에서는, CoSi막(76a)의 폭 w에 대한 CoSi막(76a)의 높이 h의 비 h/w가 0.7 이하로 되도록 CoSi막(76a)을 형성한다.
게이트 전극, Co막, 열처리, 편차

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 Co막을 사용하여 게이트 전극 상부를 실리사이드화한 경우에서의 게이트 전극의 게이트 길이 Lg와 게이트 전극의 시트 저항의 관계를 나타내는 그래프.
도 2는 Co막을 사용하여 게이트 전극 상부를 실리사이드화한 경우에서의 게이트 전극의 시트 저항의 누적 확률 분포를 나타내는 그래프.
도 3은 게이트 길이 Lg가 비교적 긴 경우에서의 실리사이드화 프로세스를 나타내는 개략 단면도.
도 4는 게이트 길이 Lg가 비교적 짧은 경우에서의 실리사이드화 프로세스를 나타내는 개략 단면도.
도 5는 본 발명에 의한 실리사이드화 프로세스를 나타내는 개략 단면도.
도 6은 스퍼터링법에 의해 퇴적되는 Co막의 단면(斷面) 형상의 시뮬레이션 결과를 나타내는 도면.
도 7은 CoSi상(相) 실리사이드막 단면인 타원형의 종/횡비와 Co막의 막 두께의 관계의 시뮬레이션 결과를 나타내는 그래프.
도 8은 Co막을 사용한 실리사이드화에서의 제 2 회째 열처리 온도와 게이트 전극의 시트 저항의 관계를 나타내는 그래프.
도 9는 막 두께 5㎚의 Co막을 퇴적하여 게이트 길이 Lg가 30㎚인 게이트 전극 상부를 실리사이드화한 경우에서의 게이트 전극의 시트 저항의 누적 확률 분포를 나타내는 그래프.
도 10은 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막 단면의 종/횡비와, 제 2 회째 열처리에 의해 형성되는 CoSi2상 실리사이드막의 평균 막 두께 t와 게이트 길이 Lg의 관계를 나타내는 그래프.
도 11은 본 발명의 일 실시예에 의한 반도체 장치의 구조를 나타내는 단면도.
도 12는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 13은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 14는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 15는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도 16은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 5 공정 단면도.
도 17은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 6 공정 단면도.
도 18은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 7 공정 단면도.
도 19는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 8 공정 단면도.
도 20은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 9 공정 단면도.
도 21은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 10 공정 단면도.
도 22는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 11 공정 단면도.
도 23은 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 12 공정 단면도.
도 24는 본 발명의 일 실시예에 의한 반도체 장치의 제조 방법의 평가 결과를 나타내는 그래프.
*도면의 주요 부분에 대한 부호의 설명*
10 : 게이트 전극
12 : CoSi상 실리사이드막
14 : CoSi2상 실리사이드막
16 : CoSi상과 CoSi2상이 혼재(混在)된 실리사이드막
18 : 기판
20, 34 : 측벽절연막
22, 72 : Co막
24 : 실리콘 기판
26 : 소자 분리 영역
28 : 게이트 절연막
30 : 게이트 전극
32 : 채널 도핑층
36, 38 : 불순물 확산 영역
40 : 소스/드레인 확산층
42a, 42b : CoSi2막
44 : 실리콘 질화막
46 : 실리콘 산화막
48a, 48b, 88 : 컨택트 홀
50 : 배리어(barrier) 메탈
52 : 텅스텐막
54a, 54b : 컨택트 플러그
56, 86 : 층간절연막
58 : 실리콘 산화막
60 : 포토레지스트막
62 : 웰(well)
64 : 실리콘 질화막
66 : 트렌치
68 : 포토레지스트막
70 : 포토레지스트막
74 : 보호막
76a, 76b : CoSi막
78 : 홈
80, 90 : 적층막
82, 92 : Cu막
84 : 배선층
94 : 도체(導體) 플러그
96 : TiN막
98 : Al막
100 : TiN막
102 : 전극
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히 코발트실리사이드막을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
게이트 전극, 소스/드레인 확산층의 저(低)저항화를 도모하는 기술로서, 이들 표면에 자기 정합적으로 금속 실리사이드막을 형성하는, 소위 살리사이드(Self-Aligned Silicide) 프로세스가 알려져 있다. 살리사이드 프로세스에서 실리콘과 반응시키는 금속 재료로서는, 코발트(Co) 및 티타늄(Ti) 등이 사용되고 있다(예를 들어 특허문헌 1∼3을 참조).
[특허문헌 1] 일본국 공개특허평10-242081호 공보
[특허문헌 2] 일본국 공개특허2003-68670호 공보
[특허문헌 3] 일본국 공개특허2001-156287호 공보
그러나, 반도체 장치 구조의 미세화가 진행되는 동안 미세화된 게이트 전극을 Co막을 사용하여 실리사이드화하면, 게이트 전극의 저항 편차가 급격히 증대되는 경우가 있다. 이러한 현상은 게이트 길이가 50㎚ 이하인 경우에 현저하게 나타난다.
본 발명은 미세화된 게이트 전극을 Co막을 사용하여 실리사이드화하는 경우일지라도, 게이트 전극의 저항 편차를 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 관점에 의하면, 반도체 기판 위에 게이트 길이 Lg가 50㎚ 이하인 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 반도체 기판 내에 소스/드레인 확산층을 형성하는 공정과, 상기 게이트 전극 위에 코발트막을 형성하는 공정과, 열처리를 행함으로써, 상기 코발트막과 상기 게이트 전극을 반응시켜 상기 게이트 전극의 상부에 코발트모노실리사이드막을 형성하는 제 1 열처리 공정과, 상기 코발트막 중의 미(未)반응 부분을 선택적으로 에칭 제거하는 공정과, 열처리를 행함으로써, 상기 코발트모노실리사이드막과 상기 게이트 전극을 반응시켜 상기 게이트 전극의 상부에 코발트다이실리사이드막을 형성하는 제 2 열처리 공정을 갖고, 상기 제 1 열처리 공정에서는, 상기 코발트모노실리사이드막의 폭 w에 대한 상기 코발트모노실리사이드막의 높이 h의 비 h/w가 0.7 이하로 되도록 상기 코발트모노실리사이드막을 형성하는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판 위에 형성되고 게이트 길이가 50㎚ 이하인 게이트 전극과, 상기 게이트 전극 양측의 상기 반도체 기판 내에 형성된 소스/드레인 확산층과, 상기 게이트 전극의 상부에 형성된 코발트다이실리사이드만으로 이루어지는 실리사이드막을 갖는 반도체 장치가 제공된다.
[본 발명의 원리]
본 발명의 원리에 대해서 도 1 내지 도 10을 이용하여 설명한다.
지금까지 게이트 전극 위, 소스/드레인 확산층 위에 CoSi2막을 형성하는 실 리사이드화 프로세스에서는, 단계적으로 열처리를 행하고, 비교적 고(高)저항의 코발트모노실리사이드(CoSi)상 실리사이드막을 거쳐 저(低)저항의 코발트다이실리사이드(CoSi2)상 실리사이드막이 형성되어 있다. 즉, 우선, 게이트 전극 위, 소스/드레인 확산층 위에 Co막과, Ti막, TiN막 등의 보호막을 차례로 퇴적한 후, 예를 들어 500℃ 정도의 비교적 저온(低溫)으로 제 1 회째 열처리를 행한다. 이것에 의해, 비교적 고저항의 CoSi상 실리사이드막(CoSi막)이 형성된다. 이어서, 보호막 및 미반응 Co막을 선택적으로 에칭 제거한 후, 예를 들어 700℃ 정도의 비교적 고온(高溫)으로 제 2 회째 열처리를 행한다. 이것에 의해, 비교적 고저항의 CoSi상 실리사이드막이 저저항의 CoSi2상 실리사이드막(CoSi2막)으로 상변태한다. 또한, 본원 명세서에서는, 코발트실리사이드의 조성(組成)을 명시적으로 나타낼 경우에는, 「코발트모노실리사이드(CoSi)」 또는 「코발트다이실리사이드(CoSi2)」를 구분하여 기재하고 있다.
그러나, 게이트 전극의 게이트 길이 Lg가 50㎚ 이하, 더 나아가서는 게이트 길이 Lg가 40㎚ 이하로 되면, 게이트 전극의 시트 저항이 증대되고, 또한 그 시트 저항의 편차가 증대되는 경우가 있다.
도 1은 Co막을 사용하여 게이트 전극 상부를 실리사이드화한 경우에서의 게이트 전극의 게이트 길이 Lg와 게이트 전극의 시트 저항의 관계를 나타내는 그래프이다. 그래프의 횡축(橫軸)은 게이트 길이 Lg를 나타내고, 종축(縱軸)은 게이트 전극의 시트 저항을 나타낸다.
도 1에 나타낸 그래프로부터, 게이트 길이가 50㎚ 이하로 되면, 게이트 전극의 시트 저항이 급격히 증대됨을 알 수 있다.
또한, 도 2는 Co막을 사용하여 게이트 전극 상부를 실리사이드화한 경우에서의 게이트 전극의 시트 저항의 누적 확률 분포를 나타내는 그래프이다. 그래프의 횡축은 게이트 전극의 시트 저항을 나타내고, 종축은 누적 확률을 나타낸다. ■ 마크로 나타낸 플롯(plot)은 게이트 길이 Lg가 30㎚인 경우, ● 마크로 나타낸 플롯은 게이트 길이 Lg가 40㎚인 경우, △ 마크로 나타낸 플롯은 게이트 길이 Lg가 60㎚인 경우, ▼ 마크로 나타낸 플롯은 게이트 길이 Lg가 80㎚인 경우, ◇ 마크로 나타낸 플롯은 게이트 길이 Lg가 120㎚인 경우를 나타낸다.
도 2에서의 각 플롯의 비교로부터 명확히 알 수 있듯이, 게이트 길이 Lg가 40㎚, 30㎚인 경우에는, 다른 경우와 비교하여 게이트 전극의 시트 저항에 큰 편차가 생긴다.
상기 게이트 전극의 시트 저항 증대 및 시트 저항 편차의 증대는, 제 2 회째 열처리에서의 비교적 고저항의 CoSi상 실리사이드막으로부터 저저항의 CoSi2상 실리사이드막으로의 상변태가 게이트 길이 Lg가 짧아질수록 억제되기 때문이라고 생각된다. 이하, 비교적 고저항의 CoSi상 실리사이드막으로부터 저저항의 CoSi2상 실리사이드막으로의 상변태와 게이트 길이 Lg의 길이의 관계를 열역학적으로 설명한다.
도 3은 게이트 길이 Lg가 비교적 긴 경우에서의 실리사이드화 프로세스를 나타내는 개략 단면도이다. 도 3의 (a)는 제 1 회째 열처리에 의해 게이트 전극(10) 위에 형성된 CoSi상 실리사이드막(12)을 나타내고, 도 3의 (b)는 제 2 회째 열처리에 의해 형성된 CoSi2상 실리사이드막(14)을 나타낸다.
한편, 도 4는 게이트 길이 Lg가 비교적 짧은 경우에서의 실리사이드화 프로세스를 나타내는 개략 단면도이다. 도 4의 (a)는 제 1 회째 열처리에 의해 게이트 전극(10) 위에 형성된 CoSi상 실리사이드막(12)을 나타내고, 도 4의 (b)는 제 2 회째 열처리에 의해 형성된 CoSi상과 CoSi2상이 혼재된 실리사이드막(16)을 나타낸다.
CoSi상 실리사이드막(12) 및 CoSi2상 실리사이드막(14)의 단면 형상은, 도 3 및 도 4에 나타낸 바와 같이, 게이트 길이 Lg를 가로 길이로 하는 타원형이라고 생각할 수 있다. 이 타원형의 종/횡비가 1로부터 멀어져 작아지거나 또는 커질수록 실리사이드막(12, 14)의 표면적은 커지기 때문에, 실리사이드막(12, 14)은 에너지 면에서 불안정해진다. 한편, 타원형의 종/횡비가 1에 근접할수록, 즉, 타원형이 원에 근접할수록 실리사이드막(12, 14)의 표면적은 작아지기 때문에, 실리사이드막(12, 14)은 에너지 면에서 안정된다. 환언하면, 실리사이드막(12, 14)의 폭 w에 대한 실리사이드막(12, 14)의 높이 h의 비 h/w가 1로부터 멀어져 작아지거나 또는 커질수록 실리사이드막(12, 14)의 표면적은 커지기 때문에, 실리사이드막(12, 14)은 에너지 면에서 불안정해진다. 한편, 비 h/w가 1에 근접할수록 실리사이드막(12, 14)의 표면적은 작아지기 때문에, 실리사이드막(12, 14)은 에너지 면에서 안정된다. 여기서, 실리사이드막(12, 14)의 폭 w는 게이트 전극(10)의 게이트 길이 Lg에 대응하는 것이다. 즉, 실리사이드막(12, 14)의 폭 w는 트랜지스터의 채널 방 향에서의 실리사이드막(12, 14) 길이를 의미한다.
게이트 길이 Lg가 비교적 긴 경우, 제 1 회째 열처리 후에 형성되는 CoSi상 실리사이드막(12)의 단면 형상은, 도 3의 (a)에 나타낸 바와 같이, 게이트 길이 Lg가 길기 때문에 종/횡비가 작은 타원형으로 된다. 환언하면, CoSi상 실리사이드막(12)의 폭 w에 대한 CoSi상 실리사이드막(12)의 높이 h의 비 h/w가 1로부터 멀어져 작아진다. 이 때문에, CoSi상 실리사이드막(12)은 표면적이 크고 에너지 면에서 불안정해진다. 이러한 CoSi상 실리사이드막(12)에 대하여 제 2 회째 열처리를 행하면, 에너지 면에서 안정되도록 반응이 진행된다. 에너지 면에서 안정된다는 것은, 도 3의 (b)에 나타낸 바와 같이, CoSi상 실리사이드막(12)과 비교하여 단면 형상인 타원형의 종/횡비가 1에 가까운 CoSi2상 실리사이드막(14)의 상태이다. 환언하면, 에너지 면에서 안정된다는 것은, CoSi상 실리사이드막(12)의 폭 w에 대한 CoSi상 실리사이드막(12)의 높이 h의 비 h/w가 1에 가까운 CoSi2상 실리사이드막(14)의 상태이다. 따라서, 단면 형상인 타원형의 종/횡비가 작아지도록 CoSi상 실리사이드막(12)을 형성하여 두면, 제 2 회째 열처리에서 CoSi상 실리사이드막(12)이 게이트 전극(10)과 용이하게 반응하여, CoSi2상 실리사이드막(14)으로 확실하게 상변태한다. 환언하면, 폭 w에 대한 높이 h의 비 h/w가 작아지도록 CoSi상 실리사이드막(12)을 형성하여 두면, CoSi상 실리사이드막(12)이 CoSi2상 실리사이드막(14)으로 확실하게 상변태한다.
이와 같이, 게이트 길이 Lg가 비교적 긴 경우에는, 제 2 회째 열처리 후의 게이트 전극 위에는 저저항의 CoSi2상 실리사이드막이 확실하게 형성된다고 생각할 수 있다. 그 결과, 게이트 전극의 시트 저항이 저감되어, 시트 저항의 편차도 억제된다고 생각할 수 있다.
이것에 대하여, 게이트 길이 Lg가 비교적 짧은 경우, 도 4의 (a)에 나타낸 바와 같이, 제 1 회째 열처리를 행한 후에 형성되는 CoSi상 실리사이드막(12)의 단면 형상은 게이트 길이 Lg가 짧기 때문에 원에 가까운 타원형으로 된다. 환언하면, CoSi상 실리사이드막(12)의 폭 w에 대한 CoSi상 실리사이드막(12)의 높이 h의 비 h/w가 1에 가까운 값으로 된다. 따라서, 제 1 회째 열처리 후의 CoSi상 실리사이드막(12)이 이미 에너지 면에서 안정된 것으로 된다. 이 때문에, 제 2 회째 열처리를 행하여도, 도 4의 (a)에 나타낸 에너지 면에서 안정된 CoSi상 실리사이드막(12)으로부터 CoSi2상 실리사이드막으로의 상변태가 용이하게 진행되지 않는다.
이 때문에, 게이트 길이 Lg가 비교적 짧은 경우에는, 도 4의 (b)에 나타낸 바와 같이, 제 2 회째 열처리 후의 게이트 전극(10) 위에는 비교적 고저항의 CoSi상과 저저항의 CoSi2상이 혼재된 실리사이드막(16)이 형성된다고 생각할 수 있다. 그 결과, 게이트 전극(10)의 시트 저항이 증대되고, 시트 저항의 편차도 증대된다고 생각할 수 있다.
본 발명은, 게이트 길이 Lg가 예를 들어 50㎚ 이하와 같이 짧은 경우에 있어서, CoSi상 실리사이드막으로부터 CoSi2상 실리사이드막으로의 상변태를 확실하게 실행시킴으로써, 게이트 전극의 시트 저항을 저감시키는 동시에, 시트 저항의 편차 를 억제하는 것을 가능하게 한다. 도 5는 본 발명에 의한 실리사이드화 프로세스를 나타내는 개략 단면도이다. 도 5에 나타낸 바와 같이, 미리 퇴적하는 Co막의 막 두께 등을 적절히 설정함으로써, 제 1 회째 열처리에 의해 게이트 전극(10) 위에 폭 w에 대한 높이 h의 비 h/w가 소정값 이하로 되도록 CoSi상 실리사이드막(12)을 형성한다. 이러한 CoSi상 실리사이드막(12)에 대하여 제 2 회째 열처리를 행함으로써 CoSi상 실리사이드막(12)으로부터 CoSi2상 실리사이드막(14)으로의 상변태를 확실하게 실행시키고, 게이트 전극(10) 위에 CoSi2상만으로 이루어지는 실리사이드막(14)을 형성한다. 이하, 본 발명에서의 CoSi상 실리사이드막(12)의 폭 w에 대한 CoSi상 실리사이드막(12)의 높이 h의 비 h/w의 설정 등에 대해서 상세하게 설명한다.
본원 발명자는 미세한 게이트 전극을 Co막을 사용하여 실리사이드화할 때의 메커니즘을 해명하기 위해, 이하에 설명하는 시뮬레이션을 행하였다.
우선, 스퍼터링법에 의해 퇴적되는 Co막의 단면 형상을 시뮬레이션에 의해 구했다. 시뮬레이션은 폴리실리콘으로 이루어지는 게이트 전극 및 측벽절연막이 형성된 기판 위에 스퍼터링법에 의해 Co막이 퇴적되는 경우에 대해서 행하였다. 시뮬레이션에서는 게이트 전극 측벽의 한쪽 측의 구조를 생략한다. 도 6의 (a)는 시뮬레이션 결과를 나타내는 단면도이다. 도 6의 (a)에는 기판(18) 위에 형성된 게이트 전극(10), 게이트 전극(10)의 측벽 부분에 형성된 측벽절연막(20), 및 스퍼터링법에 의해 퇴적된 Co막(22)의 시뮬레이션에 의한 단면 구조가 도시되어 있다.
도 6의 (a)로부터 명확히 알 수 있듯이, 스퍼터링법에 의해 Co막(22)을 퇴적하면, 게이트 전극(10)의 상면뿐만 아니라 게이트 전극(10)의 측벽 부분에도 Co막(22)이 퇴적된다.
도 6의 (a)에 나타낸 시뮬레이션 결과로부터, 게이트 전극(10) 상부에 대한 실리사이드화 반응에 기여하는 Co막(22)을 추정할 수 있다. 도 6의 (b)는 게이트 전극 상부에 대한 실리사이드화 반응에 기여한다고 생각되는 Co막을 나타내는 모식적인 단면도이다.
도 6의 (b)에 나타낸 바와 같이, 퇴적된 Co막(22)의 막 두께를 X㎚라고 하면, 게이트 길이 Lg의 게이트 전극(10) 상부에 대한 실리사이드화 반응에 기여하는 Co막(22)의 단면적 S는 다음 식에 의해 근사(近似)할 수 있다.
S=Lg×X+4×X2 …(1)
단면적 S는 실리사이드화 반응에 기여하는 Co의 총량과 비례 관계에 있다.
(1) 식으로부터 명확히 알 수 있듯이, 게이트 길이 Lg가 짧아질수록 단면적 S에 대한 (1) 식의 제 2 항 4×X2의 영향이 커진다. 예를 들어 게이트 길이 Lg를 40㎚, Co막(22)의 막 두께 X를 10㎚라고 하면, 단면적 S는 800㎚2로 된다. 이 단면적 S는, 게이트 전극(10) 상면에만 막 두께 20㎚의 Co막(22)이 형성되고, 게이트 전극(10)의 측벽 부분에는 Co막(22)이 형성되지 않은 경우의 Co막(22)의 단면적에 상당한다.
이와 같이, 게이트 길이 Lg가 짧아짐에 따라, 게이트 전극의 측벽 부분에 퇴 적되는 Co막의 실리사이드화 반응에 대한 기여를 무시할 수 없게 된다. 따라서, 이 점을 고려하여 퇴적하는 Co막의 막 두께를 설정할 필요가 있다.
다음으로, 도 7의 (a)에 나타낸 바와 같이, 제 1 회째 열처리 후의 게이트 전극(10) 위에서의 CoSi상 실리사이드막(12)의 단면 형상이 타원형인 경우에, 이 타원형의 종/횡비와 Co막의 막 두께의 관계를 시뮬레이션에 의해 구했다. 도 7의 (b)는 시뮬레이션 결과를 나타내는 그래프이다. 그래프의 횡축은 Co막의 막 두께를 나타내고, 종축은 CoSi상 실리사이드막 단면인 타원형의 종/횡비를 나타낸다.
시뮬레이션에서는 CoSi상 실리사이드막 단면인 타원형의 가로 길이를 게이트 길이 Lg로 하고, 세로 길이 h를 Co의 반응량에 의거하여 구하며, 타원형의 종/횡비를 h/Lg로서 산출했다. 시뮬레이션은 게이트 길이 Lg가 20㎚, 30㎚, 40㎚, 50㎚, 100㎚, 1000㎚인 경우의 각각에 대해서 행하였다. 도 7의 (b)에 나타낸 그래프 중 ■ 마크로 나타낸 플롯은 게이트 길이 Lg가 20㎚인 경우, ● 마크로 나타낸 플롯은 게이트 길이 Lg가 30㎚인 경우, ▲ 마크로 나타낸 플롯은 게이트 길이 Lg가 40㎚인 경우, ◆ 마크로 나타낸 플롯은 게이트 길이 Lg가 50㎚인 경우, □ 마크로 나타낸 플롯은 게이트 길이 Lg가 100㎚인 경우, ○ 마크로 나타낸 플롯은 게이트 길이 Lg가 1000㎚인 경우의 시뮬레이션 결과를 각각 나타낸다.
도 7의 (b)에 나타낸 그래프로부터 명확히 알 수 있듯이, 모든 게이트 길이 Lg의 경우에 대해서, Co막의 막 두께가 두꺼워짐에 따라, CoSi상 실리사이드막 단면인 타원형의 종/횡비가 증가하는 경향이 있다. 또한, 이 종/횡비의 증가 경향은 게이트 길이 Lg가 짧아질수록 현저해진다.
그런데, 제 2 회째 열처리에서의 실리사이드막의 상변태는 Co막을 퇴적하기 전에 행하는 처리(전처리), Co막의 퇴적 조건, 게이트 전극 등에 도입하는 불순물 농도, Co막 위에 형성하는 보호막, 열처리 온도, 열처리 시간 등의 모든 요인에 의해서도 영향을 받는다.
예를 들어 도 8은 Co막을 사용한 실리사이드화에서의 제 2 회째 열처리 온도와 게이트 전극의 시트 저항의 관계를 나타내는 그래프이다. 게이트 길이 Lg가 40㎚인 게이트 전극에 대해서 Co막을 사용하여 실리사이드화를 행하고, 제 1 회째 열처리 및 제 2 회째 열처리를 경과한 후의 게이트 전극에 대해서 시트 저항을 측정하여, 그 누적 확률 분포를 플롯했다. 제 2 회째 열처리 온도가 700℃, 750℃, 800℃인 경우에 대해서 누적 확률 분포를 측정했다. 또한, 모든 경우의 열처리에 RTA법을 이용하고, 열처리 시간을 30초로 했다. 그래프 중 ■ 마크로 나타낸 플롯은 제 2 회째 열처리 온도가 700℃인 경우, ● 마크로 나타낸 플롯은 제 2 회째 열처리 온도가 750℃인 경우, △ 마크로 나타낸 플롯은 제 2 회째 열처리 온도가 800℃인 경우의 측정 결과를 각각 나타낸다.
도 8에 나타낸 각 플롯의 비교로부터 명확히 알 수 있듯이, 제 2 회째 열처리 온도에 따라, 시트 저항의 누적 확률 분포가 크게 다르다. 그리고, 제 2 회째 열처리 온도가 고온으로 될수록 시트 저항의 편차가 억제된다.
이와 같이, Co막을 사용하여 실리사이드화된 게이트 전극의 시트 저항은 열처리 온도 등의 모든 요인에 의해 영향을 받는다.
도 9는 막 두께 5㎚의 Co막을 퇴적하여 게이트 길이 Lg가 30㎚인 게이트 전 극 상부를 실리사이드화한 경우에서의 게이트 전극의 시트 저항의 누적 확률 분포를 나타내는 그래프이다. 제 1 회째 열처리에 의해 형성하는 CoSi상 실리사이드막의 단면의 종/횡비는 0.7로 했다. 또한, 실리사이드화를 행할 때에는, Co막을 퇴적하기 전에 행하는 처리, 게이트 전극의 불순물 농도, Co막 위에 형성하는 보호막, 어닐링 온도 및 시간 등의 최적의 조건으로 설정했다. 구체적으로는, 게이트 전극에 도입하는 불순물로서 N형 도펀트를 사용하고, 그 불순물 농도를 3×1020atoms/㎤로 했다. Co막을 퇴적하기 전의 처리로서, SiO2으로 이루어지는 열산화막에서 5㎚의 막 두께 분의 제거에 상당하는 희불산 처리를 행하였다. Co막 위에 형성하는 보호막으로서, 막 두께 5㎚의 TiN막을 퇴적했다. 제 1 회째 열처리에서는 열처리 온도를 500℃, 열처리 시간을 30초로 했다. 제 2 회째 열처리에서는 열처리 온도를 700℃, 열처리 시간을 30초로 했다.
도 9에 나타낸 그래프로부터 명확히 알 수 있듯이, 게이트 길이 Lg가 30㎚인 게이트 전극에 대하여 실리사이드화를 행한 경우일지라도, 시트 저항의 편차가 억제된다.
이와 같이, CoSi상 실리사이드막 단면인 타원형의 종/횡비를 0.7로 설정한 경우, 환언하면, CoSi상 실리사이드막의 폭 w에 대한 CoSi상 실리사이드막의 높이 h의 비 h/w를 0.7로 설정한 경우에는, 실리사이드화를 행할 때의 모든 조건을 최적화하면, CoSi상 실리사이드막으로부터 CoSi2상 실리사이드막으로 확실하게 상변태시킬 수 있게 된다. 이것에 의해, 게이트 전극의 시트 저항을 저감시키는 동시에, 시트 저항의 편차를 억제할 수 있다.
또한, 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막 단면인 타원형의 종/횡비를 0.7 이하, 환언하면, CoSi상 실리사이드막의 폭 w에 대한 CoSi상 실리사이드막의 높이 h의 비 h/w를 0.7 이하로 하기 위한 Co막의 막 두께는, 도 7의 (b)에 나타낸 시뮬레이션 결과에 의해 구할 수 있다. 예를 들어 게이트 길이 Lg가 20㎚인 경우에는, Co막의 막 두께를 예를 들어 3.5㎚ 이하로 설정하는 것이 좋다. 게이트 길이 Lg가 30㎚인 경우에는, Co막의 막 두께를 예를 들어 5㎚ 이하로 설정하는 것이 좋다. 게이트 길이 Lg가 40㎚인 경우에는, Co막의 막 두께를 예를 들어 7㎚ 이하로 설정하는 것이 좋다. 게이트 길이 Lg가 50㎚인 경우에는, Co막의 막 두께를 예를 들어 9㎚ 이하로 설정하는 것이 좋다.
제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막의 단면의 종/횡비가 0.7보다도 클 경우에는, 실리사이드화를 행할 때의 모든 조건을 최적화하여도, CoSi상 실리사이드막으로부터 CoSi2상 실리사이드막으로의 상변태를 확실하게 실행시키는 것은 곤란하다. 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막의 단면의 종/횡비가 0.7보다도 클 경우에는, CoSi상 실리사이드막이 에너지 면에서 상당히 안정되기 때문이다.
상술한 바와 같이, 실리사이드화를 행할 때의 모든 조건을 최적화하면, 제 1 회째 열처리에 의해 형성하는 CoSi상 실리사이드막의 단면의 종/횡비를 0.7로 비교적 크게 설정한 경우일지라도, CoSi상 실리사이드막을 CoSi2상 실리사이드막으로 상 변태시키는 것은 가능하다. 그러나, 실리사이드화를 행할 때의 모든 조건을 최적의 조건으로 설정하는 것이 제조 프로세스상 반드시 용이하지는 않다.
CoSi상 실리사이드막의 단면의 종/횡비가 0.4 이하, 환언하면, CoSi상 실리사이드막의 폭 w에 대한 CoSi상 실리사이드막의 높이 h의 비 h/w를 0.4 이하로 되도록 미리 퇴적하는 Co막의 막 두께를 설정하면, 실리사이드화를 행할 때의 모든 조건을 반드시 충분히 최적화하지 않는 경우일지라도, CoSi상 실리사이드막으로부터 CoSi2상 실리사이드막으로의 상변태를 촉진할 수 있다. 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막의 단면의 종/횡비가 0.4 이하인 경우에는, CoSi상 실리사이드막이 에너지 면에서 매우 불안정해지기 때문이다. 따라서, 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막의 단면의 종/횡비를 0.4 이하로 설정하면, 게이트 전극의 시트 저항을 저감시키는 동시에, 시트 저항의 편차를 억제할 수 있다.
또한, 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막 단면인 타원형의 종/횡비를 0.4 이하, 환언하면, CoSi상 실리사이드막의 폭 w에 대한 CoSi상 실리사이드막의 높이 h의 비 h/w를 0.4 이하로 하기 위한 Co막의 막 두께는 도 7의 (b)에 나타낸 시뮬레이션 결과에 의해 구할 수 있다. 예를 들어 게이트 길이 Lg가 20㎚인 경우에는, Co막의 막 두께를 예를 들어 2㎚ 이하로 설정하는 것이 좋다. 게이트 길이 Lg가 30㎚인 경우에는, Co막의 막 두께를 예를 들어 3㎚ 이하로 설정하는 것이 좋다. 게이트 길이 Lg가 40㎚인 경우에는, Co막의 막 두께를 예를 들어 4.5㎚ 이하로 설정하는 것이 좋다. 게이트 길이 Lg가 50㎚인 경우에는, Co막의 막 두께를 예를 들어 6㎚ 이하로 설정하는 것이 좋다.
본 발명은 상기와 같은 검토 결과에 의거하여 이루어진 것이며, 게이트 길이 Lg가 예를 들어 50㎚ 이하와 같이 짧은 경우에서, 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막 단면인 타원형의 종/횡비가 0.7 이하, 바람직하게는 0.4 이하로 되도록, 환언하면, CoSi상 실리사이드막의 폭 w에 대한 CoSi상 실리사이드막의 높이 h의 비 h/w가 0.7 이하, 바람직하게는 0.4 이하로 되도록 미리 퇴적하는 Co막의 막 두께를 설정함으로써, 실리사이드화된 게이트 전극의 시트 저항의 편차를 억제하는 것을 가능하게 한다.
다음으로, 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막 단면인 타원형의 종/횡비가 0.7 이하, 바람직하게는 0.4 이하로 되도록 Co막의 막 두께를 설정한 경우에, 제 2 회째 열처리에 의해 형성되는 CoSi2상만으로 이루어지는 실리사이드막에 대해서 설명한다.
도 10은 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막 단면의 종/횡비와, 제 2 회째 열처리에 의해 형성되는 CoSi2상 실리사이드막의 평균 막 두께 t와 게이트 길이 Lg의 관계를 나타내는 그래프이다. 그래프에서는 횡축을 게이트 길이 Lg, 종축을 CoSi2상 실리사이드막의 평균 막 두께 t로 하고, 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막 단면인 타원형의 종/횡비가 0.7 이하인 영역을 사선(斜線)의 영역으로 나타낸다.
도 10에 나타낸 사선의 영역에서는, CoSi2상만으로 이루어지는 실리사이드막의 평균 막 두께 t의 게이트 길이 Lg에 대한 비 t/Lg는 1.07 이하로 된다. 이 때의 CoSi2상만으로 이루어지는 실리사이드막 단면인 타원형의 종/횡비는 1.23 이하로 된다. 또한, 1.23이라는 수치는 다음과 같은 계산에 의거하여 도출된 것이다. 예를 들어 CoSi상 실리사이드막 단면인 타원형의 높이를 7㎚, 폭을 10㎚로 한다. 이 때 형성되는 CoSi2상만으로 이루어지는 실리사이드막은, 폭이 10㎚인 채로 변화되지 않는 것을 고려하면, CoSi상 실리사이드막의 3.51/2배로 된다. 3.51/2배라는 수치는 본원 발명자가 실험이나 시뮬레이션에 의해 얻은 것이다. 이 때문에, CoSi2상만으로 이루어지는 실리사이드막의 높이는 7×3.51/2=12.285㎚로 된다. 따라서, CoSi2상만으로 이루어지는 실리사이드막의 종/횡비는 12.285/10=약 1.23으로 된다.
또한, 제 1 회째 열처리에 의해 형성되는 CoSi상 실리사이드막 단면인 타원형의 종/횡비가 0.4 이하인 경우에는, CoSi2상만으로 이루어지는 실리사이드막의 평균 막 두께 t의 게이트 길이 Lg에 대한 비 t/Lg는 1.1 이하로 된다. 이 때의 CoSi2상만으로 이루어지는 실리사이드막 단면인 타원형의 종/횡비는 0.70 이하로 된다.
[일 실시예]
본 발명의 일 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 11 내지 도 24를 이용하여 설명한다. 도 11은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도, 도 12 내지 도 23은 본 실시예에 의한 반도체 장치의 제조 방 법을 나타내는 공정 단면도, 도 24는 본 실시예에 의한 반도체 장치의 제조 방법의 평가 결과를 나타내는 그래프이다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 11을 이용하여 설명한다.
실리콘 기판(24) 위에는 소자 영역을 획정(劃定)하는 소자 분리 영역(26)이 형성되어 있다. 소자 분리 영역(26)이 형성된 실리콘 기판(24) 내에는 웰(도시 생략)이 형성되어 있다.
웰이 형성된 실리콘 기판(24) 위에는 실리콘 산화막으로 이루어지는 게이트 절연막(28)을 통하여 폴리실리콘막으로 이루어지는 게이트 전극(30)이 형성되어 있다. 게이트 전극(30)의 게이트 길이 Lg는 50㎚ 이하이며, 예를 들어 40㎚로 되어 있다.
게이트 전극(30) 아래의 실리콘 기판(24) 내에는 채널 도핑층(32)이 형성되어 있다.
게이트 전극(30)의 측벽부에는 측벽절연막(34)이 형성되어 있다.
게이트 전극(30) 양측의 실리콘 기판(24) 내에는, 익스텐션(extension) 소스/드레인 구조의 익스텐션 영역을 구성하는 얕은 불순물 확산 영역(36)과 깊은 불순물 확산 영역(38)에 의해 구성되는 소스/드레인 확산층(40)이 형성되어 있다.
게이트 전극(30)의 상부에는 CoSi2막(42a), 즉, CoSi2만으로 이루어지는 실리사이드막(42a)이 형성되어 있다. CoSi2막(42a)의 단면 형상은 타원형으로 된다. CoSi2막(42a)의 평균 막 두께 t는 예를 들어 22㎚ 이하로 된다. 평균 막 두께 t는 CoSi2막(42a)의 단면적을 게이트 길이 Lg로 나눔으로써 산출되는 것이다.
소스/드레인 확산층(40) 위에는 CoSi2막(42b), 즉, CoSi2만으로 이루어지는 실리사이드막(42b)이 형성되어 있다.
이렇게 하여, 실리콘 기판(24) 위에 게이트 전극(30)과 소스/드레인 확산층(40)을 갖는 MOS 트랜지스터가 형성되어 있다.
MOS 트랜지스터가 형성된 실리콘 기판(24) 위에는 실리콘 질화막(44)이 형성되어 있다. 실리콘 질화막(44) 위에는 실리콘 산화막(46)이 형성되어 있다.
실리콘 산화막(46) 및 실리콘 질화막(44)에는 게이트 전극(30) 위의 CoSi2막(42a)에 이르는 컨택트 홀(48a)이 형성되어 있다. 또한, 실리콘 산화막(46) 및 실리콘 질화막(44)에는 소스/드레인 확산층(40) 위의 CoSi2막(42b)에 이르는 컨택트 홀(48b)이 형성되어 있다.
컨택트 홀(48a, 48b) 내에는 배리어 메탈(50) 및 텅스텐막(52)으로 이루어지는 컨택트 플러그(54a, 54b)가 각각 매립되어 있다.
컨택트 플러그(54a, 54b)가 매립된 실리콘 산화막(46) 위에는 층간절연막(56)이 형성되어 있다.
이렇게 하여, 본 실시예에 의한 반도체 장치가 구성되어 있다.
본 실시예에 의한 반도체 장치는, 게이트 길이 Lg가 50㎚ 이하인 게이트 전 극(30)의 상부에 CoSi2만으로 이루어지는 실리사이드막(42a)이 형성되어 있는 것에 주된 특징이 있다.
게이트 전극(30)의 상부에 형성된 실리사이드막(42a)은, 비교적 고저항의 CoSi상과 저저항의 CoSi2상이 혼재되어 있는 것이 아니라, 저저항의 CoSi2상만으로 된다. 이 때문에, 본 실시예에 의하면, 게이트 전극(30)의 시트 저항을 충분히 저감시키는 동시에, 시트 저항의 편차를 확실하게 억제할 수 있다.
또한, 실리사이드화를 행할 때의 모든 조건을 최적화하여 반도체 장치를 제조한 경우에는, 제 1 회째 열처리에 의해 형성되는 CoSi막의 단면의 종/횡비가 0.7인 경우일지라도, CoSi2만으로 이루어지는 실리사이드막을 형성할 수 있다. 이 경우, 평균 막 두께 t의 게이트 길이 Lg에 대한 비 t/Lg는 1.07 정도로 된다. 또한, CoSi2막(42a) 단면인 타원형의 종/횡비는 1.23 이하로 된다.
또한, 제 1 회째 열처리에 의해 형성되는 CoSi막의 단면의 종/횡비가 0.4 이하이면, 실리사이드화를 행할 때의 모든 조건을 최적화하지 않는 경우일지라도, CoSi2만으로 이루어지는 실리사이드막을 형성할 수 있다. 이 경우, 평균 막 두께 t의 게이트 길이 Lg에 대한 비 t/Lg는 0.55 이하로 된다. 이 경우, CoSi2막(42a) 단면인 타원형의 종/횡비는 0.70 이하로 된다.
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 12 내지 도 23을 이용하여 설명한다.
우선, 예를 들어 암모니아과수를 사용하여 실리콘 기판(24)의 표면을 세정한다. 실리콘 기판(24)으로서는, 예를 들어 면방위 (100)의 p형 실리콘 기판을 사용한다.
이어서, 실리콘 기판(24) 위에, 예를 들어 열산화법에 의해, 예를 들어 막 두께 50㎚의 실리콘 산화막(58)을 형성한다(도 12의 (a) 참조).
이어서, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(60)을 형성한다. 그 후, 포토리소그래피 기술을 이용하여 포토레지스트막(60)을 패터닝한다. 이것에 의해, 실리콘 산화막(58)을 패터닝하기 위한 포토레지스트 마스크(60)가 형성된다(도 12의 (b) 참조).
이어서, 포토레지스트막(60)을 마스크로 하여 실리콘 산화막(58)을 에칭한다(도 12의 (c) 참조).
이어서, 포토레지스트막(60) 및 실리콘 산화막(58)을 마스크로 하여, 예를 들어 이온 주입법에 의해, 실리콘 기판(24)에 도펀트 불순물을 도입한다. 이것에 의해, 소정 도전형의 웰(62)이 형성된다(도 13의 (a) 참조). NMOS 트랜지스터를 형성하기 위한 p형 웰을 형성할 경우, p형 도펀트 불순물로서 예를 들어 붕소를 사용하고, 이온 주입 조건은 예를 들어 가속 전압을 120keV, 도스량을 1×1013㎝-2으로 한다. PMOS 트랜지스터를 형성하기 위한 n형 웰을 형성할 경우, n형 도펀트 불순물로서 예를 들어 인을 사용하고, 이온 주입 조건은 예를 들어 가속 전압을 300keV, 도스량을 1×1013㎝-2으로 한다.
웰(62)을 형성한 후, 포토레지스트막(60)을 제거한다(도 13의 (b) 참조). 이어서, 실리콘 산화막(58)을 에칭 제거한다(도 13의 (c) 참조).
이어서, 예를 들어 STI(Shallow Trench Isolation)법에 의해, 다음과 같이 하여 소자 영역을 획정하는 소자 분리 영역을 형성한다.
우선, 실리콘 기판(24) 위에, 예를 들어 CVD(Chemical Vapor Deposition)법에 의해, 예를 들어 막 두께 50㎚의 실리콘 질화막(64)을 퇴적한다(도 14의 (a) 참조).
이어서, 포토리소그래피 기술 및 건식 에칭에 의해 실리콘 질화막(64)을 패터닝한다. 이것에 의해, 실리콘 산화막이 매립되는 트렌치를 형성하기 위한 하드마스크(64)가 형성된다(도 14의 (b) 참조).
이어서, 실리콘 질화막(64)을 마스크로 하여 실리콘 기판(24)을 에칭한다. 이렇게 하여, 실리콘 기판(24)에 트렌치(66)가 형성된다(도 14의 (c) 참조).
트렌치(66)를 형성한 후, 예를 들어 습식 에칭에 의해, 마스크로서 사용한 실리콘 질화막(64)을 제거한다(도 15의 (a) 참조).
이어서, 트렌치(66)가 형성된 실리콘 기판(24) 위에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 400㎚의 실리콘 산화막을 퇴적한다.
이어서, 예를 들어 CMP(Chemical Mechanical Polishing)법에 의해, 실리콘 기판(24)의 표면이 노출될 때까지 실리콘 산화막을 연마하여, 실리콘 기판(24) 위의 실리콘 산화막을 제거한다.
이렇게 하여, 트렌치(66)에 매립된 실리콘 산화막으로 이루어지는 소자 분리 영역(26)이 형성된다(도 15의 (b) 참조). 소자 분리 영역(26)에 의해 소자 영역이 획정된다.
이어서, 소자 분리 영역(26)이 형성된 실리콘 기판(24) 위에, 예를 들어 스핀 코팅법에 의해 포토레지스트막(68)을 형성한다. 그 후, 포토리소그래피 기술을 이용하여 포토레지스트막(68)을 패터닝한다. 이것에 의해, 채널 도핑층을 형성하기 위한 포토레지스트 마스크(68)가 형성된다(도 15의 (c) 참조). 또한, 도 15의 (c) 이후의 도면에서는 MOS 트랜지스터가 형성되는 소자 영역을 확대하여 나타낸다.
이어서, 포토레지스트막(68)을 마스크로 하여, 예를 들어 이온 주입법에 의해, 실리콘 기판(24)에 도펀트 불순물을 도입한다. 이것에 의해, 실리콘 기판(24) 내에 채널 도핑층(32)이 형성된다(도 16의 (a) 참조). NMOS 트랜지스터를 형성할 경우, p형 도펀트 불순물로서 예를 들어 붕소를 사용하고, 이온 주입 조건은 예를 들어 가속 전압을 15keV, 도스량을 1×1013㎝-2으로 한다. PMOS 트랜지스터를 형성할 경우, n형 도펀트 불순물로서 예를 들어 비소를 사용하고, 이온 주입 조건은 예를 들어 가속 전압을 80keV, 도스량을 1×1013㎝-2으로 한다.
채널 도핑층(32)을 형성한 후, 마스크로서 사용한 포토레지스트막(68)을 제거한다.
이어서, 예를 들어 950℃, 10초간의 열처리에 의해, 채널 도핑층(32) 중의 도펀트 불순물을 활성화한다.
이어서, 실리콘 기판(24) 위에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 2㎚의 실리콘 산화막으로 이루어지는 게이트 절연막(28)을 형성한다(도 16의 (b) 참조). 또한, 게이트 절연막(28)으로서, 열산화법에 의해 실리콘 산화막을 형성할 수도 있다. 또한, 게이트 절연막(28)의 재료로서 실리콘 산화막을 사용했지만, 게이트 절연막(28)의 재료는 실리콘 산화막에 한정되지 않아, 다른 모든 절연막을 적절히 사용할 수 있다.
이어서, 전면(全面)에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 100㎚의 폴리실리콘막(30)을 퇴적한다.
이어서, 예를 들어 이온 주입법에 의해, 도펀트 불순물을 폴리실리콘막(30)에 도입한다(도 16의 (c) 참조). NMOS 트랜지스터를 형성할 경우, n형 도펀트 불순물로서 예를 들어 인을 사용하고, 이온 주입 조건은 예를 들어 가속 전압을 1OkeV, 도스량을 1×1016㎝-2으로 한다. PMOS 트랜지스터를 형성할 경우, p형 도펀트 불순물로서 예를 들어 붕소를 사용하고, 이온 주입 조건은 예를 들어 가속 전압을 5keV, 도스량을 5×1015㎝-2으로 한다.
이어서, 예를 들어 스핀 코팅법에 의해, 포토레지스트막(70)을 형성한다. 그 후, 포토리소그래피 기술을 이용하여 포토레지스트막(70)을 패터닝한다. 이것에 의해, 폴리실리콘막(30)을 패터닝하기 위한 포토레지스트 마스크(70)가 형성된다(도 17의 (a) 참조).
이어서, 포토레지스트막(70)을 마스크로 하여, 폴리실리콘막(30)을 건식 에 칭한다. 이것에 의해, 폴리실리콘막으로 이루어지는 게이트 전극(30)이 형성된다(도 17의 (b) 참조).
게이트 전극(30)을 형성한 후, 마스크로서 사용한 포토레지스트막(70)을 제거한다.
이어서, 게이트 전극(30)을 마스크로 하여, 예를 들어 이온 주입법에 의해, 게이트 전극(30) 양측의 실리콘 기판(24)에 도펀트 불순물을 도입한다. NMOS 트랜지스터를 형성할 경우, n형 도펀트 불순물로서 예를 들어 비소를 사용하고, 이온 주입 조건은 예를 들어 가속 전압을 1keV, 도스량을 1×1015㎝-2으로 한다. PMOS 트랜지스터를 형성할 경우, p형 도펀트 불순물로서 예를 들어 붕소를 사용하고, 이온 주입 조건은 예를 들어 가속 전압을 0.5keV, 도스량을 1×1015㎝-2으로 한다. 이것에 의해, 익스텐션 소스/드레인 구조의 익스텐션 영역을 구성하는 얕은 불순물 확산 영역(36)이 형성된다(도 17의 (c) 참조).
이어서, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 100㎚의 실리콘 산화막(34)을 퇴적한다(도 18의 (a) 참조).
이어서, 예를 들어 RIE(Reactive Ion etching)법에 의해, 실리콘 산화막(34)을 이방성 에칭한다. 이것에 의해, 게이트 전극(30)의 측벽 부분에 실리콘 산화막으로 이루어지는 측벽절연막(34)이 형성된다(도 18의 (b) 참조). 또한, 여기서는 측벽절연막(34)의 재료로서 실리콘 산화막을 사용했지만, 측벽절연막(34)의 재료는 실리콘 산화막에 한정되지 않아, 다른 모든 절연막을 적절히 사용할 수 있다.
이어서, 게이트 전극(30) 및 측벽절연막(34)을 마스크로 하여, 예를 들어 이온 주입법에 의해, 게이트 전극(30) 및 측벽절연막(34) 양측의 실리콘 기판(24)에 도펀트 불순물을 도입한다. NMOS 트랜지스터를 형성할 경우, n형 도펀트 불순물로서 예를 들어 인을 사용하고, 이온 주입 조건은 예를 들어 가속 전압을 8keV, 도스량을 1×1016㎝-2으로 한다. PMOS 트랜지스터를 형성할 경우, p형 도펀트 불순물로서 예를 들어 붕소를 사용하고, 이온 주입 조건은 예를 들어 가속 전압을 5keV, 도스량을 5×1015㎝-2으로 한다. 이것에 의해, 소스/드레인 확산층의 깊은 영역을 구성하는 불순물 확산 영역(38)이 형성된다(도 18의 (c) 참조).
이어서, 소정의 열처리를 행함으로써, 불순물 확산 영역(36, 38)에 도입된 도펀트 불순물을 활성화한다.
이렇게 하여, 게이트 전극(30) 양측의 실리콘 기판(24) 내에 익스텐션 영역, 즉, 얕은 불순물 확산 영역(36)과 깊은 불순물 확산 영역(38)에 의해 구성되는 소스/드레인 확산층(40)이 형성된다(도 19의 (a) 참조).
이어서, 예를 들어 불산 처리에 의해, 게이트 전극(30)의 표면 및 소스/드레인 확산층(40)의 표면에 형성되어 있는 자연산화막을 제거한다.
이어서, 전면에, 예를 들어 Co 타깃을 사용한 스퍼터링법에 의해, Co막(72)을 퇴적한다(도 19의 (b) 참조). Co막(72)의 막 두께는, 그 후의 제 1 회째 열처리에 의해 형성되는 CoSi막(76a) 단면인 타원형의 종/횡비가 0.4 이하로 되도록 설정한다. 환언하면, CoSi막(76a)의 폭 w에 대한 CoSi막(76a)의 높이 h의 비 h/w가 0.4 이하로 되도록 설정한다. 이러한 CoSi막(76a)을 형성하기 위해는, 예를 들어 막 두께 2∼6㎚의 Co막(72)을 형성한다. 예를 들어 게이트 길이 Lg가 40㎚인 게이트 전극(30)에 대해서는, Co막(72)의 막 두께를 4㎚로 설정한다.
또한, 실리사이드화를 행할 때의 모든 조건을 최적화할 경우에는, Co막(72)의 막 두께는 CoSi막(76a) 단면인 타원형의 종/횡비가 0.7 이하로 되도록 설정하는 것이 좋다. 환언하면, CoSi막(76a)의 폭 w에 대한 CoSi막(76a)의 높이 h의 비 h/w가 0.7 이하로 되도록 설정하는 것이 좋다. 이러한 CoSi막(76a)을 형성하기 위해는, 예를 들어 막 두께 2∼10㎚의 Co막(72)을 형성한다.
이어서, Co막(72) 위에, 예를 들어 스퍼터링법에 의해, 예를 들어 막 두께 30㎚의 질화티타늄(TiN)막으로 이루어지는 보호막(74)을 형성한다(도 19의 (c) 참조). TiN막(74)의 성막 조건으로서는, 예를 들어 스퍼터링 파워를 9㎾, 스퍼터링 분위기 중의 N2/Ar 비를 100/50(sccm비), 기판 바이어스를 0V로 한다. 보호막(74)에 의해, Co막(72) 및 그 후에 형성되는 CoSi막의 산화를 방지할 수 있다.
또한, 보호막(74)으로서 TiN막을 막 두께 20㎚ 이하와 같이 얇게 형성하면, TiN막은 나노그레인(nanograin) 구조 또는 비정질 상태로 된다. 이 때문에, TiN막 중의 Ti이 그 아래의 Co막(72)으로 확산될 가능성을 생각할 수 있다. 또한, 이렇게 매우 얇은 TiN막에서는, 분위기 중의 잔류 산소의 Co막(72)으로의 확산이 완전히 차단되지 않아, 미량(微量)의 산소가 Co막(72) 중에 침입할 가능성을 생각할 수 있다. 이렇게 Co막(72) 중에 Ti이나 산소가 침입한 경우, 이들 불순물은 실리사이 드화 반응에 영향을 미치지 않을 정도로 미량일지라도, Co막(72) 중의 Co 원자 이동을 피닝(pinning)하는 효과를 나타내고, 실리사이드화되는 게이트 전극(30) 상부로의 Co 원자 공급을 억제할 수 있다. 따라서, 보호막(74)으로서 TiN막을 막 두께 20㎚ 이하로 형성함으로써, 게이트 전극(30)의 게이트 길이 Lg가 짧아지고, 저저항의 CoSi2막을 형성하기 위한 Si 원자의 총량이 부족될 우려가 있는 경우에, Co의 공급을 억제할 수 있다. 이것에 의해, 게이트 전극(30) 상부에 저저항의 CoSi2상과 함께 비교적 고저항의 CoSi상이 형성되는 것을 억제하고, 게이트 전극(30)의 시트 저항에 편차가 생기는 것을 보다 확실하게 억제할 수 있다.
이어서, 실리사이드화를 위한 제 1 회째 열처리로서, 예를 들어 RTA법에 의해, 예를 들어 480℃, 30초간의 열처리를 행한다. 이것에 의해, Co막(72)과 게이트 전극(30) 중 상층측 부분의 Si을 반응시키고, Co막(72)과 소스/드레인 확산층(40) 중 상층측 부분의 Si을 반응시킨다. 이렇게 하여, 게이트 전극(30)의 상부에 CoSi막(76a), 즉, CoSi상 실리사이드막(76a)이 형성되고, 소스/드레인 확산층(40) 위에 CoSi막(76b), 즉, CoSi상 실리사이드막(76b)이 형성된다(도 20의 (a) 참조). 이 때, 게이트 전극(30) 위 및 소스/드레인 확산층(40) 위의 Co막(72)은 거의 모두 반응하여, CoSi막(76a, 76b) 위에는 미반응 Co막(72)이 거의 잔존하지 않는다.
여기서 게이트 전극(30)의 상부에 형성되는 CoSi막(76a)의 단면 형상은 타원형으로 되고, 이 타원형의 종/횡비는 0.4 이하로 된다. 예를 들어 게이트 길이 Lg가 40㎚인 게이트 전극(30)에 대하여 막 두께 4㎚의 Co막(72)을 형성한 경우에는, CoSi막(76a) 단면인 타원형의 종/횡비는 0.37로 된다.
또한, 실리사이드화를 행할 때의 모든 조건을 최적화할 경우에는, CoSi막(76a)의 단면 형상인 타원형의 종/횡비가 0.7 이하로 되도록 하는 것이 좋다.
이어서, 습식 에칭에 의해, 보호막(74), 및 측벽절연막(34), 소자 분리 영역(26) 등의 절연막 위에 형성된 Co막(72) 중 Si과 반응하지 않은 부분을 각각 선택적으로 제거한다(도 20의 (b) 참조). 에칭 용액으로서는, 예를 들어 황산과 과산화수소수를 3:1의 비율로 혼합한 황산과수를 사용한다. 또한, 에칭 시간은 예를 들어 20분으로 한다.
이어서, 실리사이드화를 위한 제 2 회째 열처리로서, 예를 들어 RTA법에 의해, 예를 들어 750℃, 30초간의 열처리를 행한다. 이것에 의해, CoSi막(76a)과 게이트 전극(30) 중 상층측 부분의 Si을 반응시키고, CoSi막(76b)과 소스/드레인 확산층(40) 중 상층측 부분의 Si을 반응시킨다. 이것에 의해, CoSi막(76a, 76b)을 CoSi2막(42a, 42b)으로 상변태시킨다. 이렇게 하여, 게이트 전극(30)의 상부에 CoSi2막(42a)이 형성되고, 소스/드레인 확산층(40) 위에 CoSi2막(42b)이 형성된다(도 20의 (c) 참조).
제 2 회째 열처리를 행하기 전에서의 CoSi막(76a)은 에너지 면에서 불안정, 즉, CoSi막(76a) 단면인 타원형의 종/횡비가 0.4 이하이기 때문에, 제 2 회째 열처리에서 CoSi막(76a)으로부터 CoSi2막(42a)으로의 상변태가 확실하게 진행되어, 게이트 전극(30) 상부에 저저항의 CoSi2상만의 실리사이드막(42a)을 확실하게 형성할 수 있다. 이것에 의해, Co막(72)을 사용하여 실리사이드화된 게이트 전극(30)의 시트 저항을 충분히 저감시키고, 시트 저항의 편차를 확실하게 억제할 수 있다.
CoSi막(76a) 단면인 타원형의 종/횡비가 0.4 이하인 경우에 형성되는 CoSi2막(42a)은, 그 평균 막 두께 t의 게이트 길이 Lg에 대한 비 t/Lg가 0.55 이하로 된다. 또한, CoSi2막(42a)의 단면 형상은 타원형을 이루고 있으며, 그 타원형의 종/횡비는 0.70 이하로 된다.
또한, 실리사이드화를 행할 때의 모든 조건을 최적화할 경우에는, CoSi막(76a) 단면인 타원형의 종/횡비가 0.7 이하라고 하면, 제 2 회째 열처리에서 CoSi막(76a)으로부터 CoSi2막(42a)으로의 상변태가 확실하게 진행되어, 게이트 전극(30) 상부에 저저항의 CoSi2만으로 이루어지는 실리사이드막(42a)을 확실하게 형성할 수 있다.
상술한 바와 같이, 실리사이드화를 행할 때의 모든 조건을 최적화하면, CoSi상 실리사이드막 단면인 타원형의 종/횡비가 0.7로 어느 정도 큰 경우일지라도, CoSi상 실리사이드막으로부터 CoSi2상 실리사이드막으로 확실하게 상변태시킬 수 있다. CoSi상 실리사이드막 단면인 타원형의 종/횡비가 0.7로 어느 정도 큰 경우일지라도, CoSi상 실리사이드막으로부터 CoSi2상 실리사이드막으로 확실하게 상변태시키는 것이 가능한 조건은 예를 들어 다음과 같다. 우선, Co막(72)을 퇴적하기 전의 처리로서, 희불산 처리를 행한다. Co막(72)에 대해서는, 퇴적 온도를 350℃로 하고, 막 두께를 5㎚로 한다. Co막(72) 위에 형성하는 보호막(74)으로서는, 막 두께 5㎚의 TiN막을 퇴적한다. 제 1 회째 열처리에서는, 열처리 온도를 500℃, 열처리 시간을 30초로 한다. Co막(72) 중 Si과 반응하지 않은 부분은 황산과 과산화수소수를 혼합한 황산과수를 사용하여 선택적으로 에칭 제거한다. 제 2 회째 열처리에서는, 열처리 온도를 700℃, 열처리 시간을 30초로 한다. 이러한 조건으로 실리사이드화를 행하면, 게이트 길이 Lg가 30㎚로 비교적 작은 경우일지라도, 게이트 전극(30)의 시트 저항의 편차를 확실하게 억제할 수 있다.
CoSi막(76a) 단면인 타원형의 종/횡비가 0.7 이하인 경우에 형성되는 CoSi2막(42a)은, 그 평균 막 두께 t의 게이트 길이 Lg에 대한 비 t/Lg가 1.07 이하로 된다. 또한, CoSi2막(42a)의 단면 형상은 타원형을 이루고 있으며, 그 타원형의 종/횡비는 1.23 이하로 된다.
이어서, 전면에, 예를 들어 플라즈마 CVD법에 의해, 예를 들어 막 두께 50㎚의 실리콘 질화막(44)을 형성한다. 실리콘 질화막(44)의 성막 온도는 예를 들어 500℃로 한다.
이어서, 실리콘 질화막(44) 위에, 예를 들어 플라즈마 CVD법에 의해, 예를 들어 막 두께 600㎚의 실리콘 산화막(46)을 형성한다(도 21의 (a) 참조). 실리콘 산화막(46)의 성막 온도는 예를 들어 400℃로 한다.
이어서, 예를 들어 CMP법에 의해 실리콘 산화막(46)을 평탄화한다(도 21의 (b) 참조).
이어서, 포토리소그래피 기술 및 건식 에칭에 의해, 실리콘 산화막(46) 및 실리콘 질화막(44)에 CoSi2막(42a)에 이르는 컨택트 홀(48a) 및 CoSi2막(42b)에 이르는 컨택트 홀(48b)을 각각 형성한다(도 21의 (c) 참조).
이어서, 컨택트 홀(48a, 48b)이 형성된 실리콘 산화막(46) 위에, 예를 들어 스퍼터링법에 의해, 예를 들어 막 두께 50㎚의 질화티타늄막으로 이루어지는 배리어 메탈(50)을 형성한다.
이어서, 배리어 메탈(50) 위에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 400㎚의 텅스텐막(52)을 형성한다(도 22의 (a) 참조).
이어서, 예를 들어 CMP법에 의해, 실리콘 산화막(46)의 표면이 노출될 때까지 텅스텐막(52) 및 배리어 메탈(50)을 연마한다. 이렇게 하여, 컨택트 홀(48a, 48b) 내에 배리어 메탈(50) 및 텅스텐막(52)으로 이루어지는 컨택트 플러그(54a, 54b)가 각각 형성된다(도 22의 (b) 참조).
이어서, 전면에 층간절연막(56)을 형성한다(도 22의 (c) 참조).
이어서, 예를 들어 CMP법에 의해 층간절연막(56)을 연마하여 평탄화한 후, 포토리소그래피 기술 및 건식 에칭에 의해 층간절연막(56)에 홈(78)을 형성한다.
이어서, 전면에, 예를 들어 스퍼터링법에 의해, Ta막과 Cu막의 적층막(80)을 예를 들어 20㎚의 막 두께로 퇴적한다.
이어서, 적층막(80) 중의 Cu막을 시드(seed)로 하여, 도금법에 의해, 예를 들어 막 두께 500㎚의 Cu막(82)을 퇴적한다.
이어서, 예를 들어 CMP법에 의해, 층간절연막(56)이 노출될 때까지 Cu막(82) 및 적층막(80)을 연마하여, 층간절연막(56) 위의 Cu막(82) 및 적층막(80)을 제거한다. 이렇게 하여, 컨택트 플러그(54a, 54b)에 전기적으로 접속된 Cu막(82)으로 이루어지는 배선층(84)이 홈(78) 내에 형성된다(도 23의 (a) 참조).
이어서, 전면에 층간절연막(86)을 형성한다.
이어서, 포토리소그래피 기술 및 건식 에칭에 의해, 층간절연막(86)에 배선층(84)에 이르는 컨택트 홀(88)을 형성한다.
이어서, 전면에, 예를 들어 스퍼터링법에 의해, Ta막과 Cu막의 적층막(90)을 예를 들어 20㎚의 막 두께로 퇴적한다.
이어서, 적층막(90) 중의 Cu막을 시드로 하여, 도금법에 의해, 예를 들어 막 두께 300㎚의 Cu막(92)을 퇴적한다.
이어서, 예를 들어 CMP법에 의해, 층간절연막(86)이 노출될 때까지 Cu막(92) 및 적층막(90)을 연마하여, 층간절연막(86) 위의 Cu막(92) 및 적층막(90)을 제거한다. 이렇게 하여, 배선층(84)에 전기적으로 접속된, Cu막(92)으로 이루어지는 도체 플러그(94)가 컨택트 홀(88) 내에 형성된다.
이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막 두께 50㎚의 TiN막(96)과, 예를 들어 막 두께 500㎚의 Al막(98)과, 예를 들어 막 두께 50㎚의 TiN막(100)을 차례로 퇴적한다.
이어서, 포토리소그래피 기술 및 건식 에칭에 의해, TiN막(96), Al막(98), 및 TiN막(100)을 패터닝함으로써, 도체 플러그(94)에 전기적으로 접속된 전극(102) 을 형성한다(도 23의 (b) 참조).
이렇게 하여, 본 실시예에 의한 반도체 장치가 제조된다.
(평가 결과)
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법의 평가 결과에 대해서 도 24를 이용하여 설명한다.
본 실시예에 의한 반도체 장치의 제조 방법에 의해 제조된 NMOS 트랜지스터에 대해서 게이트 전극의 시트 저항을 측정했다. 게이트 길이 Lg는 40㎚로 했다. 복수의 샘플의 시트 저항을 측정하여, 그 누적 확률을 플롯했다. 도 24는 측정 결과를 나타내는 그래프이다. 그래프의 횡축은 게이트 전극의 시트 저항을 나타내고, 종축은 누적 확률을 나타낸다
도 24에 있어서, ■ 마크로 나타낸 플롯은 실시예 1, 즉, 본 실시예에 의한 반도체 장치의 제조 방법에 의해 반도체 장치를 제조한 경우의 측정 결과를 나타낸다. 실시예 1에서는, Co막의 막 두께를 4㎚로 하며, 제 1 회째 열처리에 의해 형성되는 CoSi막 단면인 타원형의 종/횡비가 0.37로 되고, 제 2 회째 열처리에 의해 형성되는 CoSi2막의 평균 막 두께 t의 게이트 길이 Lg에 대한 비 t/Lg가 0.5로 되도록 한 것이다. 이 때의 CoSi2막 단면인 타원형의 종/횡비는 0.65로 된다.
도 24에 있어서, ● 마크로 나타낸 플롯은 Co막의 막 두께를 5㎚로 한 비교예 1의 경우, △ 마크로 나타낸 플롯은 Co막의 막 두께를 6㎚로 한 비교예 2의 경우, ▼ 마크로 나타낸 플롯은 Co막의 막 두께를 7㎚로 한 비교예 3의 경우, ◇ 마 크로 나타낸 플롯은 Co막의 막 두께를 8㎚로 한 비교예 4의 경우, □ 마크로 나타낸 플롯은 Co막의 막 두께를 9㎚로 한 비교예 5의 경우를 나타낸다. 비교예 1∼3의 경우, 제 1 회째 열처리에 의해 형성되는 CoSi막 단면인 타원형의 종/횡비는 각각 0.47, 0.60, 0.73으로 된다.
도 24에 나타낸 각 플롯의 비교로부터 명확히 알 수 있듯이, 실시예 1의 경우에는, Co막의 막 두께를 4㎚로 상당히 얇게 설정하며, 제 1 회째 열처리에 의해 형성되는 CoSi막의 단면의 종/횡비를 0.37로 상당히 작게 하고 있기 때문에, CoSi막으로부터 CoSi2막으로의 상변태가 확실하게 실행된다. 이 때문에, 실시예 1의 경우는, 비교예 1∼5의 경우와 비교하여 게이트 전극의 시트 저항이 작아지고 있으며, 또한 시트 저항의 편차도 현저하게 억제된다. 이것에 대하여 비교예 1∼5의 경우에는, Co막의 막 두께가 반드시 충분히 얇게 설정되어 있지 않고, 제 1 회째 열처리에 의해 형성되는 CoSi막의 단면의 종/횡비가 비교적 크기 때문에, CoSi막으로부터 CoSi2막으로의 상변태가 억제된다. 이 때문에, 비교예 1∼5의 경우는, 실시예 1의 경우와 비교하여 게이트 전극의 시트 저항이 커지고 있으며, 또한 시트 저항의 편차도 커진다.
이와 같이, 본 실시예에 의하면, 제 1 회째 열처리에서 폭 w에 대한 높이 h의 비 h/w가 0.7 이하, 바람직하게는 0.4 이하로 되도록 CoSi막(76a)을 형성하기 때문에, 제 2 회째 열처리에서 비교적 고저항의 CoSi막(76a)을 저저항의 CoSi2막(42a)으로 확실하게 상변태시킬 수 있다. 따라서, 본 실시예에 의하면, 미세화된 게이트 전극(30)을 Co막(72)을 사용하여 실리사이드화하는 경우일지라도, 게이트 전극(30)의 시트 저항을 충분히 저감시키는 동시에, 시트 저항의 편차를 확실하게 억제할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않아 다양한 변형이 가능하다.
예를 들어 상기 실시예에서는 CoSi막(76a) 및 CoSi2막(42a)의 단면 형상이 타원형으로 되어 있는 경우에 대해서 설명했지만, CoSi막(76a) 및 CoSi2막(42a)의 단면 형상은 완전한 타원형인 경우에 한정되지 않는다. CoSi막(76a) 및 CoSi2막(42a)의 단면 형상에는 타원형과 유사한 형상도 포함된다. 이 경우, CoSi막(76a) 및 CoSi2막(42a)의 단면 형상에 대해서, 유사한 타원형의 종/횡비를 상기 소정의 값 이하로 되도록 하는 것이 좋다.
또한, 상기 실시예에서는 제 1 회째 및 제 2 회째 열처리로서, RTA법에 의한 열처리를 행하는 경우에 대해서 설명했지만, 제 1 회째 및 제 2 회째 열처리는 RTA법에 의한 열처리에 한정되지 않는다. 예를 들어 제 1 회째 및 제 2 회째 열처리로서, 노(furnace) 어닐링 및 스파이크 어닐링 등을 행할 수도 있다. 또한, RTA법에 의한 열처리, 노 어닐링, 스파이크 어닐링을 적절히 조합시켜 행할 수도 있다.
또한, 제 1 회째 열처리의 조건도 상기 실시예의 경우에 한정되지 않는다. 제 1 회째 열처리에서는, 열처리 온도는 예를 들어 400∼600℃로 할 수 있다. 열처리 시간은 예를 들어 10초∼60분간으로 할 수 있다.
또한, 제 2 회째 열처리의 조건도 상기 실시예의 경우에 한정되지 않는다. 제 2 회째 열처리의 열처리 온도는 제 1 회째 열처리의 열처리 온도와 동일한 정도 또는 제 1 회째 열처리의 열처리 온도보다도 고온으로 하고, 구체적으로는, 예를 들어 600∼800℃로 할 수 있다. 열처리 시간은 예를 들어 10∼120초간으로 할 수 있다. 또는, 제 2 회째 열처리로서, 예를 들어 열처리 온도가 800∼950℃, 열처리 시간이 1초 미만인 스파이크 어닐링을 행할 수도 있다.
또한, 상기 실시예에서는 스퍼터링법에 의해 Co막(72)을 형성하는 경우에 대해서 설명했지만, Co막(72)의 형성 방법은 스퍼터링법에 한정되지 않는다. Co막(72)은, 스퍼터링법 이외에, 예를 들어 전자 빔 증착법 등의 증착법에 의해 형성할 수도 있다.
또한, 상기 실시예에서는 제 1 회째 열처리에서 게이트 전극(30) 위 및 소스/드레인 확산층(40) 위의 Co막(72)이 거의 모두 반응하는 경우에 대해서 설명했지만, Co막(72)의 막 두께 및 열처리 조건 등을 적절히 설정하여 Co막(72)을 부분적으로 반응시키도록 할 수도 있다.
또한, 상기 실시예에서는 Co막(72) 위에 보호막(74)을 형성하는 경우에 대해서 설명했지만, 보호막(74)을 형성하지 않을 수도 있다. 또한, Co막이 형성된 기판을 Ni막이 노출된 상태에서 기판 반송용 카세트에 탑재하거나, RTA 장치의 노 내나 성막 장치의 챔버 내에 수용하면, 그 후에 카세트에 탑재되거나, RTA 장치의 노 내나 성막 장치의 챔버 내에 수용된 다른 기판 등에 Co로 이루어지는 파티클(particle)이 부착되는 경우가 있다. Co막(72) 위에 보호막(74)을 형성함으로써, 이러한 Co에 의한 2차 오염을 방지할 수 있다.
이상 상세하게 설명한 바와 같이, 본 발명의 특징을 정리하면 다음과 같다.
(부기 1) 반도체 기판 위에 게이트 길이 Lg가 50㎚ 이하인 게이트 전극을 형성하는 공정과,
상기 게이트 전극 양측의 상기 반도체 기판 내에 소스/드레인 확산층을 형성하는 공정과,
상기 게이트 전극 위에 코발트막을 형성하는 공정과,
열처리를 행함으로써, 상기 코발트막과 상기 게이트 전극을 반응시켜 상기 게이트 전극의 상부에 코발트모노실리사이드막을 형성하는 제 1 열처리 공정과,
상기 코발트막 중의 미반응 부분을 선택적으로 에칭 제거하는 공정과,
열처리를 행함으로써, 상기 코발트모노실리사이드막과 상기 게이트 전극을 반응시켜 상기 게이트 전극의 상부에 코발트다이실리사이드막을 형성하는 제 2 열처리 공정을 갖고,
상기 제 1 열처리 공정에서는, 상기 코발트모노실리사이드막의 폭 w에 대한 상기 코발트모노실리사이드막의 높이 h의 비 h/w가 0.7 이하로 되도록 상기 코발트모노실리사이드막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2) 부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 열처리 공정에서는, 상기 비 h/w가 0.4 이하로 되도록 상기 코발트모노실리사이드막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 3) 부기 1 또는 2에 기재된 반도체 장치의 제조 방법에 있어서,
상기 코발트모노실리사이드막의 단면 형상은 타원형인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 4) 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 열처리 공정에서의 열처리 온도는 상기 제 1 열처리 공정에서의 열처리 온도보다도 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 5) 부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 열처리 공정에서의 열처리 온도는 600∼850℃이고, 상기 제 2 열처리 공정에서의 열처리 시간은 1∼60초인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 6) 부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 열처리 공정에서의 열처리 온도는 800∼950℃이고, 상기 제 2 열처리 공정에서의 열처리 시간은 1초 미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 7) 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 코발트막을 형성하는 공정 후, 상기 제 1 열처리 공정 전에, 상기 코발트막 위에 상기 코발트막의 산화를 방지하는 보호막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8) 부기 7에 기재된 반도체 장치의 제조 방법에 있어서,
상기 보호막을 형성하는 공정에서는, 질화티타늄막으로 이루어지는 상기 보호막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9) 부기 8에 기재된 반도체 장치의 제조 방법에 있어서,
상기 질화티타늄막의 막 두께는 20㎚ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10) 반도체 기판 위에 형성되고 게이트 길이가 50㎚ 이하인 게이트 전극과,
상기 게이트 전극 양측의 상기 반도체 기판 내에 형성된 소스/드레인 확산층과,
상기 게이트 전극의 상부에 형성된 코발트다이실리사이드만으로 이루어지는 실리사이드막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 11) 부기 10에 기재된 반도체 장치에 있어서,
상기 실리사이드막의 평균 막 두께 t의 상기 게이트 길이 Lg에 대한 비 t/Lg가 1.07 이하로 되는 것을 특징으로 하는 반도체 장치.
본 발명에 의하면, 제 1 회째 열처리에서 폭 w에 대한 높이 h의 비 h/w가 소정값 이하로 되도록 코발트모노실리사이드막을 형성하기 때문에, 제 2 회째 열처리에서 코발트모노실리사이드막을 코발트다이실리사이드막으로 확실하게 상변태(相變態)시킬 수 있다. 따라서, 본 발명에 의하면, 미세화된 게이트 전극을 코발트막을 사용하여 실리사이드화하는 경우일지라도, 게이트 전극의 시트 저항을 충분히 저감 시키는 동시에, 시트 저항의 편차를 확실하게 억제할 수 있다.

Claims (10)

  1. 반도체 기판 위에 게이트 길이 Lg가 50㎚ 이하인 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 양측의 상기 반도체 기판 내에 소스/드레인 확산층을 형성하는 공정과,
    상기 게이트 전극 위에 코발트막을 형성하는 공정과,
    열처리를 행함으로써, 상기 코발트막과 상기 게이트 전극을 반응시켜 상기 게이트 전극의 상부에 코발트모노실리사이드막을 형성하는 제 1 열처리 공정과,
    상기 코발트막 중의 미(未)반응 부분을 선택적으로 에칭 제거하는 공정과,
    열처리를 행함으로써, 상기 코발트모노실리사이드막과 상기 게이트 전극을 반응시켜 상기 게이트 전극의 상부에 코발트다이실리사이드막을 형성하는 제 2 열처리 공정을 갖고,
    상기 제 1 열처리 공정에서는, 상기 코발트모노실리사이드막의 폭 w에 대한 상기 코발트모노실리사이드막의 높이 h의 비 h/w가 0.7 이하로 되도록 상기 코발트모노실리사이드막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 열처리 공정에서는, 상기 비 h/w가 0.4 이하로 되도록 상기 코발트모노실리사이드막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 코발트모노실리사이드막의 단면 형상은 타원형인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 열처리 공정에서의 열처리 온도는 상기 제 1 열처리 공정에서의 열처리 온도보다도 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 열처리 공정에서의 열처리 온도는 600∼850℃이고, 상기 제 2 열처리 공정에서의 열처리 시간은 1∼60초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 제 2 열처리 공정에서의 열처리 온도는 800∼950℃이고, 상기 제 2 열처리 공정에서의 열처리 시간은 1초 미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 코발트막을 형성하는 공정 후, 상기 제 1 열처리 공정 전에, 상기 코발트막 위에 상기 코발트막의 산화를 방지하는 보호막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 보호막을 형성하는 공정에서는, 질화티타늄막으로 이루어지는 상기 보호막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판 위에 형성되고 게이트 길이가 50㎚ 이하인 게이트 전극과,
    상기 게이트 전극 양측의 상기 반도체 기판 내에 형성된 소스/드레인 확산층과,
    상기 게이트 전극의 상부에 형성된 코발트다이실리사이드만으로 이루어지는 실리사이드막을 갖는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 실리사이드막의 평균 막 두께 t의 상기 게이트 길이 Lg에 대한 비 t/Lg가 1.07 이하로 되는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8258057B2 (en) * 2006-03-30 2012-09-04 Intel Corporation Copper-filled trench contact for transistor performance improvement
US7429526B1 (en) * 2006-07-11 2008-09-30 Xilinx, Inc. Method of forming silicide gate with interlayer
US7485572B2 (en) * 2006-09-25 2009-02-03 International Business Machines Corporation Method for improved formation of cobalt silicide contacts in semiconductor devices
JP5211503B2 (ja) * 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100965054B1 (ko) * 2008-03-14 2010-06-21 주식회사 하이닉스반도체 파워 온 리셋 회로
US8975672B2 (en) 2011-11-09 2015-03-10 United Microelectronics Corp. Metal oxide semiconductor transistor and manufacturing method thereof
CN103117296B (zh) * 2011-11-17 2017-10-27 联华电子股份有限公司 金属氧化物半导体晶体管与其形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242081A (ja) 1996-12-26 1998-09-11 Sony Corp 半導体装置の製造方法
US5874342A (en) * 1997-07-09 1999-02-23 Lsi Logic Corporation Process for forming MOS device in integrated circuit structure using cobalt silicide contacts as implantation media
JPH11283935A (ja) 1998-03-30 1999-10-15 Nec Corp 半導体装置の製造方法
TW410389B (en) 1999-06-04 2000-11-01 United Microelectronics Corp Manufacture of semiconductor device
JP3394927B2 (ja) * 1999-06-29 2003-04-07 沖電気工業株式会社 金属シリサイド層の形成方法
JP2001156287A (ja) 1999-11-22 2001-06-08 United Microelectronics Corp シリサイド構造体の製造方法
JP3554514B2 (ja) * 1999-12-03 2004-08-18 松下電器産業株式会社 半導体装置及びその製造方法
KR20010058570A (ko) 1999-12-30 2001-07-06 박종섭 코발트 실리사이드 게이트 형성 방법
US6365516B1 (en) * 2000-01-14 2002-04-02 Advanced Micro Devices, Inc. Advanced cobalt silicidation with in-situ hydrogen plasma clean
US6653227B1 (en) * 2000-08-31 2003-11-25 Chartered Semiconductor Manufacturing Ltd. Method of cobalt silicidation using an oxide-Titanium interlayer
JP2003068670A (ja) 2001-08-29 2003-03-07 Sony Corp 半導体装置の製造方法
US6627527B1 (en) * 2002-10-10 2003-09-30 Taiwan Semiconductor Manufacturing Company Method to reduce metal silicide void formation
JP3921437B2 (ja) 2002-10-17 2007-05-30 富士通株式会社 半導体装置の製造方法
US6936528B2 (en) * 2002-10-17 2005-08-30 Samsung Electronics Co., Ltd. Method of forming cobalt silicide film and method of manufacturing semiconductor device having cobalt silicide film
JP4044428B2 (ja) 2002-12-06 2008-02-06 富士通株式会社 半導体装置の製造方法

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