JP2000183183A

JP2000183183A - 半導体装置の製造方法

Info

Publication number: JP2000183183A
Application number: JP10356084A
Authority: JP
Inventors: Osamu Noguchi; 修野口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-12-15
Filing date: 1998-12-15
Publication date: 2000-06-30

Abstract

(57)【要約】【課題】第１シリコン層と第２シリコン層の間に介在さ
せる酸化膜を安定した膜質及び膜厚で形成することがで
きるＤｕａｌＧａｔｅ構造の半導体装置の製造方法を
提供する。【解決手段】基板上にＣＶＤ法により第１シリコン層を
形成する工程と、酸素ガスを用いて前記第１シリコン層
の表面に酸化膜を形成する工程と、前記酸化膜上に非晶
質シリコンからなる第２シリコン層を形成する工程と、
前記第２のシリコン層の第１領域に第１導電型不純物を
ドーピングする工程と、前記第２のシリコン層の第２領
域に第２導電型不純物をドーピングする工程と、前記第
２シリコン層を結晶化する工程と、前記第２シリコン層
中の前記第１導電型不純物及び第２導電型不純物を前記
酸化膜及び前記第１シリコン層中にそれぞれ拡散させる
工程を有するＤｕａｌＧａｔｅ構造の半導体装置の製
造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にＰ型及びＮ型の２種類の導電型のゲート電極
をもついわゆるデュアルゲート（ＤｕａｌＧａｔｅ構
造を有するＣＭＯＳトランジスタの製造方法に関する。

【０００２】

【従来の技術】ＮチャネルＭＯＳ型電界効果トランジス
タとＰチャネルＭＯＳ型電界効果トランジスタとで構成
する相補型ＭＯＳトランジスタ（以下、「ＣＭＯＳトラ
ンジスタ」という）は、低消費電力、高速動作という特
徴を持つため、メモリＬＳＩ、ロジックＬＳＩをはじめ
として多くのＬＳＩ構成のデバイスとして広く用いられ
ている。そして、これらのデバイスは、今後ますます高
集積化、高速化及び低消費電力化の方向に進むものと考
えられている。

【０００３】従来のＣＭＯＳトランジスタとしては、例
えば、図８に示すようなものが知られている。図８中、
ＣＭＯＳトランジスタの左側のトランジスタは、Ｎｃｈ
Ｔｒを、右側のトランジスタは、ＰｃｈＴｒをそれ
ぞれ表している（以下の図にて同じである。）。このＣ
ＭＯＳトランジスタは、同一半導体基板２０１上に形成
された層間絶縁膜２０４により区画された領域に、Ｐウ
エル２０３とＮウェル２０２を形成し、ゲート絶縁膜２
０５を介して、ＮチャネルＭＯＳトランジスタ（以下、
「ＮｃｈＴｒ」と略す。）とＰチャネルＭＯＳトラン
ジスタ（以下、「ＰｃｈＴｒ」と略す。）とを有する
ものである。

【０００４】さらに、このＣＭＯＳトランジスタのゲー
ト電極の側壁部には、側壁保護膜２１５が設けられ、該
側壁保護膜２１５の下部周辺部には、比較的低い濃度の
Ｎ型不純物が拡散されているＮ^-不純物拡散領域２１０
と比較的高濃度のＮ型不純物が拡散されているＮソース
・ドレイン領域２１２と、比較的低い濃度のＰ型不純物
が拡散されているＰ^-不純物拡散領域２１１と比較的高
濃度のＰ型不純物が拡散されているＰソース・ドレイン
領域２１３とを有するＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅ
ｄＤｒａｉｎ）構造を有している。

【０００５】そして、このＣＭＯＳトランジスタのＮｃ
ｈＴｒ及びＰｃｈＴｒのゲート電極は、同じＮ型の
不純物を含有するポリシリコン層２０６及びタングステ
ンシリサイド（ＷＳｉ）層２０９の積層構造からなるい
わゆるポリサイド構造を有している。

【０００６】かかる電極構造のＣＭＯＳにおいては、Ｎ
ｃｈＴｒは、いわゆる表面チャネル型のトランジスタ
であるが、ＰｃｈＴｒは、いわゆる埋め込みチャネル
型となっている。これは、ゲート電極材料であるＮ型ポ
リシリコンとＮ型シリコン及びＰ型シリコンの仕事関数
の違いから、ＰｃｈＴｒにおいては表面チャネル型ト
ランジスタの形成が困難だからである。

【０００７】従って、この構造のＣＭＯＳの場合には、
高速化のためにトランジスタのドレイン電流Ｉｄｓを多
くとる必要がある。そして、しきい値電圧Ｖｔｈを下げ
ると、ＰチャネルＭＯＳトランジスタの場合には、Ｎチ
ャネルＭＯＳトランジスタに比べてサブスレッショルド
スウィングＳが小さいため、リーク電流が増加する。そ
のため、結果としてＬＳＩの待機時電流（Ｓｔ−ｂｙ電
流）の増加を招き、消費電力の増加を招くため高速化に
おいて限界があった。

【０００８】この問題に鑑みて、図９に図解したような
ＰｃｈＴｒを表面チャネル型にしたＣＭＯＳが提案さ
れている。この構造のＣＭＯＳトランジスタは、図８と
同様な構造を有するものであるが、Ｎ，Ｐ双方導電型の
ゲート電極からなるいわゆるＤｕａｌＧａｔｅ構造を
有している点が異なる。この構造においては、ＮｃｈＴ
ｒにおいては、Ｎ型の不純物をドープしたポリシリコン
層を、ＰｃｈＴｒにおいては、Ｐ型の不純物をドープ
したポリシリコン層３０６，３０８をそれぞれゲート電
極に用いている。従って、ＮｃｈＴｒ及びＰｃｈＴ
ｒともに、前述した仕事関数差の問題が解消された双方
表面チャネル型のトランジスタとなっている。

【０００９】しかし、この構造のＣＭＯＳにおいても別
の問題点がある。即ち、上記図８に示すＣＭＯＳにおい
ては、配線を低抵抗化するために、ゲート電極にポリシ
リコンと金属シリサイドを積層した配線構造（ポリサイ
ド構造）を有している。

【００１０】ところが、金属シリサイド中においては不
純物の拡散はシリコンや酸化シリコン中の不純物の拡散
速度に比して非常に速くなる（拡散係数で４桁程度拡散
が速いと言われている。）。従って、その後の工程でＰ
型不純物とＮ型不純物が相互拡散を起こす場合がある。
そして、このような相互拡散によりポリシリコン中のフ
ェルミレベルが変動し、ゲート電圧印加時にゲート電極
が空乏化することによって、しきい値電圧（Ｖｔｈ）が
変動し、デバイスの特性を変動させる場合があった。

【００１１】また、ＰｃｈＴｒでは、不純物としてホ
ウ素をポリシリコン中にイオン注入・拡散させるが、ホ
ウ素の拡散係数が大きいため、ホウ素を拡散させる際に
ホウ素がゲート酸化膜中にも拡散し、さらに基板まで達
することによって、ＭＯＳトランジスタのＶｔｈを変動
させ、ゲート酸化膜の信頼性を低下させる等の問題が生
じていた。

【００１２】

【発明が解決しようとする課題】かかる問題点を解決す
るものとして考えられたものとして、特開平１０−１２
７４４号公報に記載されている半導体装置の製造方法が
知られている。この半導体装置の製造方法に係るＣＭＯ
Ｓトランジスタのゲート幅方向の構造断面図を図１０
（ｆ）に示す。このＣＭＯＳトランジスタは、第１ポリ
シリコン層３０８（上層）と第２ポリシリコン層３０６
（下層）を、異なる結晶粒径のポリシリコンで形成した
ものである。

【００１３】以下、このＣＭＯＳの製造方法の特徴部分
について、図９（ａ）〜図１０（ｆ）を参照にしながら
説明する。先ず、シリコン半導体基板３０１上に、例え
ば、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏ
ｆＳｉｌｉｃｏｎ）法によりフィールド酸化膜３０４
を形成し、該フィールド酸化膜３０４により区画された
領域（トランジスタを形成する領域）上にゲート酸化膜
３０５を、例えば熱酸化法により形成することにより、
図９（ａ）に示す構造を得る。

【００１４】次いで、トランジスタのしきい値電圧（Ｖ
ｔｈ）の調整のためにＰウェル３０３の表面部にＮ型不
純物をドープして、図示しないＮＭＯＳチャネル領域を
形成し、Ｎウェル３０２の表面部にＰ型不純物をドープ
して、図示しないＰＭＯＳチャネル領域をそれぞれ形成
する。

【００１５】次いで、図９（ｂ）に示すように、フィー
ルド酸化膜３０４上及びゲート酸化膜３０５上に、Ｓｉ
Ｈ₄を用いる減圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏ
ｕｒＤｅｐｏｓｉｔｉｏｎ）法によって、ポリシリコン
からなる第１シリコン層３０６を、例えば膜厚７０ｎｍ
で形成する。

【００１６】続いて、過酸化水素と塩化水素との水溶液
（Ｈ₂Ｏ₂：ＨＣｌ：Ｈ₂Ｏ＝１：１：８）によって、
酸化処理を行い、上記第１シリコン層３０６の表面に
０．５〜３ｎｍ程度の膜厚の酸化シリコン膜３０７を形
成する。

【００１７】さらに、図９（ｃ）に示すように、減圧Ｃ
ＶＤ法によって、上記酸化シリコン膜上に非晶質シリコ
ンからなる第２シリコン層３０８を、例えば膜厚７０ｎ
ｍで形成する。

【００１８】次に、リソグラフィーの技術によってパタ
ーニングを行ったレジストマスク（図示省略）を用い
て、ＮｃｈＴｒを形成する領域Ａの第２シリコン層３
０８にＮ型不純物としてリンイオン（Ｐ⁺）をイオン注
入する。

【００１９】次いで、上記レジストマスクを除去した
後、同様にリソグラフィーの技術によってパターニング
を行ったレジストマスク（図示省略）を用いて、Ｐｃｈ
Ｔｒを形成する領域Ｂの第２シリコン層３０８にＰ型
不純物としてホウ素イオン（Ｂ⁺）をイオン注入する。

【００２０】続いて、６５０℃の窒素雰囲気で１０時間
のアニーリングを行うことによって、非晶質シリコンか
らなる第２シリコン層３０９を結晶化し、第１シリコン
層３０６のポリシリコンよりも大粒径のポリシリコンか
らなる層を形成する。

【００２１】さらに、１０００℃、１０秒間のＲＴＡ
（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）
を行うことによって、上記Ｎ型及びＰ型不純物を酸化シ
リコン膜３０７を通して第１シリコン層３０６中に選択
的に拡散させる。

【００２２】次いで、図１０（ｄ）に示すように、減圧
ＣＶＤ法によって、上記第２シリコン層３０８上に、タ
ングステンシリサイドからなる導電層３０９を、例えば
膜厚７０ｎｍで形成する。

【００２３】さらに、図１０（ｅ）に示すように、レジ
スト膜３１６を成膜後、電極形成のためのパターンニン
グを行い、該レジストマスクを用いるエッチングによ
り、ＮｃｈＴｒ及びＰｃｈＴｒの電極を形成する。
以上のようにして、酸化膜３０７を挟んで通常のポリシ
リコン層（第１シリコン層）３０６と大粒径のポリシリ
コン層（第２シリコン層）３０８からなるゲート電極を
形成することができる。

【００２４】その後は、電極上部に酸化シリコン膜３１
４を形成し、電極側壁部に側壁保護膜３１５を形成し、
該側壁保護膜下部の周辺領域に濃度の異なる不純物拡散
領域を形成することにより、図１０（ｆ）に示すような
ＬＤＤ構造を有するＣＭＯＳトランジスタを製造するこ
とができる。

【００２５】この例では、ゲート電極を酸化膜３０７を
挟んで通常のポリシリコン層（第１シリコン層）３０６
と大粒径のポリシリコン層（第２シリコン層）３０８か
らなる構造とすることにより、Ｐ型不純物とＮ型不純物
との相互拡散を抑制し、また、ホウ素がゲート酸化膜中
にも拡散し、さらに基板まで達することが抑制される効
果を得るものである。

【００２６】しかしながら、上記ＣＭＯＳの製造方法に
おいては、酸化膜３０７を過酸化水素と塩酸の水溶液で
表面を処理する化学洗浄で形成するため、酸化膜３０７
の膜厚が不安定となりやすい。即ち、特開平１０−１２
７４４号公報にも記載されているように、酸化膜３０７
の膜厚は、第１シリコン層３０６の結晶性の引き継ぎを
打ち切り、第２シリコン層３０８のポリシリコンを大粒
径化するのに十分な膜厚を有し、かつ、第２シリコン層
３０８と第１シリコン層３０６とを導通させる（即ち、
酸化膜がダイレクトンネリングを起こす）のに十分に薄
い膜厚に形成する必要があるため問題となる。

【００２７】また、上記製造方法では化学洗浄を用いる
ため、非晶質シリコンを成膜するまでの間に表面に自然
酸化膜が形成される。従って、自然酸化膜の膜厚分、所
期の膜厚よりも厚く酸化膜が形成されることになる。従
って、かかる場合には、第２シリコン層３０８から第１
シリコン層３０６への不純物の拡散（ダイレクトトンネ
リング）が十分に行われないおそれがある。

【００２８】そこで、本発明は上記特開平１０−１２７
４４号記載の半導体装置の製造方法に改良を加え、いわ
ゆるデュアルゲート（ＤｕａｌＧａｔｅ）構造のＣＭ
ＯＳの製造方法であって、第１のポリシリコン層と第２
のポリシリコン層の間に介在させる酸化膜を安定した膜
質及び膜厚で形成することに特徴を有する、半導体装置
の製造方法を提供することを目的とする。

【００２９】

【課題を解決するための手段】前記課題を達成すべく、
本発明は、基板上に珪素化合物を用いる化学的気相成長
法（ＣＶＤ法）により第１の電極となる第１のシリコン
層を形成する工程と、酸素ガスを用いて前記第１シリコ
ン層の表面を酸化することにより酸化膜を形成する工程
と、前記酸化膜上に非晶質シリコンからなる第２の電極
となる第２のシリコン層を形成する工程と、前記第２の
シリコン層に一方導電型不純物を導入する工程と、前記
第２のシリコン層を結晶化する工程と、前記酸化膜およ
び前記第１のシリコン層中に、前記第２のシリコン層中
の前記一方導電型不純物を拡散させる工程を有する、半
導体装置における電極の製造方法を提供する。

【００３０】また本発明は、第１導電型不純物を含有す
るポリシリコン層を有する第１導電型チャネル電界効果
トランジスタの第１のゲート電極と、第２導電型不純物
を含有するポリシリコン層を有する第２導電型チャネル
電界効果トランジスタの第２のゲート電極を選択的に形
成する半導体装置の製造方法であって、基板上に、珪素
化合物を用いて化学的気相成長法（ＣＶＤ法）により、
第１のシリコン層を形成する工程と、酸素ガスを用いて
前記第１のシリコン層の表面を酸化することにより酸化
膜を形成する工程と、前記酸化膜上に、非晶質シリコン
からなる第２シリコン層を形成する工程と、前記第２の
シリコン層の第１領域に第１導電型不純物を導入する工
程と、前記第２のシリコン層の第２領域に第２導電型不
純物を導入する工程と、前記第２シリコン層を結晶化す
る工程と、前記第２シリコン層中の前記第１導電型不純
物および第２導電型不純物を、前記酸化膜および前記第
１シリコン層中に選択的に拡散させる工程を有する、半
導体装置の製造方法を提供する。

【００３１】前記本発明は、好ましくは、第１導電型不
純物を含有するポリシリコン層を有する第１導電型チャ
ネル電界効果トランジスタの第１のゲート電極と、第２
導電型不純物を含有するポリシリコン層を有する第２導
電型チャネル電界効果トランジスタの第２のゲート電極
を選択的に形成する半導体装置の製造方法であって、Ｃ
ＶＤ装置の反応炉内において、珪素化合物を基板上に供
給し、気相または基板表面での化学反応により前記基板
上に第１のシリコン層を形成する工程と、前記珪素化合
物を前記反応炉内から除去したのち、前記反応炉内に酸
素ガスを供給することにより、前記第１シリコン層の表
面を酸化させて酸化膜を形成する工程と、前記酸化膜上
に非晶質シリコンからなる第２のシリコン層を形成する
工程と、前記第２のシリコン層の第１領域に第１導電型
不純物を導入する工程と、前記第２のシリコン層の第２
領域に第２導電型不純物を導入する工程と、前記第２シ
リコン層を結晶化する工程と、前記第２シリコン層中の
前記第１導電型不純物および第２導電型不純物を、前記
酸化膜および前記第１シリコン層中に選択的に拡散させ
る工程を有する半導体装置の製造方法である。

【００３２】本発明において、基板としては、例えばＰ
型或いはＮ型シリコン半導体基板を挙げることができ
る。

【００３３】本発明において、前記酸素ガスを用いて前
記第１のシリコン層の表面を酸化することにより酸化膜
を形成する工程は、酸素ガスを用いて前記第１のシリコ
ン層の表面を酸化することにより、前記第１および第２
のシリコン層中の電子がダイレクトトンネリングによっ
て電気的に導通する膜厚の範囲内で、かつ前記第２のシ
リコン層を結晶化する際に、前記第１のシリコン層の結
晶性の引き継ぎを断ち切る膜厚を有する酸化膜を形成す
る工程を有するのが好ましい。

【００３４】前記酸素ガスを用いて前記第１のシリコン
層の表面を酸化することにより酸化膜を形成する工程
は、酸素ガスを用いて前記第１のシリコン層の表面を酸
化することにより、膜厚が０．５〜３ｎｍの酸化膜を形
成する工程を有するのがより好ましい。

【００３５】また、本発明においては、前記酸化膜及び
前記第１のシリコン層中に、前記第２のシリコン層中の
前記一方導電型不純物を拡散させる工程の後に、前記第
２のシリコン層上に金属シリサイドまたは金属からなる
導電層を形成する工程をさらに有するのが好ましい。

【００３６】本発明において、前記第１のシリコン層及
び酸化膜を形成する工程は、ＣＶＤ装置を用いて連続的
に行うのがより好ましい。即ち、この工程は、ＣＶＤ装
置の反応炉内に基板を設置し、該反応炉内にＳｉＨ₄，
ＳｉＨ₂Ｃｌ₂等の珪素化合物を導入し、所定の温度、
所定の圧力下で該珪素化合物を基板上または気相で化学
反応させて、該基板上に第１のシリコン層（ポリシリコ
ン層）を形成させ、珪素化合物を反応炉から除去し、し
かる後に酸素ガスを該反応炉内に導入し、所定の温度、
所定の圧力下で前記第１シリコン層の表面を酸化させる
工程を有する。

【００３７】また、この工程において、得られる酸素膜
の膜厚は、前記第１及び第２のシリコン層中の電子がダ
イレクトトンネリングによって電気的に導通する膜厚の
範囲内で、かつ前記第２のシリコン層を結晶化する際
に、前記第１のシリコン層の結晶性の引き継ぎを断ち切
る膜厚であるのが好ましい。かかる酸化膜の膜厚は、
０．５〜３ｎｍ程度であるのがより好ましい。

【００３８】本発明の半導体装置の製造方法によれば、
均一な膜厚の酸化膜を形成することができるので、従来
のＰ型不純物とＮ型不純物との相互拡散を抑制し、ま
た、ホウ素がゲート酸化膜中にも拡散し、さらに基板ま
で達することが抑制される効果をより確実に得ることが
できる。

【００３９】また、ＣＶＤ装置を用いる場合には、第１
のシリコン層の形成と、酸化膜の形成と、第２のシリコ
ン層（非晶質シリコン層）の形成を同一の反応炉内にお
いて、連続的に行うことができるので、いわゆるＤｕａ
ｌＧａｔｅ構造の高信頼性、高品質のＣＭＯＳを、簡
便、且つ歩留まりよく製造することができる。

【００４０】本発明の半導体装置の製造方法は、各種絶
縁ゲート型電界効果トランジスタの製造、特に、Ｄｕａ
ｌＧａｔｅ構造のＣＭＯＳトランジスタの製造に好ま
しく適用することができる。

【００４１】

【発明の実施の形態】次に、図面を用いながら本発明の
実施の形態を詳細に説明する。なお、以下に述べるの
は、あくまで本発明の一実施形態であり、本発明の主旨
を逸脱しない範囲で、基板の種類、第１のシリコン層、
第２のシリコン層、酸化膜及び導電層の膜厚、導電層の
材料、ＣＶＤ法による成膜条件等を自由に設計、変更す
ることができる。

【００４２】図１に示すのは、本実施形態により製造さ
れるＣＭＯＳトランジスタのゲート幅方向の構造断面図
である。図１に示すＣＭＯＳトランジスタは、ｎ型シリ
コン半導体基板１０１にＮウェル１０２及びＰウェル１
０３を有し、これらは素子分離膜１０４により区画され
ている。Ｐウェル１０３の表面部には、図示しないＮチ
ャネル領域が形成され、また、該Ｎチャネル領域上に
は、ゲート酸化膜１０５を介して、ＮｃｈＴｒが形成
されている。また、Ｎウェル１０２の表面部には、図示
しないＰチャネル領域が形成され、該Ｐチャネル領域の
上には、ゲート酸化膜１０５を介して、ＰｃｈＴｒが
形成されている。

【００４３】ＮｃｈＴｒは、Ｎ型不純物がドープされ
たポリシリコンからなる第１シリコン層１０６と、該第
１シリコン層１０６上に酸化シリコン膜１０７と、該酸
化シリコン膜１０７上に、Ｎ型不純物がドープされた大
粒径のポリシリコンからなる第２シリコン層１０８と、
該第２シリコン層１０８上に、さらにタングステンシリ
サイドからなる導電層１０９が積層されたいわゆるポリ
サイド構造を有している。

【００４４】また、ＰｃｈＴｒは、Ｐ型不純物がドー
プされたポリシリコンからなる第１シリコン層１０６
と、該第１シリコン層１０６上に酸化シリコン膜１０７
と、該酸化シリコン膜１０７上に、Ｐ型不純物がドープ
された大粒径のポリシリコンからなる第２シリコン層１
０８と、該第２シリコン層１０８上に、さらにタングス
テンシリサイドからなる導電層１０９が積層されたいわ
ゆるポリサイド構造を有している。

【００４５】さらに、これらの電極の側壁部には、それ
ぞれ側壁保護膜１１５がそれぞれ設けられ、このＣＭＯ
Ｓトランジスタは、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）構造を有している。即ち、該
側壁保護膜１１５の下部周辺領域には、図示しない配線
層と導通するようにソース・ドレイン領域１１２，１１
３が形成されている。

【００４６】このＣＭＯＳトランジスタの酸化シリコン
膜１０７は、均一な膜質及び膜厚を有し、かつ、該酸化
シリコン膜１０７の膜厚は、第１及び第２のシリコン層
中の電子がダイレクトトンネリングによって電気的に導
通する膜厚の範囲内で、かつ前記第２のシリコン層を結
晶化する際に、前記第１のシリコン層の結晶性の引き継
ぎを断ち切る膜厚、好ましくは、０．５〜３ｎｍの膜厚
を有している。

【００４７】従って、このＣＭＯＳトランジスタにおい
ては、Ｎ型不純物及びＰ型不純物が第１シリコン層、酸
化膜及び第２シリコン層に均一に拡散されており、基板
にはこれらの不純物の拡散はなく、かつ、タングステン
シリサイド層を介しての不純物の相互補償もないので、
高信頼性及び高品質なＣＭＯＳトランジスタとなってい
る。

【００４８】次に、図１に示したＣＭＯＳトランジスタ
の製造方法を説明する。先ず、図２（ａ）に示すよう
に、例えば、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉ
ｏｎｏｆＳｉｌｉｃｏｎ）法により、ｎ型シリコン
半導体基板１０１上にＮｃｈＴｒとＰｃｈＴｒを形
成する領域とを分離するフィールド酸化膜１０４を形成
する。次いで、ＮｃｈＴｒ形成領域にＰウェル１０３
を形成し、トランジスタのパンチスルー素子を目的とし
た埋め込み層を形成するためのイオン注入、Ｖｔｈ調整
のためのイオン注入等を行って、図示しないＮＭＯＳチ
ャネル領域を形成する。

【００４９】同様に、ＰｃｈＴｒを形成する領域にＮ
ウェル１０２を形成し、トランジスタのパンチスルー素
子を目的とした埋め込み層を形成するためのイオン注
入、Ｖｔｈ調整のためのイオン注入等を行って、図示し
ないＰＭＯＳチャネル領域を形成する。

【００５０】次いで、図２（ｂ）に示すように、水素と
酸素の混合ガスを用いて８５０℃で熱酸化するパイロジ
ェニック酸化を行うことによって、露出しているＮＭＯ
Ｓチャネル領域及びＰＭＯＳチャネル領域の各表面にゲ
ート酸化膜１０５を、膜厚６ｎｍ程度で形成する。

【００５１】続いて、図２（ｃ）に示すように、減圧下
における化学的気相成長法（以下、「ＬＰ−ＣＶＤ」法
という。）によって、フィールド酸化膜１０４及びゲー
ト酸化膜１０５上に、ポリシリコンからなる第１シリコ
ン層１０６を形成する。第１シリコン層１０６は、ＬＰ
−ＣＶＤ装置を用い、反応炉内に基板をセットし、炉内
にＳｉＨ₄を導入して、６２０℃程度にて、例えば膜厚
５０ｎｍで形成することができる。

【００５２】次に、図２（ｄ）に示すように、ＣＶＤ装
置の反応炉内を真空引きすることにより、ＳｉＨ₄を完
全に排出させた後、例えば、圧力２００Ｐａで炉内に酸
素ガスを１００ｍｌ／ｍｉｎの流量で１分間導入して該
第１シリコン層１０６の表面を酸素酸化することによ
り、膜厚２ｎｍ程度の酸化シリコン膜１０７を形成す
る。

【００５３】なお、本実施形態では酸化酸化等の条件を
上記のように設定したが、酸化膜１０７は、前記第１及
び第２のシリコン層中の電子がダイレクトトンネリング
によって電気的に導通する範囲内で、かつ前記第２のシ
リコン層を結晶化する際に、前記第１のシリコン層の結
晶性の引き継ぎを断ち切ることのできる膜厚、好ましく
は、０．５〜３ｎｍの膜厚で形成されればよく、例え
ば、酸素濃度、酸化温度、反応炉内の圧力等の酸素酸化
の条件は適宜設定することができる。

【００５４】その後、反応炉内の温度を５３０℃まで低
下させ、炉内にＳｉＨ₄を導入し、非晶質シリコンから
なる第２シリコン層１０８’を、膜厚５０ｎｍで形成す
る。以上のようにして得られる状態図を図３（ｅ）に示
す。

【００５５】本実施形態では、このように第１シリコン
層１０６、酸化シリコン膜１０７及び第２シリコン層１
０８の形成を、ＣＶＤ装置の同一反応炉内で連続して行
う。この一連の処理（各ステップ毎）のシーケンスを図
４に示す。図４中、縦軸は炉内温度、横軸は経過時間を
表す。

【００５６】次いで、レジスト膜１１６を成膜し、所定
のパターニングを行い、図５（ｆ）に示すように、Ｐｃ
ｈＴｒとなる領域に、レジスト膜１１６をマスクとし
て、リンイオンを、打ち込みエネルギーを１０ｋｅＶ、
ドーズ量５×１０¹⁵／ｃｍ²でイオン注入する。

【００５７】さらに、前記レジスト膜１１６を除去した
後、レジスト膜１１７を成膜し、所定のパターニングを
行い、図５（ｇ）に示すように、ＮｃｈＴｒとなる領
域に、レジスト膜１１７をマスクとして、ホウ素イオン
（ＢＦ₂ ⁺）を、打ち込みエネルギーを１０ｋｅＶ、ド
ーズ量５×１０¹⁵／ｃｍ²でイオン注入する。

【００５８】続いて、前記レジスト膜１１７を除去した
後、８００℃で１０分間固相成長のための熱処理を施
し、第２シリコン層１０８’の非晶質シリコンを、大粒
径のポリシリコンからなる第２シリコン層１０８とする
（結晶化）。このとき、酸化シリコン膜１０７は２ｎｍ
の均一な膜厚で形成されているため、第１シリコン層の
結晶性を引き継ぐことなく大粒径の結晶に成長させるこ
とができる。

【００５９】さらに、１０００℃、１０秒間のＲＴＡ
（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）
を施し、第２シリコン層１０８中の不純物（リン及び
ホウ素）を、酸化膜１０７及び第１シリコン層１０６に
熱拡散させる。このとき、酸化シリコン膜１０７の膜厚
は、２ｎｍの均一な膜厚で形成されているため、酸化シ
リコン膜１０７を介して不純物がダイレクトトンネリン
グにより第１シリコン層１０６に均一に拡散させること
ができる。

【００６０】その後図６（ｈ）に示すように、第２のシ
リコン層１０８上に、例えば、ＷＦ₆とＳｉＨ₄を用い
るＣＶＤ法により、温度３８０℃程度で、タングステン
シリサイドからなる導電層１０９を、膜厚５０ｎｍで堆
積させる。

【００６１】さらに、前記導電層１０９上に、ＳｉＨ₄
とＯ₂を用いるＣＶＤ法により、温度５２０℃程度で、
酸化シリコン膜１１４を、例えば膜厚１５０ｎｍで全面
に形成する。以上のようにして、図６（ｉ）に示すよう
な、いわゆるオフセット酸化膜付きタングステンポリサ
イド配線層を形成することができる。

【００６２】その後、リソグラフィーの技術によって、
図示しないレジスト膜を成膜し、パターニングして得た
レジスト膜をマスクにした異方性エッチングにより、酸
化シリコン膜１１９、導電層１０９、第２シリコン層１
０８、酸化シリコン膜１０７及び第１シリコン層１０６
からなるゲート電極パターンを形成する。上記異方性エ
ッチングは、酸化シリコンに対しては、フルオロカーボ
ン系のガスを用い、タングステンシリサイドに対しては
塩素と酸素の混合ガスを用いることができる。

【００６３】次に、図示しないリソグラフィーの技術を
用いてパターニングを行ったＰチャネルＭＯＳ領域を覆
うレジストマスク、及びゲート電極パターンをマスクに
用いて、ＮｃｈＴｒ形成領域のシリコン半導体基板に
砒素イオンをイオン注入する。この時のイオン注入の条
件としては、例えば、打ち込みエネルギーを２０ｋｅ
Ｖ、かつドーズ量を５×１０¹³／ｃｍ²に設定すること
ができる。以上のようにしてＮ^-不純物拡散領域１１０
を形成する。

【００６４】次いで、上記レジストマスクを除去した
後、同様に図示しないリソグラフィーの技術を用いてパ
ターニングを行ったＮチャネルＭＯＳ領域を覆うレジス
トマスク、及びゲート電極パターンをマスクに用いて、
ＰｃｈＴｒ形成領域のシリコン半導体基板にホウ素
イオン（ＢＦ₂ ⁺）をイオン注入する。この時のイオン
注入の条件としては、例えば、打ち込みエネルギーを２
０ｋｅＶ、かつドーズ量を５×１０¹³／ｃｍ²に設定す
ることができる。以上のようにしてＰ^-不純物拡散領域
１１１を形成する。その後、上記レジストマスクを除去
する。以上のようにして得られる構造を図７（ｊ）に示
す。

【００６５】次いで、ＬＰ−ＣＶＤ法を用いて、上記の
ようにして形成したゲート電極を覆うように酸化シリコ
ン膜を、例えば、膜厚１５０ｎｍで形成し、この酸化シ
リコン膜を異方性エッチングすることによって、上記ゲ
ート電極の側壁部に側壁保護膜１１５を形成する。続い
て、図示しないリソグラフィーの技術を用いてパターニ
ングを行ったＰｃｈＴｒ領域を覆うレジストマスク、
ゲート電極パターン及び側壁保護膜１１５をマスクに用
いて、ＮｃｈＴｒを形成する領域のシリコン基板に砒
素イオンをイオン注入する。このときのイオン注入の条
件としては、例えば、打ち込みエネルギーを２０ｋｅ
Ｖ、かつドーズ量を５×１０¹⁵／ｃｍ²に設定すること
ができる。以上のようにして、Ｎ型のソース・ドレイン
１１２を形成する。

【００６６】その後、上記レジストマスクを除去した
後、同様にして、図示しないリソグラフィーの技術を用
いてパターニングを行ったＮｃｈＴｒ領域を覆うレジ
ストマスク、ゲート電極パターン及び側壁保護膜１１５
をマスクに用いて、ＰｃｈＴｒを形成する領域のシリ
コン基板にホウ素イオン（ＢＦ₂ ⁺）をイオン注入す
る。このときのイオン注入の条件としては、例えば、打
ち込みエネルギーを２０ｋｅＶ、かつドーズ量を５×１
０¹⁵／ｃｍ²に設定することができる。以上のようにし
て、Ｐ型のソース・ドレイン１１３を形成する。

【００６７】その後、レジストマスクを除去して、さら
に、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａ
ｌｉｎｇ）により、１０００℃、１０秒間の熱処理を行
い、注入したＰ型及びＮ型不純物の活性化させることに
より、図１に示すＣＭＯＳトランジスタを製造すること
ができる。

【００６８】本実施形態によれば、酸素ガスを用いて第
１シリコン層１０６表面に均一な膜質及び所望の均一な
膜厚の酸化シリコン膜１０７を形成することができる。
従って、第１シリコン層１０６の結晶性を引き継ぐこと
なく大粒径な結晶に成長させることができる。また、不
純物を酸化膜を介するダイレクトトンネリングにより第
１シリコン層１０６に均一に拡散させることができる。

【００６９】また、本実施形態によれば、第１シリコン
層１０６、酸化シリコン膜１０７及び第２シリコン層１
０８の形成を、ＣＶＤ装置の同一反応炉内で連続して行
うことができる。従って、いわゆるＤｕａｌＧａｔｅ
構造のＣＭＯＳトランジスタを簡便、且つ歩留り良く製
造することが可能である。

【００７０】さらに、本実施形態で得られるＣＭＯＳト
ランジスタは、いわゆるホットエレクトロン効果が低減
されたＬＤＤ構造を有しているので、特に回路の誤動作
の少ない信頼性の高い半導体装置である。

【００７１】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、均一な膜厚及び膜質を有する酸化
膜を形成することができるので、従来のＰ型不純物とＮ
型不純物との相互拡散を抑制し、また、ホウ素がゲート
酸化膜中にも拡散し、さらに基板まで達することが抑制
される効果をより確実に得ることができる。

【００７２】また、ＣＶＤ装置を用いる場合には、第１
のシリコン層の形成と、酸化膜の形成と、第２のシリコ
ン層（非晶質シリコン層）の形成を同一反応炉内におい
て、連続的に行うことができる。従って、いわゆるＤｕ
ａｌＧａｔｅ構造の高信頼性、高品質のＣＭＯＳを、
簡便、且つ歩留まりよく製造することができる。

【図面の簡単な説明】

【図１】図１は、本発明の半導体装置の製造方法により
製造されるＤｕａｌＧａｔｅ構造のＣＭＯＳトランジ
スタのゲート幅方向の断面図である。

【図２】図２は、本発明の半導体装置の製造方法により
製造されるＤｕａｌＧａｔｅ構造のＣＭＯＳトランジ
スタの主要工程断面図である。

【図３】図３は、本発明の半導体装置の製造方法により
製造されるＤｕａｌＧａｔｅ構造のＣＭＯＳトランジ
スタの主要工程断面図である。

【図４】図４は、本発明の半導体装置の製造方法により
製造されるＤｕａｌＧａｔｅ構造のＣＭＯＳトランジ
スタの主要工程断面図である。

【図５】図５は、本発明の半導体装置の製造方法により
製造されるＤｕａｌＧａｔｅ構造のＣＭＯＳトランジ
スタの主要工程断面図である。

【図６】図６は、本発明の半導体装置の製造方法により
製造されるＤｕａｌＧａｔｅ構造のＣＭＯＳトランジ
スタの主要工程断面図である。

【図７】図７は、本発明の半導体装置の製造方法により
製造されるＤｕａｌＧａｔｅ構造のＣＭＯＳトランジ
スタの主要工程断面図である。

【図８】図８は、従来のＳｉｇｌｅＧａｔｅ構造のＣ
ＭＯＳトランジスタのゲート幅方向の断面図である。

【図９】図９は、従来のＤｕａｌＧａｔｅ構造のＣＭ
ＯＳトランジスタの製造方法の主要工程断面図である。

【図１０】図１０は、従来のＤｕａｌＧａｔｅ構造の
ＣＭＯＳトランジスタの製造方法の主要工程断面図であ
る。

【符号の説明】

１０１，２０１，３０１…シリコン半導体基板、１０
２，２０２，３０２…Ｎウェル、１０３，２０３，３０
３…Ｐウェル、１０４，２０４，３０４…素子分離膜、
１０５，２０５，３０５…ゲート酸化膜、１０６，３０
６…第１のシリコン層、１０７，１１４，２０７，２１
４，３０７，３１４…酸化膜、１０８，１０８’，３０
８…第２のシリコン層、１０９，２０９，３０９…導電
層（タングステンシリサイド層）、１１０，２１０，３
１０…Ｎ^-不純物拡散領域、１１１，２１１，３１１…
Ｐ^-不純物拡散領域、１１２，２１２，３１２…Ｎソー
ス・ドレイン領域、１１３，２１３，３１３…Ｐソース
・ドレイン領域、１１５，２１５，３１５…側壁酸化
膜、１１６，１１７，３１６…レジスト膜、２０６…導
電性シリコン層

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA01 BB01 BB28 BB37 CC05 DD43 DD66 EE03 EE06 FF14 GG09 HH04 5F048 AA07 AC03 BA01 BB05 BB06 BB07 BB08 BB13 BC06 BD04 BD05 BE03 BG12 DA25 5F058 BA20 BB04 BC02 BF04 BF23 BF29 BH15 BJ01

Claims

【特許請求の範囲】

【請求項１】基板上に、珪素化合物を用いる化学的気相
成長法（ＣＶＤ法）により第１の電極となる第１のシリ
コン層を形成する工程と、酸素ガスを用いて前記第１シリコン層の表面を酸化する
ことにより酸化膜を形成する工程と、前記酸化膜上に非晶質シリコンからなる第２の電極とな
る第２のシリコン層を形成する工程と、前記第２のシリコン層に一方導電型不純物を導入する工
程と、前記第２のシリコン層を結晶化する工程と、前記酸化膜および前記第１のシリコン層中に、前記第２
のシリコン層中の前記一方導電型不純物を拡散させる工
程を有する、半導体装置における電極の製造方法。
【請求項２】前記酸素ガスを用いて前記第１のシリコン
層の表面を酸化することにより酸化膜を形成する工程
は、酸素ガスを用いて前記第１のシリコン層の表面を酸化す
ることにより、前記第１および第２のシリコン層中の電
子がダイレクトトンネリングによって電気的に導通する
膜厚の範囲内で、かつ前記第２のシリコン層を結晶化す
る際に、前記第１のシリコン層の結晶性の引き継ぎを断
ち切る膜厚を有する酸化膜を形成する工程を有する、請求項１記載の半導体装置の製造方法。
【請求項３】前記酸素ガスを用いて前記第１のシリコン
層の表面を酸化することにより酸化膜を形成する工程
は、酸素ガスを用いて前記第１のシリコン層の表面を酸化す
ることにより、膜厚が０．５〜３ｎｍの酸化膜を形成す
る工程を有する、請求項１記載の半導体装置の製造方法。
【請求項４】前記酸化膜および前記第１のシリコン層中
に、前記第２のシリコン層中の前記一方導電型不純物を
拡散させる工程の後に、前記第２のシリコン層上に金属シリサイドまたは金属か
らなる導電層を形成する工程をさらに有する、請求項１記載の半導体装置の製造方法。
【請求項５】第１導電型不純物を含有するポリシリコン
層を有する第１導電型チャネル電界効果トランジスタの
第１のゲート電極と、第２導電型不純物を含有するポリ
シリコン層を有する第２導電型チャネル電界効果トラン
ジスタの第２のゲート電極を選択的に形成する半導体装
置の製造方法であって、基板上に、珪素化合物を用いて化学的気相成長法（ＣＶ
Ｄ法）により、第１のシリコン層を形成する工程と、酸素ガスを用いて前記第１のシリコン層の表面を酸化す
ることにより酸化膜を形成する工程と、前記酸化膜上に、非晶質シリコンからなる第２シリコン
層を形成する工程と、前記第２のシリコン層の第１領域に第１導電型不純物を
導入する工程と、前記第２のシリコン層の第２領域に第２導電型不純物を
導入する工程と、前記第２シリコン層を結晶化する工程と、前記第２シリコン層中の前記第１導電型不純物および第
２導電型不純物を、前記酸化膜および前記第１シリコン
層中に選択的に拡散させる工程を有する、半導体装置の製造方法。
【請求項６】前記酸素ガスを用いて前記第１のシリコン
層の表面を酸化することにより酸化膜を形成する工程
は、酸素ガスを用いて前記第１のシリコン層の表面を酸化す
ることにより、前記第１および第２のシリコン層中の電
子がダイレクトトンネリングによって電気的に導通する
膜厚の範囲内で、かつ前記第２のシリコン層を結晶化す
る際に、前記第１のシリコン層の結晶性の引き継ぎを断
ち切る膜厚を有する酸化膜を形成する工程を有する、請求項５記載の半導体装置の製造方法。
【請求項７】前記酸素ガスを用いて前記第１のシリコン
層の表面を酸化することにより酸化膜を形成する工程
は、酸素ガスを用いて前記第１のシリコン層の表面を酸化す
ることにより、膜厚が０．５〜３ｎｍの酸化膜を形成す
る工程を有する、請求項５記載の半導体装置の製造方法。
【請求項８】前記酸化膜および前記第１のシリコン層中
に、前記第２のシリコン層中の前記一方導電型不純物を
拡散させる工程の後に、前記第２のシリコン層上に金属シリサイドまたは金属か
らなる導電層を形成する工程をさらに有する、請求項５記載の半導体装置の製造方法。
【請求項９】第１導電型不純物を含有するポリシリコン
層を有する第１導電型チャネル電界効果トランジスタの
第１のゲート電極と、第２導電型不純物を含有するポリ
シリコン層を有する第２導電型チャネル電界効果トラン
ジスタの第２のゲート電極を選択的に形成する半導体装
置の製造方法であって、ＣＶＤ装置の反応炉内において、珪素化合物を基板上に
供給し、気相または基板表面での化学反応により前記基
板上に第１のシリコン層を形成する工程と、前記珪素化合物を前記反応炉内から除去したのち、前記
反応炉内に酸素ガスを供給することにより、前記第１の
シリコン層の表面を酸化させて酸化膜を形成する工程
と、前記酸化膜上に非晶質シリコンからなる第２のシリコン
層を形成する工程と、前記第２のシリコン層の第１領域に第１導電型不純物を
導入する工程と、前記第２のシリコン層の第２領域に第２導電型不純物を
導入する工程と、前記第２シリコン層を結晶化する工程と、前記第２シリコン層中の前記第１導電型不純物および第
２導電型不純物を、前記酸化膜および前記第１シリコン
層中に選択的に拡散させる工程を有する、半導体装置の製造方法。
【請求項１０】前記珪素化合物を前記反応炉内から除去
したのち、前記反応炉内に酸素ガスを供給することによ
り、前記第１シリコン層の表面を酸化させて酸化膜を形
成する工程は、酸素ガスを用いて前記第１のシリコン層の表面を酸化す
ることにより、前記第１および第２のシリコン層中の電
子がダイレクトトンネリングによって電気的に導通する
膜厚の範囲内で、かつ前記第２のシリコン層を結晶化す
る際に、前記第１のシリコン層の結晶性の引き継ぎを断
ち切る膜厚を有する酸化膜を形成する工程を有する、請求項９記載の半導体装置の製造方法。
【請求項１１】前記珪素化合物を前記反応炉内から除去
したのち、前記反応炉内に酸素ガスを供給することによ
り、前記第１シリコン層の表面を酸化させて酸化膜を形
成する工程は、酸素ガスを用いて前記第１のシリコン層の表面を酸化す
ることにより、膜厚が０．５〜３ｎｍの酸化膜を形成す
る工程を有する、請求項９記載の半導体装置の製造方法。
【請求項１２】前記酸化膜および前記第１のシリコン層
中に、前記第２のシリコン層中の前記一方導電型不純物
を拡散させる工程の後に、前記第２のシリコン層上に金属シリサイドまたは金属か
らなる導電層を形成する工程をさらに有する、請求項９記載の半導体装置の製造方法。