JPS5968942A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5968942A
JPS5968942A JP18040482A JP18040482A JPS5968942A JP S5968942 A JPS5968942 A JP S5968942A JP 18040482 A JP18040482 A JP 18040482A JP 18040482 A JP18040482 A JP 18040482A JP S5968942 A JPS5968942 A JP S5968942A
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film
forming
oxide film
oxidation
main surface
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JP18040482A
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Hiroji Harada
原田 「ひろ」嗣
Hiromi Sakurai
桜井 弘美
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H01ELECTRIC ELEMENTS
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    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法に係り、特に新規な素
子分離酸化膜の形成方法に関するものである。
一般に、大規模集積回路装置(LSI)の素子間分離法
として、pn接合分離法および誘電体分離法が広く用い
られており、高密度化および高速化の要求から誘電体分
離法が主流になりつつあるが、この誘電体分離法には、
以下述べるような幾つかの欠点があり、一層の高密度化
を行うとする場合には素子の微細化上および電気的特性
上に限界がある0 第1図(A)〜(E)はMO8LSIの従来の素子分離
酸化膜の形成方法の一例の主要段階の状態を示す断面図
である。
まず、第1図(A)に示すように、p形シリコン(si
)基板+1+の主面上に酸化シリコン膜(以下「酸化膜
」と呼ぶ)(2)を形成し、この酸化膜(2)の表面上
に窒化シリコン膜(以下「窒化膜」と呼ぶ)(3)を形
成する。酸化膜(21をp形S1基板fi+と窒化膜(
3)との間に介在させる理由は、p形s1基板(1)と
窒化膜(3)との機械的整合性を保っためであり、酸化
膜(2)がないと後述の酸化工程で窒化膜(3)にクラ
ックが多発することが知られているが、本質的には必要
なものではない。次いで、窒化膜(3)の表面のp形S
1基板il+の主面部のMO6LSIに用いるトランジ
スタ、ダイオード、抵抗などの回路素子を形成すべき部
分に対応する部分上にエツチングマスク用のレジスト膜
(4)を込択的に形成する。次に、第1図(B)に示す
ように、レジスト膜(4)をマスクに用いた選択エツチ
ングを窒化膜(3)および酸化膜(2)に施して、レジ
スト膜(4)の下に窒化膜(3a)およびその下敷用の
酸化膜(2a)を残すとともにp形81基板(1)の工
面の所要部分を露出させる。次いで、p形S1基板(1
)の妬出主面部に、図示矢印り方向からホウ素(13)
などのp形不純物のイオンを注入してチャネルカット領
域形成用のp+形領領域5)を形成する。このp影領域
(5)を形成するのは、後述の酸化工程において、p形
S1基板fl)の露出主面部が酸化膜に変換されてゆく
間に、この酸化膜内へp形81基板+11中のp形不純
物が拡散して出てゆくので、p形S1基板(tlのこの
酸化膜と接する部分がp形不純物の欠乏によってn形に
変化するのを防止するためである。次に、第1図(0)
に示すように、レジスト膜(4)を除去した後、第1図
(D)に示すように、耐酸化性を有する窒化膜(3a)
をマスクにした高温の酸化雰囲気中での熱処理を行い、
p形S1基板+1]の露出工面部の所贋厚さを酸化させ
て、素子分離用の酸化膜(6)を形成する。このとき、
+ p形S1基板(1)の酸化膜(6)の下の部分にp影領
域(5)のp形不純物の拡散によってp形チャネルカッ
ト領域(5a)が形成される。しかるのち、第1図(E
)に示すように、窒化膜(3a)を除去すると、この従
来例の方法の作業が終了する。
ところで、この従来例の方法では、素子分離用の酸化膜
(6)が、第1図(D)に示した酸化工程において、p
形S1基板(1)の露出主面部の81と酸化雰囲気中の
酸素との反応によって形成されるので、酸化膜(6)の
体積がp形81基板(1)の露出工面部の酸化された部
分の体積の約2倍になる。従って、酸化膜(6)の上面
とp形81基板+11の主面との間に段差ができ、この
段差の酸化膜(6)の上面側の部分〔第1図(D)に図
示イ〕およびp形81基板(+lの主面側の部分〔第1
図(D)に図示口〕はそれぞれバードヘッドおよびバー
ドビークとしてよく知られている。
このバードビーク(ロ)は、酸化膜(6)の形成時にお
いて、酸化雰囲気中の酸素が酸化膜(2a)に沿うて窒
化膜(3a)の端部の下へ供給されることと、p形S1
基板f+)の露出主面部の酸化による体積膨張によって
窒化110(3a)の端部がもち上げられることによっ
て生ずるもので、このバードビーク(ロ)の発生は避け
ることのできないものである。従って、第1図(E)に
示すように、酸化膜(6)の幅v1は第1図(C)に示
すp形81基板(1)の露出主面部の幅W、より長くな
り、p形81基板fl)の主面部の素子形成部分の幅W
′2は第1図(0)に示す窒化膜(3a)の幅W2より
短かくなる。
ここで、第1図(K)に示すように、酸化膜(6)の段
差部の幅W3とし、酸化膜(6)の厚さをTとし、かつ
酸化膜(6)のp形81基板(llの主面から上部の厚
さおよび下部の厚さをそれぞれT1およびT2とすれば
、下記の関係式が成り立つことが経験的に知られている
T1’::T2”::%T 、  T’l:W3−−−
−(工〕w、 = W、 −1−2W3”:w、 + 
2 T −−−−C1,)W2=W2−2W3≧W2−
2T −−−−C1ll)従って、p形Si基板+11
の主面部の酸化膜(6)および素子の形成に必要な部分
の幅(W、 + W2)の内の2’V/3≧2Tは不要
な部分てあり、素子を微細化して高密度化する上で重大
な障害となっている。また、後工程においてp形S1基
板+11の主面部の素子形成部分上から酸化膜(6)の
表面上にわたって形成される配線膜が酸化膜(6)の段
差部で断線不良になりやすいという欠点がある。更に、
第1図(B)の工程において形成されたチャネルカット
領域形成用のp影領域(5)のp形不純物を、第1図C
D)に示した酸化工程において、p形S1基板(1)の
酸化膜(6)のはp+形チャネルカット領域(5a)が
形成されず、素子分離効果が不十分になりやすいという
欠点もあった。
そこで、特にバイポーラLSIのような厚さの厚い酸化
膜(6)を必要とする場合には、酸化膜(6)の上面と
p形81基板+1+の工面との間の段差を小さくするた
めに従来から広く用いられている他の方法がある。
第2図GA)〜(0)は従来の素子分離酸化膜の形成方
法の他の例の主要段階の状態を示す断面図である。
図において、第1図に示した従来例の符号と同一符号は
同等部分を示す。
まず、第2図(A)に示すように、第1図(4)に示し
た従来例の工程後の状態と同様の状態に形成したのちに
、レジスト膜(4)をマスクに用いた選択エツチングを
窒化膜(3)、酸化膜(2)およびp形81基板(11
の主面部に施して、レジスト膜(4)の下に窒化膜(5
a)および酸化膜(2a)を残すとともにp形S1基板
(+1の主面部にFl′Fg深さの凹部(7)を形成す
る。
次いで、p形61基板(11の主面部の凹部(7)に面
する部分に、図示矢印り方向からp形不純物のイオンを
注入してp+形領領域5)を形成する。次に、第2図(
B)に示すように、レジスト膜(4)を除去したのちに
、窒化膜(3PL)をマスクにした高温の酸化雰囲気中
での熱処理を行い、p形61基板+11の主面部の凹部
(7)に面する部分の所要厚さを酸化させて酸化膜(6
)を形成する。このとき、p形S1基板[11の酸化膜
(6)の下の部分にp+形領領域5)のp形不純物の拡
散によってp+形チャネルカット領域(5a)が形成さ
れる。
しかるのち、第2図(0)に示すように、窒化膜(3a
)を除去すると、この従来例の方法の作業が終了する0 この従来例の方法では、酸化膜(6)がp形S1基板f
tlの主面部の凹部(7)に面する部分の酸化によって
形成されるので6酸化膜(6)の上面の浮き上がシをp
形S1基板(1)の主面と同一平面に近づけることがで
きる。しかし、第1図に示した従来例と同様に、バード
ビーク(ロ)の発生およびp+形領領域5)のp形不純
物のバードビーク(ロ)の下の部分への拡散の不十分さ
を回避することが不可能である。
この発明は、上述の欠点に鑑みてなされたもので、半導
体基板の工面部に形成される素子分離酸化膜のバードビ
ークを小さくすることができ、しかも半導体基板の工面
と素子分離酸化膜の上面とをほぼ同一平面にすることが
可能な新規な素子分離酸化膜の形成方法を提供すること
を目的とする。
第3図(A)〜(E)はこの発明の一実施例の素子分離
酸化膜の形成方法の主要段階の状態を示す断面図である
図において、第1図に示した従来例の符号と同一符号は
同等部分を示す。
まず、第3図(A)に示すように、第1図(A)に示し
た従来例の工程後の状態と同様の状態に形成したのちに
、レジスト膜(4)をマヌクに用いた選択エツチングを
窒化膜(3)および酸化膜(2)に施してレジスト膜(
4)の下に窒化膜(3a)および酸化膜(2a)を残す
とともにp形S1基板+11の下面の所要部分を露出さ
せる。次に、第3図(B)に示すように、レジスト膜(
4)を除去したのちに、p形8i基板+11の露出主面
上および開化膜(3a)の表面上にわたって膜厚t1の
多結晶S1膜(8)を形成する0なお、チャネルカット
領域形成用のp形不純物は、多結晶s1膜(8)の形成
前にp形Si基板t1)の露出主面部にイオン注入法に
よって導入しておいてもよく、マたは多結晶S1膜(8
)の形成後にこの多結晶S1膜(8)にイオン注入法も
しくは拡散法によって導入してもよい。または、p形不
純物を導入しつつ多結晶5iJliA(8)を形成して
も差支えない。次に、第3図(0)に示すように、高温
の酸化雰囲気中での熱処理を行い、多結晶S1膜(8)
の全部およびP形S1基板+I)の下面部の塗化膜(3
a)で枦われていない部分の所壁厚さを酸化させて素子
分離酸化膜形成用の酸化%j(6a)を形成する。この
とき、窒化膜(3a)の表面」二に酸化N(6a)の一
部が形成されたのちにp形S1基板(1)の主面部が酸
化されるので、p形Si基板mの土面部の酸化時に酸化
膜(6a)の窒化膜(3a)の上の部分によって窒化膜
(3a)の端部のもち上がりを防止することかでき、バ
ードヘッドがなくなり、バードビークが小さくなる。こ
のバードビークが/」−さくなることから、p形81基
板il+の工面部または多結晶S1膜(8)に導入され
ているチャネルカット領域形成用のp形不純物の拡散に
よってp形S1基板f1+の酸化膜(6a)と接する部
分の全面部にp形チャネルカット領域(5a)が形成さ
れる。
酸化膜(6a)の窒化膜(3a)上の部分の厚さt2は
、この部分に対応する膜厚t1の多結晶S1膜(7)の
部分が酸化して体積膨張したものであるから、約2t、
になる。一方、酸化膜(6a)のp形S1基板(1)の
主面部の窒化膜(3a)でQわれでいない部分での厚さ
t3は、p形S1基板+11の主面部の酸化された部分
の丹さをt4とすると、 t3= 2 (t1+ t4) = t24−2t4−
−−([V、:1となる。よって、酸化膜(6a)のp
形S1基板(1)の」二面部の窒化膜(3a)で覆われ
ていない部分の上の部分の表面と覆われている部分の上
の部分の表面との間の段差t5は、窒化膜(鵠)および
酸化膜(2a)の厚さが通常極めて薄いのでこれらの厚
さを無視すると、 t5= ta −(t4+t2) = t4−−−−−
〔Dとなる。
次に、第3図(D)に示すように、酸化膜(6a)にエ
ツチング処理企施して窒化膜(3a)の端面が露出する
ようにする。このとき、4化膜(3a)がエツチングス
トッパーとして作用するので、エツチング時間を過当に
s+r!I’Hすることによって酸化膜(6a)のエツ
チングによって形成された面と窒化膜(3a)の下面と
を「1」一平面にすることができる。よって、p形S1
基板(1+の下面部の窒化v(3a)でαtわれでいな
い部分に、バードヘッドのない、ノクードビークの小さ
い、しかもp形S1基板+11の主面とほぼ同一平面の
上面を有する素子分肉1(酸化膜(6b)が形成される
。[7かるのち、第3図(E)に示すように、窒化11
Q (3a)を除去すると、この実施例の方法の作業か
終了する。
このように、この実施例の方法では、ノく一ドビークが
小さいので、p形81基板(1)の主面部p酸化膜(6
b)および素子の形成に必要な部分の幅は、第3図(A
)に示すp形S1基板(1)の露出ヨ三面部の幅W1と
窒化膜(3a)の幅W2との和にほぼ等しくなり、素子
の機側化を図り、高密度化する」二で極めて効果がある
。址だ、バードヘッドがなく、p形S1基板+1)の主
面、l!:酸化膜(6b)の上面とがほぼ同一平面であ
るので、抜工qJ5iにおいてp形S1基板fl)の主
面部の素子形成部分上から酸化膜(6b)の表面上にわ
たって形成される配線膜の断線不良をなくすことができ
る。更に、p形S1基板(11の酸化膜(6b)と接す
る1X13分の全面部にp+形チャネルカット領域(5
a)が形成されているので、素子分離効果をよくするこ
とかで5る。
第4図(A)〜(E)はこの発明の他の実施例の素子分
離酸化膜の形成方法の主要段階の状態を示す断面図であ
る。
この実施例の方法は第2図に示した従来例の方法に対1
7モするものである。
図に」・いて、第1図ないし第3図に示した符号と同一
符号は同等部分を示す。
1ず、第4図(A)に示すように、第1図(A)に示し
た従来例の工程後の状態と同様の状態に形成したのちに
、レジスト膜(4)をマスクに用いた選択エツチングを
窒化膜(3a、)、酸化膜(2a)およびp形Si基板
(1)のオニ面部に施して、レジスト膜(4)の下に窒
化膜(3a)および酸化膜(2a)を残すとともにp形
5tJHI板(1)の主面部に深さt6の凹部(7)を
形成する。
次に、第40図(B)に示すように、レジスト膜(4)
を除去したのちに、p形Si基板(1)の主面部の四部
(7)に面する部分−ヒから窒化膜(3a)の表面上に
わたつ   −て膜厚t1の多結晶S1膜(8)を形成
する。なお、チャネルカット領域形成用のp形不純物は
、第3図に示した実71+i例ど同様に、p形61基板
(1)の主面部の凹部(7)に面する部分に尋人してお
くか、寸たけ多結晶5iiB(81に尋人する。次に、
第4図(0)に示すように、高温の酸化雰囲気中での熱
処理を行い、多結晶S1膜(8)の全部およびp形S1
基板(1)の主面部の窒化膜(3a)で覆われていない
凹部(7)に面する部分の所要厚さを酸化させて素子分
離酸化膜形成用の酸化膜(68)を形成する。このとき
、第3図に示した実施例と同様に、酸化膜(6a)の餠
化膜(3a)の端部の下の部分のバードビークが小さく
なり、p形S1基板(1)の酸化膜(6a、)と接する
部分の全面部にp+形ナヤネルカット領域(5a)が形
成される。
この工程で形成された酸化膜(6a)のp形s1基板(
1)の主面部の窒化膜(3a)で覆われていない部分の
厚さをt3とし、酸化膜(6a)のp形s1基板Hの王
1mから下の部分の厚さをt4とすると、次式%式% ) ( ′チた、酸化膜(6a)のp形s1基板(1)の主面部
の窒化膜(3a)で伎われている部分の上の部分の表面
と短われていない部分の上の部分の表面との間の段差S
は、窒化膜(3a)および酸化膜(2a)の厚さを黒祝
すると、次式で表わされる。
5=(t2+t4)−t3 = 2t6− t4−−−一−−−−” (VD上nQ
 11膜1式から判るように、t6 ”= t4/2に
なるように設定しておけばS=Oとなり、酸化膜(6a
)の上面は段差のない平坦な面になる。
以後の第4図(DJおよび(E)に示す工程は、第3図
に示した実施例の第3図(D)および(E)の工程と同
様の工程であるので、その説明は省略する。
この実施例の方法でも、第3図に示した実施例と同様の
効果がある。
なお、第3図および第4図に示した各実施例では、多結
晶81膜(8)をp形81基板+1)の主面部に直接接
して形成したが、必ずしもこれはp形s1基板(1)の
主面部に直接接して形成する必要はなく、下敷酸化膜を
介して形成しtもよい。また、上記各実施例では、窒化
膜(3a)を用いたが、必ずしもこれは窒化膜に限定す
る必要がなく、酸化アルミニウム膜、氷化アルミニウム
膜などのその他の制酸化性膜を用いてもよい。捷だ、上
記各実施例では、多結晶S1膜(81を用いたが、必ず
しもこれは多結晶S1膜に限定する必要がなく、非晶質
シリコン膜、アルミニウム膜などのその他の酸化可能膜
を用いてもよい。更に、上記各実施例では、p形S1基
板+1+を用いる場合について述べたが、この発明はこ
れに限らず、n形81基叛、化合物半導体基板などのそ
の他の半導体基板を用いる場合にも適用することができ
る。
以上、説明したように、この発明によれば、半導体基板
の主面部に形成される素子分離酸化膜のバードビークを
小さくすることができ、しかも半導体基板の主面と素子
分離酸化膜の上面とをほぼ同一平面にすることができる
ので、半導体基板の主面部の素子分離酸化膜および素子
の形成部分におけるバードビークによる不要部分が小さ
くなり、素子の微細化を図り半導体装置の高密度化する
上で極め゛CC未来ある。また、半導体基板の主面部の
素子形成部分上から素子分離酸化膜の表面上にわたって
形成される配線膜の断線不良をなくすことができる。
【図面の簡単な説明】
第1図(A)〜(Fj)は従来の素子分離酸化膜の形成
方法の一例の主要段階の状態を示す断面図、第2図(A
)〜(C)は従来の素子分離酸化膜の形成方法の他の例
の主要段階の状態を示す断面図、第3図(A)〜(B)
はこの発明の一実施例の素子分離酸化膜の形成方法の主
要段階の状態を示す断面図、第4図(A)〜(B)はこ
の発明の他の笑施例の素子分離酸化膜の形成方法の主要
段階の状態を示す断面図である。 図において、il)はp形B1基板(半導体基板)、(
2a)は酸化膜(下敷酸化膜)、(3a)は窒化膜(耐
酸化性膜)、(6a)は素子分離酸化膜形成用酸化膜、
(6b)は素子分離酸化膜、(7)け凹部、(8)は多
結晶S1膜(酸化可能膜)でるる。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人   脇 野 侶 −(外1名)第1図 第2図

Claims (1)

  1. 【特許請求の範囲】 ill  半導体基板の主面部の素子形成部分上に下敷
    酸化膜を介してまたは介さずに耐酸化性膜を選択的に形
    成する第1の工程、上記半導体基板の主面部の上記耐酸
    化性膜で覆われていない部分にそのままかまたは所要深
    さの凹部を形成して上記半酸化可能膜を形成する第2の
    工程、酸化雰囲気中での熱処理によって上記酸化可能膜
    の全部および上記半導体基板の工面部の上記耐酸化性膜
    で覆われていない部分の所要厚さを酸化させて素子分離
    酸化膜形成用酸化膜を形成する第3の工程、並びに上記
    耐酸化性膜の端面が露出するまで上記素子分離酸化膜形
    成用酸化膜にエツチング処理を施すことによって上記半
    導体基板の主面部の上記耐酸化性膜で覆われていない部
    分に素子分離酸化膜を形成する第4の工程を備えた半導
    体装置の製造方法。 (2)半導体基板の主面部の素子形成部分上に下敷酸化
    膜を介してまたは介さずに耐酸化性膜を選択的に形成す
    る第1の工程、上記半導体基板の工面部の上記耐酸化性
    膜で+Jlわれでいない部分にそのままかまたは所要深
    さの凹部を形成してチャネルカット領域形成用の不純物
    を導入する第2の工程、上記半導体基板の主面の上記耐
    酸化性膜で横われていない部分上と上記耐酸化性膜の表
    面上とにわたって酸化可能膜を形成する第3の工程、酸
    化雰囲気中での熱処理によって上記酸化可能膜の全部お
    よび上記半導体基板の主面部の上記耐酸化性膜でf<t
    われでいない部分のル[要厚さを酸化させて素子分離酸
    化膜形成用酸化膜を形成する第4の工程、並びに、上i
    ff耐酸化性膜の端面が露出する寸で上記素子分離酸化
    膜形成用酸化膜にエツチング処理を施すことによって上
    記半導体基板の工面部の上記耐酸化性膜で覆われていな
    い部分に素子分離酸化膜を形成する第5の工程を備えた
    半導体装置の製造方法。 (3)半導体基板の主面部の素子形成部分上に下敷酸化
    膜を介してまたは介さずに耐酸化性膜を選択的に形成す
    る第1の工程、上記半導体基板の主面部の上記耐酸化性
    膜で覆われていない部分にその一1ニー!l:かまたは
    所要深さの凹部を形成して上記半導体基板の主面部の上
    記耐酸化性膜で覆われていない部分上と上記耐酸化性膜
    の表面上とにわたって酸化可能膜を形成する第2の工程
    、上記酸化可能膜にチャネルカット領域形成用の不純物
    を導入する第3の工程、酸化雰囲気中での熱処理によっ
    て上記酸化可能膜の全部および上記半導体基板の主面部
    の上記制酸化性膜で覆われていない部分の所要厚さを酸
    化させて素子分離酸化膜形成用酸化膜を形成する第4の
    工程、並びに上記耐酸化性膜の端面が露出するまで上記
    素子分離酸化膜形成用酸化膜にエツチング処理を施すこ
    とによって上記半導体基板の主面部の上記耐酸化性膜で
    覆われていない部分に素子分離酸化膜を形成する第5の
    工程を備えた半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61268038A (ja) * 1985-05-22 1986-11-27 Mitsubishi Electric Corp 半導体装置の製造方法

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Publication number Priority date Publication date Assignee Title
JPS5753959A (ja) * 1980-09-16 1982-03-31 Matsushita Electronics Corp Sentakusankamakunokeiseihoho

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