JPH0897417A

JPH0897417A - 半導体装置およびその製造方法

Info

Publication number: JPH0897417A
Application number: JP23121294A
Authority: JP
Inventors: Takaaki Miyamoto; 孝章宮本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-09-27
Filing date: 1994-09-27
Publication date: 1996-04-12

Abstract

(57)【要約】【構成】Ｓｉ基板１上にゲート絶縁膜３を介してｎ⁺
型ポリシリコンよりなるゲート電極４、サイドウォール
５が設けられ、上記Ｓｉ基板１の表層部にＢが導入され
てなるソース／ドレイン領域６が形成されたＭＯＳ−Ｆ
ＥＴにおいて、上記ソース／ドレイン領域６表面と上記
ゲート電極４表面には、それぞれ、ＴｉＳｉ_x膜９、Ｔ
ｉＢ₂膜８がこの順に設けられている。なお、このＴｉ
Ｓｉ_x膜９は、ウェハ全面に亘ってＴｉ膜７、ＴｉＢ₂
膜８を連続成膜した後、アニールによりシリコン露出面
に接するＴｉ膜のみをシリサイド化して形成される。【効果】Ｔｉ膜７の酸化が防止され、十分なシリサイ
ド化が行えると共に、製造工程中もその後も、ソース／
ドレイン領域６からのＢの外向拡散が防止されるため、
該ソース／ドレイン領域６表層部の不純物濃度が設定値
に維持され、コンタクトのオーミック性を確保できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリコン基板中の不純
物拡散領域に対するコンタクト抵抗を低減させるため
に、該不純物拡散領域表面に高融点金属シリサイド膜を
形成した半導体装置に関し、特に、ＭＩＳ型電界効果ト
ランジスタにおいて、ソース／ドレイン領域表層部の低
抵抗化を設計どおりに図るような構造に関する。また、
本発明は、このようなトランジスタを実現可能な半導体
装置の製造方法に関する。

【０００２】

【従来の技術】半導体集積回路のさらなる高集積化に伴
い、ロジック系デバイスでは、低電圧下での動作の高速
化を実現するために、ＭＩＳ型電界効果トランジスタの
構成材料の低抵抗化や低容量化が図られている。

【０００３】こうした流れの中で、不純物拡散領域（ソ
ース／ドレイン領域）とゲート電極との表面を同時に自
己整合的にシリサイド化して低抵抗化する技術が注目さ
れている。この技術は、サリサイド（ＳＡＬＩＣＩＤ
Ｅ：Self-Aligned Silicide ）技術と呼ばれ、ウェハ上
に高融点金属膜を成膜して熱処理を行うと、該ウェハの
シリコン露出面に接する領域に成膜された高融点金属膜
のみが自己整合的に高融点金属シリサイド膜に変化する
ことを利用したものである。なお、ソース／ドレイン領
域表面のみのシリサイド化も行われている。

【０００４】ここで用いられる高融点金属膜としては、
チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜、ニッケル（Ｎ
ｉ）膜、ジルコニウム（Ｚｒ）膜等が挙げられるが、い
ずれも酸化されやすい。特に、シリコン酸化物よりも安
定な酸化物を形成するＴｉ膜、Ｃｏ膜、Ｚｒ膜において
は、その表面が酸化されてしまうと、実効的な膜厚が減
少して、シリコン露出面上に形成された自然酸化膜を還
元できず、シリサイド化反応が起こらないことがある。
また、Ｎｉ膜においては、その表面が酸化されると、逆
に、過剰なシリサイド化反応が進み、ソース／ドレイン
領域における接合が破壊されるという問題が生じてしま
う。

【０００５】上述のような酸化に伴う問題を解決する方
法としては、上記高融点金属膜を成膜したら、続けて直
ちに窒化チタン（ＴｉＮ）膜を成膜し、高融点金属膜表
面の酸化を防止することが提案されている。

【０００６】

【発明が解決しようとする課題】しかしながら、ソース
／ドレイン領域表面を高融点金属シリサイド化したＭＩ
Ｓ型電界効果トランジスタの製造工程においては、上述
した酸化に伴う問題のみならず、シリサイド形成時の高
温プロセスにて、ソース／ドレイン領域に導入された不
純物が外向拡散してしまうという問題も抱えている。特
に、ソース／ドレイン領域が硼素（Ｂ）が導入されたｐ
型拡散層である場合、このＢがソース／ドレイン領域の
上層に設けられている高融点金属シリサイド膜中に拡散
し、ソース／ドレイン領域表層部における不純物濃度が
低下してしまう。

【０００７】特に、上記ソース／ドレイン領域表面にＴ
ｉ膜を成膜し、これをシリサイド化する場合には、Ｔｉ
とＢとが反応しやすいことから、Ｔｉ膜が該ソース／ド
レイン領域に導入されたＢを吸い上げ、ソース／ドレイ
ン領域表層部における不純物濃度の低下が著しい。

【０００８】そして、このように製造工程において、ソ
ース／ドレイン領域表層部の不純物濃度の低下が起これ
ば、製造されたＭＩＳ型電界効果トランジスタにおい
て、該ソース／ドレイン領域表層部の不純物濃度が設計
値からずれ、コンタクトのオーミック性が失われてしま
う。即ち、ショットキー・コンタクトに近くなり、電気
特性が大幅に劣化してしまう。

【０００９】そこで本発明は、かかる従来の実情に鑑み
て提案されたものであり、不純物拡散領域表層部の不純
物濃度が設計値どおりに維持され、コンタクトのオーミ
ック性が維持された半導体装置を提供することを目的と
する。また、このような半導体装置を製造するため、製
造工程中に、該不純物の外向拡散を起こさせない半導体
装置の製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明者等は、上述の目
的を達成せんものと鋭意検討を重ねた結果、高融点金属
硼化物膜が、不純物拡散領域からの不純物の外向拡散を
防止する効果を有することを見い出した。

【００１１】即ち、本発明に係る半導体装置は、シリコ
ン基板表層部に選択的に形成された不純物拡散領域を有
し、該不純物拡散領域表面には、高融点金属シリサイド
膜、高融点金属硼化物膜がこの順に自己整合的に形成さ
れたものである。

【００１２】このように、不純物拡散領域表面に高融点
金属シリサイド膜を設けると、コンタクト抵抗を低減で
きるが、本発明においてはさらに該高融点金属シリサイ
ド膜上に高融点金属硼化物膜を設け、これにより、不純
物拡散領域からの不純物の外向拡散をブロックする。特
に、不純物拡散領域に導入された不純物が硼素（Ｂ）で
ある場合に、不純物拡散領域からの不純物の外向拡散を
防止する効果が高い。

【００１３】上述の半導体装置を製造するには、シリコ
ン基板表層部に不純物を選択的に導入して不純物拡散領
域を形成したら、少なくとも該不純物拡散領域の表面
に、高融点金属膜および高融点金属硼化物膜を続けて成
膜してから、熱処理によって、該不純物拡散領域上の高
融点金属膜を自己整合的にシリサイド化すればよい。

【００１４】ところで、前記不純物拡散領域は、前記シ
リコン基板上にゲート絶縁膜を介して形成されたゲート
電極に対して自己整合的に形成され、ＭＩＳ型電界効果
トランジスタのソース／ドレイン領域を構成するもので
あって好適である。

【００１５】この場合、ゲート電極がシリコン系材料よ
り構成され、該ゲート電極上にも高融点金属シリサイド
膜が設けられれば、ゲート電極のシート抵抗を下げ、信
号遅延の少ない高速ＭＩＳ型電界効果トランジスタとな
る。

【００１６】そして、このようなＭＩＳ型電界効果トラ
ンジスタを製造するには、先ず、シリコン系材料よりな
るゲート電極をマスクとして不純物の導入を行ってソー
ス／ドレイン領域を形成した後、ソース／ドレイン領域
上のみならずゲート電極上にも前記高融点金属膜および
前記高融点金属硼化物膜を続けて成膜し、熱処理すれば
よい。これによって、シリコン露出面に接する領域上の
高融点金属膜のみがシリサイド化するため、不純物拡散
領域とゲート電極の表面のみに高融点金属シリサイド膜
を生成させることができる。

【００１７】但し、上記高融点金属膜のシリサイド化に
際しては、ゲート電極を構成するシリコン系材料層や不
純物拡散領域がすべて高融点金属膜と反応してしまうこ
とがないように、該高融点金属膜の膜厚や熱処理条件が
適正化されていることが必要である。

【００１８】なお、サイドウォール上や素子分離領域上
にシリサイド化せずに残った高融点金属膜は、例えば、
アンモニア／過酸化水素水混合液あるいは塩酸／過酸化
水素水混合液によってエッチング除去する。これによ
り、該未反応の高融点金属膜上の高融点金属硼化物膜も
同時に除去され、不純物拡散領域上とゲート電極上にの
み高融点金属シリサイド膜および高融点金属硼化膜が残
ることとなる。

【００１９】ところで、前記高融点金属膜としては、Ｔ
ｉ膜、Ｃｏ膜、Ｎｉ膜、Ｚｒ膜のいずれかを成膜して好
適である。即ち、不純物拡散領域やゲート電極といった
シリコン露出面と接する領域では、チタンシリサイド
（ＴｉＳｉ_x）膜、コバルトシリサイド（ＣｏＳｉ_x）
膜、ニッケルシリサイド（ＮｉＳｉ_x）膜、ジルコニウ
ムシリサイド（ＺｒＳｉ_x）膜より選ばれるいずれかが
形成されて好適である。

【００２０】一方、前記高融点金属硼化物膜としては、
硼化チタン（ＴｉＢ₂）膜を成膜して好適である。

【００２１】上記高融点金属膜や高融点金属硼化物膜の
成膜には、ＲＦマグネトロン方式，ＤＣマグネトロン方
式，対向ターゲット方式等のスパッタ法を適用して好適
である。また、連続成膜が容易で、カバレージにも優れ
る化学的気相成長（ＣＶＤ）法を適用してもよく、平行
平板型プラズマＣＶＤの他、低圧力下で高密度のプラズ
マを発生できる有磁場マイクロ波プラズマＣＶＤ（ＥＣ
Ｒ−ＣＶＤ）、誘導結合プラズマＣＶＤ、ヘリコン波プ
ラズマＣＶＤ、ＴＣＰ−ＣＶＤ等が適用可能である。

【００２２】

【作用】本発明に係る半導体装置においては、ＴｉＢ₂
膜に代表される高融点金属硼化物膜が、不純物拡散領域
からのＢに代表される不純物の外向拡散をブロックして
いる。これは、高融点金属硼化物膜自身がＢを固溶限界
まで含んでいて、これ以上のＢ等の不純物と反応でき
ず、不純物の吸い上げを起こさないからである。

【００２３】このため、高融点金属硼化物膜が設けられ
た半導体装置においては、不純物拡散領域表層部におけ
る不純物濃度が設計値どおりに維持され、コンタクトの
オーミック性が確保できる。また、この特性が経時変化
する心配もない。

【００２４】上述の半導体装置を製造するに際しては、
高融点金属膜成膜後、続けて直ちに高融点金属硼化物膜
を成膜しておくことにより、その後の熱処理等の工程で
不純物の外向拡散が起こるのを防止できるため、不純物
拡散領域表層部の不純物濃度を低下させずに済む。

【００２５】なお、高融点金属膜成膜後、続けて高融点
金属硼化物膜を成膜すれば、高融点金属膜の酸化も防止
でき、その後のシリサイド化の精度と再現性を向上させ
ることもできる。

【００２６】本発明をＭＩＳ型電界効果トランジスタに
適用する場合、ゲート電極をシリコン系材料より構成す
れば、該ゲート電極上に成膜された高融点金属膜も熱処
理によりシリサイド化される。このため、ソース／ドレ
イン領域表面とゲート電極表面の高融点金属シリサイド
膜は、同時に自己整合的に形成でき、ゲート電極および
ソース／ドレイン領域のシート抵抗を同時に下げ、信号
遅延の少ない高速ＭＩＳ型電界効果トランジスタを構成
することができる。

【００２７】

【実施例】以下、本発明を適用した具体的な実施例につ
いて、図面を参照しながら説明する。

【００２８】実施例１本実施例は、ＭＯＳ型電界効果トランジスタ（以下、Ｍ
ＯＳ−ＦＥＴとする。）に対して本発明を適用したもの
であり、ソース／ドレイン領域およびゲート電極表面に
ＴｉＳｉ_x膜、ＴｉＢ₂膜がこの順に設けられた構造を
有するものである。

【００２９】このＭＯＳ−ＦＥＴは、図１に示されるよ
うに、素子分離領域２およびゲート酸化膜３が形成され
たＳｉ基板１上にて、ｎ⁺型ポリシリコンよりなるゲー
ト電極４が形成されてなるものである。なお、該ゲート
電極４の側壁面にはサイドウォール５が設けられ、上記
Ｓｉ基板１の表層部には、いわゆるＬＤＤ（Light-Dope
d Drain ）構造を有するソース／ドレイン領域６が形成
されている。なお、該ソース／ドレイン領域６にはｐ型
不純物であるＢが導入されている。

【００３０】そして、上記ソース／ドレイン領域６表面
と上記ゲート電極４表面には、それぞれ、ＴｉＳｉ_x膜
９、ＴｉＢ₂膜８がこの順に設けられている。

【００３１】また、図示しないが、実際には、上記ウェ
ハ上に、層間絶縁膜を介してゲート電極４表面のＴｉＳ
ｉ_x膜９およびソース／ドレイン領域６表面のＴｉＳｉ
_x膜９に電気的に接続する上層配線が設けられて、ＭＯ
Ｓ−ＦＥＴが構成される。

【００３２】ここで、本実施例のＭＯＳ−ＦＥＴの特性
評価を行うため、ＴｉＢ₂膜８が設けられていない以外
は同様の構成を有するＭＯＳ−ＦＥＴ（比較例１のＭＯ
Ｓ−ＦＥＴとする。）を用意し、該比較例１のＭＯＳ−
ＦＥＴと本実施例のＭＯＳ−ＦＥＴについて、二次イオ
ン質量分析法（Secondary Ion Mass Spectroscopy ：Ｓ
ＩＭＳ）により、ソース／ドレイン領域６およびその上
層におけるＢの濃度分布を分析した。この結果、本実施
例のＭＯＳ−ＦＥＴについては図５に示すようなプロフ
ァイルが得られ、比較例１のＭＯＳ−ＦＥＴについては
図６に示すようなプロファイルが得られた。なお、図
５、図６は縦軸、横軸とも目盛については省略されてい
るが、両図のスケーリングは等しいものである。

【００３３】図５、図６より、本実施例のＭＯＳ−ＦＥ
Ｔでは、ソース／ドレイン領域６の表層部にてＢの濃度
が最も高くなっているが、比較例１のＭＯＳ−ＦＥＴで
は、ＴｉＳｉ_x膜９におけるＢの濃度が最も高く、ソー
ス／ドレイン領域６表層部のＢの濃度が低下してしまっ
ていることがわかる。

【００３４】また、電気特性について調べたところ、本
実施例のＭＯＳ−ＦＥＴでは、コンタクトのオーミック
性が確保されているが、比較例１のＭＯＳ−ＦＥＴで
は、オーミック性が損なわれて、ショットキー・コンタ
クトに近くなっていた。

【００３５】これより、ＴｉＢ₂膜８が設けられたＭＯ
Ｓ−ＦＥＴは、ソース／ドレイン領域６からのＢの外向
拡散が防止され、電気特性が向上することがわかった。

【００３６】さらに、本実施例のＭＯＳ−ＦＥＴは、ゲ
ート電極４表面およびソース／ドレイン領域６表面にＴ
ｉＳｉ_x膜９が設けられていないトランジスタに比し
て、低抵抗化が図られているため、動作も高速化されて
いた。

【００３７】実施例２実施例１にて示されたＭＯＳ−ＦＥＴは、下記のように
して製造することができる。以下、図２〜図４を用いて
製造プロセスについて説明する。

【００３８】先ず、図２に示されるように、素子分離領
域２、ゲート酸化膜３が形成されたＳｉ基板１上に、ポ
リシリコンよりなるゲート電極４、酸化シリコンよりな
るサイドウォール５を形成し、該Ｓｉ基板１の表層部に
不純物が導入されてなるソース／ドレイン領域６を形成
した。

【００３９】具体的には、素子分離領域２、ゲート酸化
膜３が形成されたＳｉ基板１上にて、原料ガスとしてＳ
ｉＨ₄、ＰＨ₃を用い、５５０℃にてＣＶＤを行って、
ｎ⁺型のポリシリコン層を７０ｎｍなる膜厚に成膜し
た。そして、該ポリシリコン層上にゲート電極形状のフ
ォトレジスト・パターンを形成した後、これをマスクと
して上記ポリシリコン層に対する反応性イオンエッチン
グ（ＲＩＥ）を行って、ゲート電極４を形成した。その
後、該ゲート電極４をマスクとして、Ｓｉ基板１に対し
て、イオン加速エネルギー２０ｋｅＶ、ドース量６×１
０¹²個／ｃｍ²なる条件にてＢＦ₂ ⁺イオンを注入する
ことにより、低濃度のＢが導入された拡散領域を形成し
た。

【００４０】続いて、ウェハ全面に亘って、ＣＶＤによ
りＳｉＯ₂層を１５０ｎｍ成膜した後、これをエッチバ
ックすることにより、ゲート電極４の側壁面を被覆する
サイドウォール５を形成した。そして、該サイドウォー
ル５をマスクとして、Ｓｉ基板に対して、イオン加速エ
ネルギー２０ｋｅＶ、ドース量３×１０¹⁵個／ｃｍ²な
る条件にてＢＦ₂ ⁺イオンを注入することにより、高濃
度のＢが導入された拡散領域を形成した。その後、１０
５０℃にて１０秒間、ラピット・サーマル・アニール
（ＲＴＡ）を行って、注入した不純物を活性化および拡
散させることによって、ソース／ドレイン領域６を形成
した。

【００４１】次に、上述のウェハに対して、図３に示さ
れるように、Ｔｉ膜７およびＴｉＢ₂膜８の成膜を行っ
た。

【００４２】具体的には、上述の処理がなされたウェハ
を希フッ酸洗浄した後、ＥＣＲプラズマＣＶＤ装置を用
い、ウェハ全面に亘って、下記の成膜条件にてＴｉ膜
７、ＴｉＢ₂膜８を連続成膜した。

【００４３】Ｔｉ膜７の成膜条件導入ガス：ＴｉＣｌ₄ １０〜２０ｓｃｃｍＨ₂ ２６〜１００ｓｃｃｍＡｒ１７０ｓｃｃｍウェハ温度：４２０℃ 圧力：０．２５Ｐａ投入電力：２．８ｋＷＴｉＢ₂膜８の成膜条件導入ガス：ＴｉＣｌ₄ １０〜２０ｓｃｃｍＨ₂ ２６〜１００ｓｃｃｍＢ₂Ｈ₆ ５〜５０ｓｃｃｍＡｒ１７０ｓｃｃｍウェハ温度：４２０℃ 圧力：０．２５Ｐａ投入電力：２．８ｋＷなお、Ｔｉ膜７は２〜１０ｎｍなる膜厚に、ＴｉＢ₂膜
８は１０〜３０ｎｍなる膜厚とした。

【００４４】続いて、このウェハに対して熱処理を施す
ことにより、図４に示されるように、ＴｉＳｉ_x膜９を
生成させた。

【００４５】具体的には、上述の処理がなされたウェハ
に対して窒素雰囲気下にて６００℃で６０秒間、ＲＴＡ
によるアニールを行うことによって、シリコン露出面に
接する領域のＴｉ膜７、即ち、ソース／ドレイン領域６
表面およびゲート電極４表面のＴｉ膜７をシリサイド化
して、ＴｉＳｉ_x膜９を生成させた。

【００４６】なお、このアニール前にも、多少のシリサ
イド化は起こっていたと思われるが、このアニールによ
り十分なシリサイド化が行われた。

【００４７】その後、未反応のＴｉ膜７およびその上層
のＴｉＢ₂膜８を除去し、再びアニールを行って、図１
に示されるＭＯＳ−ＦＥＴを完成した。

【００４８】具体的には、アンモニア／過酸化水素水混
合液あるいは塩酸／過酸化水素水混合液中にウェハを１
０分間浸し、未反応のＴｉ膜７を溶解することによっ
て、該未反応のＴｉ膜７とその上層のＴｉＢ₂膜８を除
去し、次いで、このウェハに対してＡｒ雰囲気下にて８
００℃で６０秒間、ＲＴＡによるアニールを行った。な
お、このアニールによって、既に形成されていたＴｉＳ
ｉ_x膜９が、さらに安定なＣ５４構造のものに相転移し
た。

【００４９】ここで、上述のようにして製造されたＭＯ
Ｓ−ＦＥＴについて、Ｔｉ膜７のシリサイド化のための
アニールや、相転移のためのアニールによって、ソース
／ドレイン領域６からＢの外向拡散が起こったか否かを
調べた。

【００５０】具体的には、Ｔｉ膜７およびＴｉＢ₂膜８
を成膜した直後のウェハについて、ソース／ドレイン領
域６およびその上層におけるＢの濃度分布を調べ（プロ
ファイルを図７に示す。）、これを図５に示された完成
後のウェハにおけるプロファイルと比較した。なお、図
５と図７とは、等しいスケーリングにて示されている。
この結果、両者ともに、Ｂの濃度の最も高い深さ位置は
ソース／ドレイン領域６の表層部であり、その濃度はほ
とんど変化しなかったことがわかった。

【００５１】また、比較例１のＭＯＳ−ＦＥＴを製造す
るプロセスにおいても、アニールによってＢの外向拡散
が起こるか否かを調べた。即ち、図８に示されるＴｉ膜
７の成膜直後のウェハにおけるＢの濃度分布と、図６に
示された完成後のウェハにおけるＢの濃度分布とを比較
した。なお、図６と図８とは、等しいスケーリングにて
示されている。この結果、Ｔｉ膜７の成膜直後、Ｂの濃
度の最も高い深さ位置はソース／ドレイン領域６の表層
部にあったが、完成後、Ｂの濃度の最も高い深さ位置は
ＴｉＳｉ_x膜９中に移動しており、ソース／ドレイン領
域６表層部のＢの濃度が低下してしまっていることがわ
かった。これは、アニールにより、Ｂの外向拡散が起こ
ってしまっていることを示している。

【００５２】以上の結果より、本実施例のようにＴｉ膜
７上にＴｉＢ₂膜８を連続して成膜しておくことによ
り、ソース／ドレイン領域６からの不純物の外向拡散を
防止できることがわかった。

【００５３】以上、本発明を適用した具体例について説
明したが、本発明は上述の実施例に限定されるものでは
なく、種々の変形変更が可能である。例えば、ソース／
ドレイン領域６に導入される不純物はｐ型のものに限定
されず、Ａｓ等、ｎ型のものであってもよい。この場合
には、ｐ⁺型のポリシリコンよりなるゲート電極４と、
サイドウォール５とをそれぞれマスクとして、Ａｓ⁺イ
オンをイオン注入することとなる。

【００５４】また、Ｔｉ膜７の代わりにＣｏ膜、Ｎｉ
膜、Ｚｒ膜のいずれかを成膜してもよいし、これらの高
融点金属膜やＴｉＢ₂膜８をスパッタ法によって連続成
膜してもよい。

【００５５】Ｔｉ膜、Ｃｏ膜、Ｎｉ膜、Ｚｒ膜のいずれ
かをスパッタ法にて成膜する場合、例えば、温度：２００〜５００℃ 圧力：０．４Ｐａ導入ガス：Ａｒ４０ｓｃｃｍＲＦバイアス：５０ＷＤＣ電力：６００Ｗなる条件にて成膜可能である。

【００５６】また、ＴｉＢ₂膜８をスパッタ法によって
成膜する場合、反応性スパッタ法を適用するならば、温度：２００〜５００℃ 圧力：０．４Ｐａ導入ガス：Ｂ₂Ｈ₆ １０〜１００ｓｃｃｍＡｒ４０ｓｃｃｍＲＦバイアス：５０ＷＤＣ電力：６００Ｗターゲット：Ｔｉなる条件にて成膜でき、合金ターゲットスパッタ法を適
用するならば、温度：２００〜５００℃ 圧力：０．４Ｐａ導入ガス：Ａｒ４０ｓｃｃｍＲＦバイアス：５０ＷＤＣ電力：６００Ｗターゲット：ＴｉＢ₂ なる条件にて成膜できる。

【００５７】さらに、本発明においては、ゲート電極４
をポリシリコンの代わりにアモルファスシリコンにて構
成する等、ウェハの構成や各材料層の成膜条件も上述し
た実施例に限られない。

【００５８】

【発明の効果】以上の説明から明らかなように、本発明
を適用すると、製造プロセス中に、高融点金属膜の酸化
が防止されて十分なシリサイド化を図ることができ、不
純物拡散領域表層部からの不純物の外向拡散も防止でき
るため、ゲート電極およびソース／ドレインのコンタク
ト抵抗が低減され、動作の高速化が図られた半導体装置
を提供できる。

【００５９】また、製造後にも上記不純物の外向拡散は
防止されており、ソース／ドレイン領域表層部の不純物
濃度が設計値どおりに維持できるため、コンタクトのオ
ーミック性が確保できる。

【００６０】しかも、このように非常に信頼性の高い半
導体装置は、大幅なコスト上昇を伴わずに提供可能であ
るので、工業的価値が極めて高い。

【図面の簡単な説明】

【図１】本発明を適用したＭＯＳ−ＦＥＴを示す模式的
断面図である。

【図２】図１のＭＯＳ−ＦＥＴの製造プロセスを示すも
のであり、ゲート電極およびソース／ドレイン領域が形
成された状態を示す模式的断面図である。

【図３】図２のウェハにおいて、Ｔｉ膜およびＴｉＢ₂
膜が連続成膜された状態を示す模式的断面図である。

【図４】図３のウェハにおいて、シリコン露出面に接す
る領域のＴｉ膜がシリサイド化された状態を示す模式的
断面図である。

【図５】本発明のＭＯＳ−ＦＥＴにおける、深さ方向の
Ｂの濃度分布を模式的に示すプロファイル図である。

【図６】従来のＭＯＳ−ＦＥＴにおける、深さ方向のＢ
の濃度分布を模式的に示すプロファイル図である。

【図７】本発明を適用してＴｉＢ₂膜を成膜したウェハ
における、深さ方向のＢの濃度分布を模式的に示すプロ
ファイル図である。

【図８】従来法によりＴｉ膜を成膜したウェハにおけ
る、後の深さ方向のＢの濃度分布を模式的に示すプロフ
ァイル図である。

【符号の説明】

１Ｓｉ基板２素子分離領域３ゲート酸化膜４ゲート電極５サイドウォール６ソース／ドレイン領域７Ｔｉ膜８ＴｉＢ₂膜９ＴｉＳｉ_x膜

Claims

【特許請求の範囲】

【請求項１】シリコン基板表層部に選択的に形成され
た不純物拡散領域を有し、該不純物拡散領域表面には、
高融点金属シリサイド膜、高融点金属硼化物膜がこの順
に自己整合的に形成されていることを特徴とする半導体
装置。
【請求項２】前記不純物拡散領域は、前記シリコン基
板上にゲート絶縁膜を介して形成されたゲート電極に対
して自己整合的に形成され、ＭＩＳ型電界効果トランジ
スタのソース／ドレイン領域を構成することを特徴とす
る請求項１記載の半導体装置。
【請求項３】前記ゲート電極がシリコン系材料よりな
り、該ゲート電極上に高融点金属シリサイド膜、該高融
点金属硼化物膜がこの順に自己整合的に形成されている
ことを特徴とする請求項２記載の半導体装置。
【請求項４】前記不純物拡散領域は、硼素が導入され
てなることを特徴とする請求項１ないし請求項３のいず
れか１項に記載の半導体装置。
【請求項５】前記高融点金属シリサイド膜は、チタン
シリサイド、コバルトシリサイド、ニッケルシリサイ
ド、ジルコニウムシリサイドより選ばれるいずれかより
なることを特徴とする請求項１ないし請求項４のいずれ
か１項に記載の半導体装置。
【請求項６】前記高融点金属硼化物膜は、硼化チタン
よりなることを特徴とする請求項１ないし請求項５のい
ずれか１項に記載の半導体装置。
【請求項７】シリコン基板表層部に不純物を選択的に
導入して不純物拡散領域を形成する工程と、少なくとも前記不純物拡散領域の表面に、高融点金属膜
および高融点金属硼化物膜を続けて成膜する工程と、熱処理によって、前記不純物拡散領域上の前記高融点金
属膜を、自己整合的に高融点金属シリサイド膜に変化さ
せる工程とを有することを特徴とする半導体装置の製造
方法。
【請求項８】前記不純物拡散領域を形成するための不
純物導入をシリコン系材料よりなるゲート電極をマスク
として行い、該ゲート電極上にも前記高融点金属膜および前記高融点
金属硼化物膜の成膜を行ってから、前記熱処理によって、前記ゲート電極上の前記高融点金
属膜も、自己整合的に高融点金属シリサイド膜に変化さ
せることを特徴とする請求項７記載の半導体装置の製造
方法。
【請求項９】前記不純物として、硼素を導入すること
を特徴とする請求項７または請求項８に記載の半導体装
置の製造方法。
【請求項１０】前記高融点金属膜および高融点金属硼
化物膜を化学的気相成長法により成膜することを特徴と
する請求項７ないし請求項９のいずれか１項に記載の半
導体装置の製造方法。
【請求項１１】前記高融点金属シリサイド膜として、
チタンシリサイド膜、コバルトシリサイド膜、ニッケル
シリサイド膜、ジルコニウムシリサイド膜より選ばれる
いずれかを成膜することを特徴とする請求項７ないし請
求項１０のいずれか１項に記載の半導体装置の製造方
法。
【請求項１２】前記高融点金属硼化物膜として、硼化
チタン膜を成膜することを特徴とする請求項７ないし請
求項１１のいずれか１項に記載の半導体装置の製造方
法。