JP2002184717A5 - - Google Patents
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Description
【0024】
本発明の第2の半導体装置の製造方法は、一部がシリサイド化された部材を備えた半導体装置の製造方法であって、基板の半導体層の上に第1の金属膜を形成する工程(a)と、第1の熱処理により、上記第1の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第1のシリサイド膜を形成する工程(b)と、上記工程(b)の後、上記第1の金属膜の未反応部を除去する工程(c)と、上記工程(c)の後、基板上に上記第1の金属膜よりも薄い第2の金属膜を堆積する工程(d)と、第2の熱処理により、上記第1のシリサイド膜がシリコンリッチな構造に変化した部分と、上記第2の金属膜がシリサイド化された部分とからなる第2のシリサイド膜を形成し、該第2のシリサイド膜を上記部材の少なくとも一部とする工程(e)とを含んでいる。
本発明の第2の半導体装置の製造方法は、一部がシリサイド化された部材を備えた半導体装置の製造方法であって、基板の半導体層の上に第1の金属膜を形成する工程(a)と、第1の熱処理により、上記第1の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第1のシリサイド膜を形成する工程(b)と、上記工程(b)の後、上記第1の金属膜の未反応部を除去する工程(c)と、上記工程(c)の後、基板上に上記第1の金属膜よりも薄い第2の金属膜を堆積する工程(d)と、第2の熱処理により、上記第1のシリサイド膜がシリコンリッチな構造に変化した部分と、上記第2の金属膜がシリサイド化された部分とからなる第2のシリサイド膜を形成し、該第2のシリサイド膜を上記部材の少なくとも一部とする工程(e)とを含んでいる。
【0025】
この方法により、第2の金属膜が第1の金属膜よりも薄いことで、第2の金属膜のうち半導体層と接していない領域へのシリサイド膜の侵入による短絡などの不具合は回避される。
この方法により、第2の金属膜が第1の金属膜よりも薄いことで、第2の金属膜のうち半導体層と接していない領域へのシリサイド膜の侵入による短絡などの不具合は回避される。
Claims (32)
- 一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に金属膜を形成する工程(a)と、
第1の熱処理により、上記金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に多結晶構造の第1のシリサイド膜を形成する工程(b)と、
上記工程(b)の後、上記金属膜の未反応部を除去する工程(c)と、
上記第1のシリサイド膜内に不純物イオンを注入して、上記第1のシリサイド膜をアモルファス構造の第2のシリサイド膜に変える工程(d)と、
第2の熱処理により、上記第2のシリサイド膜をアモルファス構造から多結晶構造の第3のシリサイド膜に変えて、該第3のシリサイド膜を上記部材の少なくとも一部とする工程(e)とを含む半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
上記半導体層は、MISFETのゲート電極の一部であり、
上記工程(a)の前に、ポリシリコン膜を堆積する工程と、
上記工程(a)の前又は後に、上記ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
上記半導体層は、MISFETのソース・ドレイン領域の一部であり、
上記工程(a)の前に、
上記半導体層を含む活性領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記活性領域のうち上記ゲート電極の両側方に位置する領域にソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。 - 請求項1〜3のうちいずれか1つに記載の半導体装置の製造方法において、
上記工程(c)の後で上記工程(d)の前に、基板上に保護膜を形成する工程をさらに含み、
上記工程(d)では、上記保護膜越しに上記シリサイド膜にイオン注入を行なうことを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
上記保護膜を形成する工程は、上記シリサイド膜が凝集しない温度で行なわれることを特徴する半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
上記保護膜を形成する工程は、上記第1の熱処理時の温度以下の温度で行なわれることを特徴とする半導体装置の製造方法。 - 請求項1〜6のうちいずれか1つに記載の半導体装置の製造方法において、
上記工程(d)では、上記半導体層内まで上記不純物イオンを注入して、上記半導体層の表面部をアモルファス化することを特徴とする半導体装置の製造方法。 - 請求項1〜7のうちいずれか1つに記載の半導体装置の製造方法において、
上記工程(d)では、上記不純物イオンとして、電気的に中性となるイオンを用いることを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
上記工程(d)では、上記電気的に中性となるイオンとしてシリコンイオンを用いることを特徴とする半導体装置の製造方法。 - 一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に第1の金属膜を形成する工程(a)と、
第1の熱処理により、上記第1の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第1のシリサイド膜を形成する工程(b)と、
上記工程(b)の後、上記第1の金属膜の未反応部を除去する工程(c)と、
上記工程(c)の後、基板上に上記第1の金属膜よりも薄い第2の金属膜を堆積する工程(d)と、
第2の熱処理により、上記第1のシリサイド膜がシリコンリッチな構造に変化した部分と、上記第2の金属膜がシリサイド化された部分とからなる第2のシリサイド膜を形成し、該第2のシリサイド膜を上記部材の少なくとも一部とする工程(e)とを含む半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
上記半導体層は、MISFETのゲート電極の一部であり、
上記工程(a)の前に、ポリシリコン膜を堆積する工程と、
上記工程(a)の前又は後に、上記ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。 - 請求項10又は11記載の半導体装置の製造方法において、
上記半導体層は、MISFETのソース・ドレイン領域の一部であり、
上記工程(a)の前に、
上記半導体層を含む基板領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記基板領域のうち上記ゲート電極の両側方に位置する領域にソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。 - 一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に第1の金属膜を形成する工程(a)と、
第1の熱処理により、上記第1の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第1のシリサイド膜を形成する工程(b)と、
上記工程(b)の後、上記第1の金属膜の未反応部を除去する工程(c)と、
第2の熱処理により、上記第1のシリサイド膜をシリコンリッチな第2のシリサイド膜に変化させる工程(d)と、
上記工程(d)の後、基板上に第2の金属膜を堆積する工程(e)と、
第3の熱処理により、上記第2の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第3のシリサイド膜を形成する工程(f)と、
第4の熱処理により、上記第3のシリサイド膜をシリコンリッチな第4のシリサイド膜に変化させて、上記第2のシリサイド膜及び第4のシリサイド膜を上記部材の少なくとも一部とする工程(g)とを含む半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
上記半導体層は、MISFETのゲート電極の一部であり、
上記工程(a)の前に、ポリシリコン膜を堆積する工程と、
上記工程(a)の前又は後に、上記ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。 - 請求項13又は14記載の半導体装置の製造方法において、
上記半導体層は、MISFETのソース・ドレイン領域の一部であり、
上記工程(a)の前に、
上記半導体層を含む基板領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記基板領域のうち上記ゲート電極の両側方に位置する領域にソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。 - 請求項13〜15のうちいずれか1つに記載の半導体装置の製造方法において、
上記工程(f)では、上記第1のシリサイド膜を上記第2のシリサイド膜に変える際に、上記第2のシリサイド膜に分断部分が生じ上記半導体層の一部が露出しており、
上記工程(g)では、上記半導体層の露出した一部と上記第2の金属膜との間でシリサイド化反応を生じさせることを特徴とする半導体装置の製造方法。 - 請求項13〜16のうちいずれか1つに記載の半導体装置の製造方法において、
上記工程(a)では、上記第1の金属膜としてチタン膜を形成し、
上記工程(g)では、上記第2のシリサイド膜としてコバルト膜を形成することを特徴とする半導体装置の製造方法。 - 一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上にコバルトを主成分とする金属膜を形成する工程(a)と、
第1の熱処理により、上記金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に多結晶構造の第1のコバルトシリサイド膜を形成する工程(b)と、
上記工程(b)の後、上記金属膜の未反応部を除去する工程(c)と、
上記工程(c)の後、725℃以下の第2の熱処理により、上記第1のコバルトシリサイド膜を第2のコバルトシリサイド膜に変えて、該第2のコバルトシリサイド膜を上記部材の少なくとも一部とする工程(d)とを含む半導体装置の製造方法。 - 請求項18記載の半導体装置の製造方法において、
上記工程(d)の後に、基板上に上記第2のコバルトシリサイド膜を覆う保護膜を形成する工程と、
上記第2のコバルトシリサイド膜を、上記保護膜によって覆われた状態で上記第2の熱処理よりも高温条件で、第3の熱処理を行なう工程とをさらに含むことを特徴とする半導体装置の製造方法。 - 一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に金属膜を形成する工程(a)と、
第1の熱処理により、上記金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に多結晶構造の第1のシリサイド膜を形成する工程(b)と、
上記工程(b)の後、上記金属膜の未反応部を除去する工程(c)と、
上記工程(a)の前から上記工程(c)の後までのいずれかのときに、上記第1のシリサイド膜中に窒素を導入する工程(d)と、
上記工程(d)の後、第2の熱処理により、上記第1のシリサイド膜を第2のシリサイド膜に変えて、該第2のシリサイド膜を上記部材の少なくとも一部とする工程(e)とを含む半導体装置の製造方法。 - 請求項20記載の半導体装置の製造方法において、
上記工程(d)では、上記工程(e)の後において上記半導体層における窒素の濃度が1017cm-3以下となるように、上記窒素を導入することを特徴とする半導体装置の製造方法。 - 請求項20又は21記載の半導体装置の製造方法において、
上記半導体層は、MISFETのソース・ドレイン領域の一部であり、
上記工程(a)の前に、
上記半導体層を含む活性領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記活性領域のうち上記ゲート電極の両側方に位置する領域に不純物イオンを注入した後、該不純物を活性化してソース・ドレイン領域を形成する工程とをさらに含み、
上記工程(d)を、上記ソース・ドレイン領域を形成する工程の後で上記工程(a)の前に行なうことを特徴とする半導体装置の製造方法。 - 請求項20又は22記載の半導体装置の製造方法において、
上記工程(a)の前に、上記半導体層の表面にプラズマを照射するプリクリーン工程をさらに含み、
上記工程(d)を、上記プリクリーン工程で窒素を含むプラズマを用いて、半導体層に予め窒素を導入することにより行なうことを特徴とする半導体装置の製造方法。 - 半導体層を有する基板と、
上記半導体層の上に形成され、第1の金属のシリサイド膜と第2の金属のシリサイド膜とを一体化してなるシリサイド層とを備えている半導体装置。 - 請求項24記載の半導体装置において、
上記半導体層及び上記シリサイド層とによって、MISFETのゲート電極が構成されていることを特徴とする半導体装置。 - 請求項24又は25記載の半導体装置において、
上記半導体層及び上記シリサイド層とによって、MISFETのソース・ドレイン領域が構成されていることを特徴とする半導体装置。 - 請求項24〜26のうちいずれか1つに記載の半導体装置において、
上記第1の金属のシリサイド膜には、結晶粒の凝集による分断部分があり、
上記第2の金属のシリサイド膜は、少なくとも上記第1の金属のシリサイド膜の分断部分に形成されていることを特徴とする半導体装置。 - 請求項24〜27のうちいずれか1つに記載の半導体装置において、
上記第1の金属のシリサイド膜がチタンシリサイド膜であり、
上記第2の金属のシリサイド膜がコバルトシリサイド膜であることを特徴とする半導体装置。 - 半導体層を有する基板と、
上記半導体層の上に形成され、窒素を含むシリサイド膜とを備えている半導体装置。 - 請求項29記載の半導体装置において、
上記シリサイド膜は、コバルトシリサイド膜であることを特徴とする半導体装置。 - 半導体層を有する基板と、
上記半導体層の上に形成され、多結晶体の積層構造を有するシリサイド膜とを備えている半導体装置。 - 請求項31記載の半導体装置において、
上記シリサイド膜は、コバルトシリサイド膜であることを特徴とする半導体装置。
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