JPH0864828A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0864828A JPH0864828A JP19928794A JP19928794A JPH0864828A JP H0864828 A JPH0864828 A JP H0864828A JP 19928794 A JP19928794 A JP 19928794A JP 19928794 A JP19928794 A JP 19928794A JP H0864828 A JPH0864828 A JP H0864828A
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- amorphous semiconductor
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- thin film
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの品質向上
【構成】 ゲート電極１３にはゲート絶縁膜１４が施さ
れ、さらに基板１１の上部全体に非晶質シリコン１５、
窒化膜１６、及び犠牲膜１７が堆積される。次に非晶質
シリコンの表面を選択的に露出させて不純物イオン１８
を注入する、即ち、ゲート電極１３上の非晶質シリコン
１５の表面のみが露出されてイオン注入される。その
後、非晶質シリコン１５に対する熱処理が行われて多結
晶シリコン１５ａが形成されるが、結晶化は不純物イオ
ンドーピング領域１９から起こって成長し、トランジス
タのチャネル領域には結晶粒界が形成されない。熱処理
の終了後、ドーピング領域１９及び窒化膜１６が除去さ
れ、イオン注入によりソース及びドレインの拡散領域２
０が構成される。
れ、さらに基板１１の上部全体に非晶質シリコン１５、
窒化膜１６、及び犠牲膜１７が堆積される。次に非晶質
シリコンの表面を選択的に露出させて不純物イオン１８
を注入する、即ち、ゲート電極１３上の非晶質シリコン
１５の表面のみが露出されてイオン注入される。その
後、非晶質シリコン１５に対する熱処理が行われて多結
晶シリコン１５ａが形成されるが、結晶化は不純物イオ
ンドーピング領域１９から起こって成長し、トランジス
タのチャネル領域には結晶粒界が形成されない。熱処理
の終了後、ドーピング領域１９及び窒化膜１６が除去さ
れ、イオン注入によりソース及びドレインの拡散領域２
０が構成される。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコン層を活
性層として用いる薄膜トランジスタ（Thin Film Transi
stor；ＴＦＴ）の製造方法に関するものである。
性層として用いる薄膜トランジスタ（Thin Film Transi
stor；ＴＦＴ）の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１；特開昭６０−６２１５９号公報 文献２；特開昭６１−１１６８７４号公報 絶縁膜上に形成され半導体薄膜を能動素子として用いる
薄膜トランジスタは、集積回路における高集積化を図る
うえで極めて有利なものである。上記文献１，２に示す
ように、薄膜トランジスタを形成する半導体薄膜として
は製造上の容易さから多結晶シリコンを用いることが多
い。しかしながら、この多結晶シリコンを用いた薄膜ト
ランジスタでは多結晶シリコンの粒内と粒界が存在する
ため、その特性が単結晶シリコン上に形成されたトラン
ジスタに比して、著しく劣ることが知られている。その
ため、（１）水素原子によって結晶欠陥を電気的に不活
性にする水素処理法、或いは（２）大粒径の多結晶シリ
コンを用いることにより、結晶粒界の電気特性へ影響を
小さくする等の方法が採用されている。
例えば次のような文献に記載されるものがあった。 文献１；特開昭６０−６２１５９号公報 文献２；特開昭６１−１１６８７４号公報 絶縁膜上に形成され半導体薄膜を能動素子として用いる
薄膜トランジスタは、集積回路における高集積化を図る
うえで極めて有利なものである。上記文献１，２に示す
ように、薄膜トランジスタを形成する半導体薄膜として
は製造上の容易さから多結晶シリコンを用いることが多
い。しかしながら、この多結晶シリコンを用いた薄膜ト
ランジスタでは多結晶シリコンの粒内と粒界が存在する
ため、その特性が単結晶シリコン上に形成されたトラン
ジスタに比して、著しく劣ることが知られている。その
ため、（１）水素原子によって結晶欠陥を電気的に不活
性にする水素処理法、或いは（２）大粒径の多結晶シリ
コンを用いることにより、結晶粒界の電気特性へ影響を
小さくする等の方法が採用されている。
【０００３】図２の（ａ）〜（ｄ）は、従来の薄膜トラ
ンジスタの製造方法を説明する図であり、薄膜トランジ
スタの製造工程における断面図が示されている。最近に
なって、非結晶質シリコンを固相で結晶化する方法が開
発され、これにより、通常０．１μｍ程度である結晶粒
径を１〜５μｍまで大きくすることができる。この開発
された方法を用いた多結晶シリコン薄膜トランジスタの
製造方法を、図２を参照しつつ説明する。用意されたシ
リコン基板１上に、絶縁膜２とゲート電極３とを形成
し、さらにゲート絶縁膜４を図２の（ａ）のように形成
する。このゲート絶縁膜４の膜厚は典型的には４０ｎｍ
であり、例えば化学的気相成長法（以下、ＣＶＤ法とい
う）によるシリコン酸化膜で形成してもよいし、ゲート
電極３として用いた多結晶シリコンを熱酸化することで
形成してもよい。
ンジスタの製造方法を説明する図であり、薄膜トランジ
スタの製造工程における断面図が示されている。最近に
なって、非結晶質シリコンを固相で結晶化する方法が開
発され、これにより、通常０．１μｍ程度である結晶粒
径を１〜５μｍまで大きくすることができる。この開発
された方法を用いた多結晶シリコン薄膜トランジスタの
製造方法を、図２を参照しつつ説明する。用意されたシ
リコン基板１上に、絶縁膜２とゲート電極３とを形成
し、さらにゲート絶縁膜４を図２の（ａ）のように形成
する。このゲート絶縁膜４の膜厚は典型的には４０ｎｍ
であり、例えば化学的気相成長法（以下、ＣＶＤ法とい
う）によるシリコン酸化膜で形成してもよいし、ゲート
電極３として用いた多結晶シリコンを熱酸化することで
形成してもよい。
【０００４】次に図２の（ｂ）のように、絶縁膜２とゲ
ート絶縁膜４上に５０〜２００ｎｍの非晶質シリコン膜
５を、電子ビーム蒸着法、ＣＶＤ法、またはシリコン・
イオン注入法等の方法で形成する。図２の（ｂ）のよう
に、非晶質シリコン膜５の被着されたシリコン基板１に
たいして５００〜６５０℃の窒素（Ｎ2 ）雰囲気中で５
〜１５時間熱処理を施すことにより、非晶質シリコン膜
５が固相結晶化して１〜５μｍの結晶粒径を有する多結
晶シリコン膜５ａが、図２の（ｃ）のように生成され
る。多結晶シリコン膜５ａをパターニング及び分離した
後、選択的にリンイオンをイオン注入して、薄膜トラン
ジスタのソース及びドレインの拡散領域６を形成する。
次に、中間絶縁膜７の堆積層及び配線電極の形成が、図
２の（ｄ）のように行われ、薄膜トランジスタが構成さ
れる。
ート絶縁膜４上に５０〜２００ｎｍの非晶質シリコン膜
５を、電子ビーム蒸着法、ＣＶＤ法、またはシリコン・
イオン注入法等の方法で形成する。図２の（ｂ）のよう
に、非晶質シリコン膜５の被着されたシリコン基板１に
たいして５００〜６５０℃の窒素（Ｎ2 ）雰囲気中で５
〜１５時間熱処理を施すことにより、非晶質シリコン膜
５が固相結晶化して１〜５μｍの結晶粒径を有する多結
晶シリコン膜５ａが、図２の（ｃ）のように生成され
る。多結晶シリコン膜５ａをパターニング及び分離した
後、選択的にリンイオンをイオン注入して、薄膜トラン
ジスタのソース及びドレインの拡散領域６を形成する。
次に、中間絶縁膜７の堆積層及び配線電極の形成が、図
２の（ｄ）のように行われ、薄膜トランジスタが構成さ
れる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタの製造方法においては、次のような課
題があった。図２に示すような製造方法によれば、最大
数μｍの結晶粒を得ることができるが、一方でトランジ
スタの寸法は１μｍ程度となっている。この場合、トラ
ンジスタのソース及びドレインの拡散領域６間のチャネ
ル領域内に結晶粒界が存在するか否かで、トランジスタ
の特性が大きく異なってくる。結晶化される際の結晶核
の位置は特に制御されておらず、また、結晶粒径にもバ
ラツキがある事から、チャネル内に粒界が含まれるかど
うかは、確率的であった。即ち、多数のトランジスタを
製造する上で、特性を均一にすることが困難であった。
この発明は以上述べた大粒径化に伴う特性上のバラツキ
という問題を除去するため、トランジスタのチャネル領
域内になるべく結晶粒界が入らないようにし、それによ
り特性の優れたトランジスタを小さなバラツキで形成す
る方法を提案するものである。
薄膜トランジスタの製造方法においては、次のような課
題があった。図２に示すような製造方法によれば、最大
数μｍの結晶粒を得ることができるが、一方でトランジ
スタの寸法は１μｍ程度となっている。この場合、トラ
ンジスタのソース及びドレインの拡散領域６間のチャネ
ル領域内に結晶粒界が存在するか否かで、トランジスタ
の特性が大きく異なってくる。結晶化される際の結晶核
の位置は特に制御されておらず、また、結晶粒径にもバ
ラツキがある事から、チャネル内に粒界が含まれるかど
うかは、確率的であった。即ち、多数のトランジスタを
製造する上で、特性を均一にすることが困難であった。
この発明は以上述べた大粒径化に伴う特性上のバラツキ
という問題を除去するため、トランジスタのチャネル領
域内になるべく結晶粒界が入らないようにし、それによ
り特性の優れたトランジスタを小さなバラツキで形成す
る方法を提案するものである。
【０００６】
【課題を解決するための手段】第１〜第３の発明は、前
記課題を解決するために、固相成長による多結晶薄膜ト
ランジスタの製造方法において、選択的にトランジスタ
のチャネル領域となる領域に優先核発生領域を形成し、
その領域に優先的に結晶核を形成せしめることで結晶核
の位置を制御し、該優先核発生領域からの固相成長によ
って活性化領域を結晶化するようにしている。即ち、第
１の発明は、非晶質半導体を結晶化した部分を活性化領
域とする薄膜トランジスタの製造方法において、次のよ
うな工程を行うようにしている。絶縁膜の表面を有する
基板上にゲート電極と該ゲート電極を覆うゲート絶縁膜
を形成する工程と、前記基板に非晶質半導体層と第１の
絶縁膜を順次堆積する工程と、前記第１の絶縁膜上に流
動性を有する第２の絶縁膜を堆積し該第２の絶縁膜の表
面を平坦にする工程と、前記第２の絶縁膜及び前記第１
の絶縁膜を全面エッチングし、前記非晶質半導体層の前
記ゲート電極の上部のみを選択的に露出させる工程と行
う。そして、この製造方法では、前記非晶質半導体層の
露出部分のみに不純物を選択導入する工程と、熱処理に
より前記非晶質半導体層を結晶化させる工程とを行うよ
うにしている。
記課題を解決するために、固相成長による多結晶薄膜ト
ランジスタの製造方法において、選択的にトランジスタ
のチャネル領域となる領域に優先核発生領域を形成し、
その領域に優先的に結晶核を形成せしめることで結晶核
の位置を制御し、該優先核発生領域からの固相成長によ
って活性化領域を結晶化するようにしている。即ち、第
１の発明は、非晶質半導体を結晶化した部分を活性化領
域とする薄膜トランジスタの製造方法において、次のよ
うな工程を行うようにしている。絶縁膜の表面を有する
基板上にゲート電極と該ゲート電極を覆うゲート絶縁膜
を形成する工程と、前記基板に非晶質半導体層と第１の
絶縁膜を順次堆積する工程と、前記第１の絶縁膜上に流
動性を有する第２の絶縁膜を堆積し該第２の絶縁膜の表
面を平坦にする工程と、前記第２の絶縁膜及び前記第１
の絶縁膜を全面エッチングし、前記非晶質半導体層の前
記ゲート電極の上部のみを選択的に露出させる工程と行
う。そして、この製造方法では、前記非晶質半導体層の
露出部分のみに不純物を選択導入する工程と、熱処理に
より前記非晶質半導体層を結晶化させる工程とを行うよ
うにしている。
【０００７】第２の発明は、非晶質半導体を結晶化した
部分を活性化領域とする薄膜トランジスタの製造方法に
おいて、次のような工程を行うようにしている。絶縁膜
の表面を有する基板上にゲート電極と該ゲート電極を覆
うゲート絶縁膜を形成する工程と、前記基板に非晶質半
導体層と耐酸化性の絶縁膜を順次堆積する工程と、前記
耐酸化性の絶縁膜上に流動性を有する第１の絶縁膜を堆
積し該第１の絶縁膜の表面を平坦にする工程と、前記第
１の絶縁膜及び前記耐酸化性の絶縁膜を全面エッチング
し、前記非晶質半導体層の前記ゲート電極の上部のみを
選択的に露出させる工程とを行う。さらに、この製造方
法では前記非晶質半導体層の露出部分のみに不純物を選
択導入する工程と、熱処理により前記非晶質半導体層を
結晶化させる工程と、酸化処理を施すことにより前記非
晶質半導体層の露出部分のみに酸化膜を選択形成する工
程と、前記耐酸化性の絶縁膜のみを除去し該除去された
部分のみに不純物を選択導入し薄膜トランジスタのソー
ス及びドレインを形成する工程とを、行うようにしてい
る。
部分を活性化領域とする薄膜トランジスタの製造方法に
おいて、次のような工程を行うようにしている。絶縁膜
の表面を有する基板上にゲート電極と該ゲート電極を覆
うゲート絶縁膜を形成する工程と、前記基板に非晶質半
導体層と耐酸化性の絶縁膜を順次堆積する工程と、前記
耐酸化性の絶縁膜上に流動性を有する第１の絶縁膜を堆
積し該第１の絶縁膜の表面を平坦にする工程と、前記第
１の絶縁膜及び前記耐酸化性の絶縁膜を全面エッチング
し、前記非晶質半導体層の前記ゲート電極の上部のみを
選択的に露出させる工程とを行う。さらに、この製造方
法では前記非晶質半導体層の露出部分のみに不純物を選
択導入する工程と、熱処理により前記非晶質半導体層を
結晶化させる工程と、酸化処理を施すことにより前記非
晶質半導体層の露出部分のみに酸化膜を選択形成する工
程と、前記耐酸化性の絶縁膜のみを除去し該除去された
部分のみに不純物を選択導入し薄膜トランジスタのソー
ス及びドレインを形成する工程とを、行うようにしてい
る。
【０００８】第３の発明は、非晶質半導体を結晶化した
部分を活性化領域とする薄膜トランジスタの製造方法に
おいて、次のような工程を行うようにしている。絶縁膜
の表面を有する基板上にゲート電極と該ゲート電極を覆
うゲート絶縁膜を形成する工程と、前記基板に非晶質半
導体層と第１の絶縁膜を順次堆積する工程と、前記第１
の絶縁膜上に流動性を有する第２の絶縁膜を堆積し該第
２の絶縁膜の表面を平坦にする工程と、前記第２の絶縁
膜及び前記第１の絶縁膜を全面エッチングし、前記非晶
質半導体層の前記ゲート電極の上部のみを選択的に露出
させる工程とを行う。そして、この製造方法は、前記非
晶質半導体層の露出部分を含む全面に金属層を堆積する
工程と、熱処理により前記非晶質半導体層の露出部分に
選択的にシリサイド層を形成し該非晶質半導体層を結晶
化させる工程と、未反応の金属層及び第１の絶縁膜を除
去する工程と、前記シリサイド層が形成されていない前
記非晶質半導体層に不純物を選択導入し薄膜トランジス
タのソース及びドレインを形成する工程とを、行うよう
にしている。
部分を活性化領域とする薄膜トランジスタの製造方法に
おいて、次のような工程を行うようにしている。絶縁膜
の表面を有する基板上にゲート電極と該ゲート電極を覆
うゲート絶縁膜を形成する工程と、前記基板に非晶質半
導体層と第１の絶縁膜を順次堆積する工程と、前記第１
の絶縁膜上に流動性を有する第２の絶縁膜を堆積し該第
２の絶縁膜の表面を平坦にする工程と、前記第２の絶縁
膜及び前記第１の絶縁膜を全面エッチングし、前記非晶
質半導体層の前記ゲート電極の上部のみを選択的に露出
させる工程とを行う。そして、この製造方法は、前記非
晶質半導体層の露出部分を含む全面に金属層を堆積する
工程と、熱処理により前記非晶質半導体層の露出部分に
選択的にシリサイド層を形成し該非晶質半導体層を結晶
化させる工程と、未反応の金属層及び第１の絶縁膜を除
去する工程と、前記シリサイド層が形成されていない前
記非晶質半導体層に不純物を選択導入し薄膜トランジス
タのソース及びドレインを形成する工程とを、行うよう
にしている。
【０００９】
【作用】第１及び第２の発明によれば、以上のように薄
膜トランジスタの製造方法を構成したので、全面エッチ
ングで露出したゲート電極上部の非晶質半導体層のみに
不純物を導入することで、チャネル領域に優先核発生領
域が形成される。また、第３の発明によれば、全面エッ
チングで露出したゲート電極上部の非晶質半導体層のみ
にシリサイド層を形成することで、チャネル領域に優先
核発生領域が形成される。これらにより、固相結晶化の
際に優先的に結晶の発生する場所が制御され、薄膜トラ
ンジスタのチャネル領域に存在する結晶粒界が制御され
る。そのため、従来の大粒径化による特性のバラツキが
最小に抑制される。また、第２の発明によれば、非晶質
半導体層上に耐酸化性の絶縁膜を堆積しているので、非
晶質半導体層の露出部分のみに酸化膜を選択形成するこ
とを可能にする。そのため、残った耐酸化性の絶縁膜の
みを除去することにより、酸化膜で表面の覆われた非晶
質半導体層と酸化膜で表面の覆われない非晶質半導体層
とが露出される。その酸化膜を例えばマスクとした不純
物の選択導入が行われて薄膜トランジスタのソース及び
ドレインが自己整合的に形成される。第３の発明によれ
ば、非晶質半導体層の結晶化の後に、未反応の金属層及
び第１の絶縁膜とが除去されることにより表面にシリサ
イド層を有した非晶質半導体層と表面にシリサイド層の
ない非晶質半導体層が露出し、シリサイド層を例えばマ
スクとした不純物の選択導入が行われ、薄膜トランジス
タのソース及びドレインが自己整合的に形成される。従
って、前記課題を解決できるのである。
膜トランジスタの製造方法を構成したので、全面エッチ
ングで露出したゲート電極上部の非晶質半導体層のみに
不純物を導入することで、チャネル領域に優先核発生領
域が形成される。また、第３の発明によれば、全面エッ
チングで露出したゲート電極上部の非晶質半導体層のみ
にシリサイド層を形成することで、チャネル領域に優先
核発生領域が形成される。これらにより、固相結晶化の
際に優先的に結晶の発生する場所が制御され、薄膜トラ
ンジスタのチャネル領域に存在する結晶粒界が制御され
る。そのため、従来の大粒径化による特性のバラツキが
最小に抑制される。また、第２の発明によれば、非晶質
半導体層上に耐酸化性の絶縁膜を堆積しているので、非
晶質半導体層の露出部分のみに酸化膜を選択形成するこ
とを可能にする。そのため、残った耐酸化性の絶縁膜の
みを除去することにより、酸化膜で表面の覆われた非晶
質半導体層と酸化膜で表面の覆われない非晶質半導体層
とが露出される。その酸化膜を例えばマスクとした不純
物の選択導入が行われて薄膜トランジスタのソース及び
ドレインが自己整合的に形成される。第３の発明によれ
ば、非晶質半導体層の結晶化の後に、未反応の金属層及
び第１の絶縁膜とが除去されることにより表面にシリサ
イド層を有した非晶質半導体層と表面にシリサイド層の
ない非晶質半導体層が露出し、シリサイド層を例えばマ
スクとした不純物の選択導入が行われ、薄膜トランジス
タのソース及びドレインが自己整合的に形成される。従
って、前記課題を解決できるのである。
【００１０】
【実施例】第１の実施例 図１の（ａ）〜（ｅ）は、本発明の第１の実施例の薄膜
トランジスタの製造方法を示す図であり、薄膜トランジ
スタの製造過程における断面図が示されている。まず、
用意されたシリコン基板１１上に絶縁膜１２とゲート電
極１３とを形成し、そのゲート電極１３にゲート絶縁膜
１４を図１の（ａ）に示すように被着する。次に、ゲー
ト電極１３を含む基板上に非晶質シリコン１５を１５０
ｎｍ厚で堆積し、さらに、ＣＶＤ法等により第１の絶縁
膜である窒化膜１６を非晶質シリコン１５上に形成す
る。窒化膜１６は後工程における非晶質シリコン１５に
対するイオン注入阻止層を成すものとなる。窒化膜１６
形成後、図１の（ｂ）のように第２の絶縁膜であるエッ
チング犠牲膜１７を窒化膜１６上に平坦に堆積する。犠
牲膜１７はシリコンに対してエッチング選択性を有して
いればよく、表面を平坦にするために例えば流動性の高
いレジスト材あるいはＳＯＧ（スピン・オン・グラス）
等が用いられる。
トランジスタの製造方法を示す図であり、薄膜トランジ
スタの製造過程における断面図が示されている。まず、
用意されたシリコン基板１１上に絶縁膜１２とゲート電
極１３とを形成し、そのゲート電極１３にゲート絶縁膜
１４を図１の（ａ）に示すように被着する。次に、ゲー
ト電極１３を含む基板上に非晶質シリコン１５を１５０
ｎｍ厚で堆積し、さらに、ＣＶＤ法等により第１の絶縁
膜である窒化膜１６を非晶質シリコン１５上に形成す
る。窒化膜１６は後工程における非晶質シリコン１５に
対するイオン注入阻止層を成すものとなる。窒化膜１６
形成後、図１の（ｂ）のように第２の絶縁膜であるエッ
チング犠牲膜１７を窒化膜１６上に平坦に堆積する。犠
牲膜１７はシリコンに対してエッチング選択性を有して
いればよく、表面を平坦にするために例えば流動性の高
いレジスト材あるいはＳＯＧ（スピン・オン・グラス）
等が用いられる。
【００１１】犠牲膜１７の堆積後、犠牲膜１７と窒化膜
１６を全面エッチングし、ゲート電極１３の上部のみの
非晶質シリコン１５を露出させ、その露出した部分のみ
に不純物イオン１８を注入する。不純物イオン１８の注
入においては、１×１０15ions／cm2 、３０ＫｅＶの条
件でＢＦ2 イオンが注入される。ここで、図１の（ｃ）
のように、非晶質シリコン１５が露出している部分だけ
にイオンが注入され、他の場所で窒化膜１６の残ってい
る部分にはイオンが注入されない。不純物イオン１８注
入の後に熱処理が行われ、図１の（ｄ）のように、非晶
質シリコン１５が結晶化した多結晶シリコン１５ａが生
成される。多結晶シリコン１５ａの生成は、Ｎ2 雰囲気
中における６２０℃の熱処理が５〜８時間が行われる。
このとき、高濃度にイオンをドーピングした領域程結晶
化が速く、結晶化率も速い。そのため、不純物イオン１
８の注入されたドーピング領域１９から結晶化が開始さ
れ、ドーピング領域１９以外の領域の結晶化が開始され
るときには、すでにドーピング領域１９における結晶化
は終了している。そのため、ドーピング領域１９以外の
領域では、自由に核発生と結晶成長をするというよりは
むしろドーピング領域１９の多結晶シリコンを種（シー
ド）として、固相成長による結晶化が進行する。従っ
て、ドーピング領域１９に対応するチャネル領域から将
来ソース及びドレインとなる方向へ結晶化が進むので、
チャネル領域には結晶粒界が存在しないことになる。
１６を全面エッチングし、ゲート電極１３の上部のみの
非晶質シリコン１５を露出させ、その露出した部分のみ
に不純物イオン１８を注入する。不純物イオン１８の注
入においては、１×１０15ions／cm2 、３０ＫｅＶの条
件でＢＦ2 イオンが注入される。ここで、図１の（ｃ）
のように、非晶質シリコン１５が露出している部分だけ
にイオンが注入され、他の場所で窒化膜１６の残ってい
る部分にはイオンが注入されない。不純物イオン１８注
入の後に熱処理が行われ、図１の（ｄ）のように、非晶
質シリコン１５が結晶化した多結晶シリコン１５ａが生
成される。多結晶シリコン１５ａの生成は、Ｎ2 雰囲気
中における６２０℃の熱処理が５〜８時間が行われる。
このとき、高濃度にイオンをドーピングした領域程結晶
化が速く、結晶化率も速い。そのため、不純物イオン１
８の注入されたドーピング領域１９から結晶化が開始さ
れ、ドーピング領域１９以外の領域の結晶化が開始され
るときには、すでにドーピング領域１９における結晶化
は終了している。そのため、ドーピング領域１９以外の
領域では、自由に核発生と結晶成長をするというよりは
むしろドーピング領域１９の多結晶シリコンを種（シー
ド）として、固相成長による結晶化が進行する。従っ
て、ドーピング領域１９に対応するチャネル領域から将
来ソース及びドレインとなる方向へ結晶化が進むので、
チャネル領域には結晶粒界が存在しないことになる。
【００１２】次に、高濃度ドーピングされた領域１９を
エッチングで除去すると共に窒化膜１６を除去した後、
多結晶シリコン膜１５ａをパターニングする。パターニ
ングの後、ホトリソ及びイオン注入を行って薄膜トラン
ジスタのソース及びドレイン領域２０を形成する。さら
に、中間絶縁膜２１を堆積し、配線電極２２を形成して
図１の（ｅ）のような薄膜トランジスタを構成する。以
上のように、本実施例では、流動性を有する材料で犠牲
膜１７を形成し、該犠牲膜１７の表面を平坦化した後、
犠牲膜１７及び窒化膜１６を全面エッチングするので、
ゲート電極１３の上部付近のみの非晶質シリコン１５を
選択的に露出できる。これにより、将来チャネル領域が
形成される付近のみに不純物イオン１８をドーピングす
ることができ、ドーピング領域１９から結晶化を開始さ
せることができる。そのため、チャネル領域に結晶粒界
のない薄膜トランジスタを製造することが可能となり、
薄膜トランジスタの特性を安定的に向上させることがで
きる。
エッチングで除去すると共に窒化膜１６を除去した後、
多結晶シリコン膜１５ａをパターニングする。パターニ
ングの後、ホトリソ及びイオン注入を行って薄膜トラン
ジスタのソース及びドレイン領域２０を形成する。さら
に、中間絶縁膜２１を堆積し、配線電極２２を形成して
図１の（ｅ）のような薄膜トランジスタを構成する。以
上のように、本実施例では、流動性を有する材料で犠牲
膜１７を形成し、該犠牲膜１７の表面を平坦化した後、
犠牲膜１７及び窒化膜１６を全面エッチングするので、
ゲート電極１３の上部付近のみの非晶質シリコン１５を
選択的に露出できる。これにより、将来チャネル領域が
形成される付近のみに不純物イオン１８をドーピングす
ることができ、ドーピング領域１９から結晶化を開始さ
せることができる。そのため、チャネル領域に結晶粒界
のない薄膜トランジスタを製造することが可能となり、
薄膜トランジスタの特性を安定的に向上させることがで
きる。
【００１３】第２の実施例 図３の（ａ）〜（ｇ）は、本発明の第２の実施例の薄膜
トランジスタの製造方法を示す図であり、図１と共通す
る要素には共通の符号が付されている。第１の実施例と
同様に、用意されたシリコン基板１１上に絶縁膜１２と
ゲート電極１３とを形成し、そのゲート電極１３にゲー
ト絶縁膜１４を図３の（ａ）に示すように被着する。ゲ
ート絶縁膜１４の被着の後、ゲート電極１３を含む基板
上に非晶質シリコン１５を１５０ｎｍ厚で堆積し、さら
に、ＣＶＤ法等により耐酸化性の絶縁膜である窒化膜２
３を非晶質シリコン１５上に形成する。窒化膜２３は後
工程における非晶質シリコン１５に対するイオン注入阻
止層及び耐酸化性膜を成すものとなる。窒化膜２３の形
成後、図３の（ｂ）のように第１の絶縁膜であるエッチ
ング犠牲膜１７を窒化膜２３上に平坦に堆積する。犠牲
膜１７は第１の実施例と同様に、表面を平坦にするため
に例えば流動性の高いレジスト材あるいはＳＯＧ等が用
いられる。
トランジスタの製造方法を示す図であり、図１と共通す
る要素には共通の符号が付されている。第１の実施例と
同様に、用意されたシリコン基板１１上に絶縁膜１２と
ゲート電極１３とを形成し、そのゲート電極１３にゲー
ト絶縁膜１４を図３の（ａ）に示すように被着する。ゲ
ート絶縁膜１４の被着の後、ゲート電極１３を含む基板
上に非晶質シリコン１５を１５０ｎｍ厚で堆積し、さら
に、ＣＶＤ法等により耐酸化性の絶縁膜である窒化膜２
３を非晶質シリコン１５上に形成する。窒化膜２３は後
工程における非晶質シリコン１５に対するイオン注入阻
止層及び耐酸化性膜を成すものとなる。窒化膜２３の形
成後、図３の（ｂ）のように第１の絶縁膜であるエッチ
ング犠牲膜１７を窒化膜２３上に平坦に堆積する。犠牲
膜１７は第１の実施例と同様に、表面を平坦にするため
に例えば流動性の高いレジスト材あるいはＳＯＧ等が用
いられる。
【００１４】犠牲膜１７の堆積後、犠牲膜１７と窒化膜
２３を全面エッチングし、ゲート電極１３上部のみの非
晶質シリコン１５を露出させ、その露出した部分のみに
不純物イオン１８を注入する。ここで、図３の（ｃ）の
ように、非晶質シリコン１５が露出している部分だけに
不純物イオン１８が注入され、他の場所で窒化膜２３の
残っている部分にはイオンが注入されない。不純物イオ
ン１８の注入後に熱処理が行われ、図３の（ｄ）のよう
に、非晶質シリコン１５が結晶化した多結晶シリコン１
５ａが生成される。多結晶シリコン１５ａの生成は、Ｎ
2 雰囲気中における６２０℃の熱処理が５〜８時間が行
われる。このとき、高濃度にイオンをドーピングした領
域程結晶化が速く、結晶化率も速い。そのため、不純物
イオン１８の注入されたドーピング領域１９から結晶化
が開始され、ドーピング領域１９以外の領域の結晶化が
開始されるときには、すでにドーピング領域１９におけ
る結晶化は終了している。そのため、ドーピング領域１
９に対応するチャネル領域から将来ソース及びドレイン
となる方向へ結晶化が進むので、チャネル領域には結晶
粒界が存在しないことになる。
２３を全面エッチングし、ゲート電極１３上部のみの非
晶質シリコン１５を露出させ、その露出した部分のみに
不純物イオン１８を注入する。ここで、図３の（ｃ）の
ように、非晶質シリコン１５が露出している部分だけに
不純物イオン１８が注入され、他の場所で窒化膜２３の
残っている部分にはイオンが注入されない。不純物イオ
ン１８の注入後に熱処理が行われ、図３の（ｄ）のよう
に、非晶質シリコン１５が結晶化した多結晶シリコン１
５ａが生成される。多結晶シリコン１５ａの生成は、Ｎ
2 雰囲気中における６２０℃の熱処理が５〜８時間が行
われる。このとき、高濃度にイオンをドーピングした領
域程結晶化が速く、結晶化率も速い。そのため、不純物
イオン１８の注入されたドーピング領域１９から結晶化
が開始され、ドーピング領域１９以外の領域の結晶化が
開始されるときには、すでにドーピング領域１９におけ
る結晶化は終了している。そのため、ドーピング領域１
９に対応するチャネル領域から将来ソース及びドレイン
となる方向へ結晶化が進むので、チャネル領域には結晶
粒界が存在しないことになる。
【００１５】続いて熱酸化処理が行われ、図３の（ｅ）
のように、ドーピング領域１９の表面に熱酸化膜２４が
形成される。このとき、窒化膜２３で覆われた部分は酸
化が免れる。その後、窒化膜２３のみが図３の（ｆ）の
ように除去され、さらに、全面にＡｓイオンが注入され
て薄膜トランジスタのソース及びドレインの拡散領域２
０が形成される。このとき、熱酸化膜２４で覆われたチ
ャネル領域はイオン注入されない。拡散領域２０が形成
された後熱酸化膜２４が除去され、多結晶シリコン１５
ａがパターニングされる。パターニングの後、中間絶縁
膜２１を堆積し、配線電極２２を形成して図３の（ｇ）
のような薄膜トランジスタを構成する。以上のように、
本実施例では、流動性を有する材料で犠牲膜１７を形成
し、該犠牲膜１７の表面を平坦化した後、犠牲膜１７及
び窒化膜２３を全面エッチングするので、ゲート電極１
３の上部付近のみの非晶質シリコン１５を選択的に露出
できる。これにより、将来チャネル領域が形成される付
近のみに不純物イオン１８をドーピングすることがで
き、ドーピング領域１９から結晶化を開始させることが
できる。そのため、チャネル領域に結晶粒界のない薄膜
トランジスタを製造することが可能となり、薄膜トラン
ジスタの特性を安定的に向上させることができる。ま
た、熱酸化膜２４を形成する工程を設けているので、ソ
ース及びドレインの拡散領域２０を形成する際に、自己
整合的に形成することができる。これにより、薄膜トラ
ンジスタの特性を向上することができる。
のように、ドーピング領域１９の表面に熱酸化膜２４が
形成される。このとき、窒化膜２３で覆われた部分は酸
化が免れる。その後、窒化膜２３のみが図３の（ｆ）の
ように除去され、さらに、全面にＡｓイオンが注入され
て薄膜トランジスタのソース及びドレインの拡散領域２
０が形成される。このとき、熱酸化膜２４で覆われたチ
ャネル領域はイオン注入されない。拡散領域２０が形成
された後熱酸化膜２４が除去され、多結晶シリコン１５
ａがパターニングされる。パターニングの後、中間絶縁
膜２１を堆積し、配線電極２２を形成して図３の（ｇ）
のような薄膜トランジスタを構成する。以上のように、
本実施例では、流動性を有する材料で犠牲膜１７を形成
し、該犠牲膜１７の表面を平坦化した後、犠牲膜１７及
び窒化膜２３を全面エッチングするので、ゲート電極１
３の上部付近のみの非晶質シリコン１５を選択的に露出
できる。これにより、将来チャネル領域が形成される付
近のみに不純物イオン１８をドーピングすることがで
き、ドーピング領域１９から結晶化を開始させることが
できる。そのため、チャネル領域に結晶粒界のない薄膜
トランジスタを製造することが可能となり、薄膜トラン
ジスタの特性を安定的に向上させることができる。ま
た、熱酸化膜２４を形成する工程を設けているので、ソ
ース及びドレインの拡散領域２０を形成する際に、自己
整合的に形成することができる。これにより、薄膜トラ
ンジスタの特性を向上することができる。
【００１６】第３の実施例 図４の（ａ）〜（ｆ）は、本発明の第３の実施例のトラ
ンジスタの製造方法を示す図であり、図１或いは図３と
共通する要素には共通の符号が付されている。第１，第
２の実施例と同様に、用意されたシリコン基板１１上に
絶縁膜１２とゲート電極１３とを形成し、そのゲート電
極１３にゲート絶縁膜１４を図４の（ａ）に示すように
被着する。ゲート絶縁膜１４を被着した後に、ゲート電
極１３を含む基板上に非晶質シリコン１５を１５０ｎｍ
厚で堆積し、さらに、ＣＶＤ法等により第１の絶縁膜で
ある窒化膜２５を非晶質シリコン１５上に形成する。窒
化膜２５は後工程における非晶質シリコン１５に対する
イオン注入阻止層及びシリサイド防止膜を成すものであ
り、ＣＶＤ法等による酸化膜でも可能である。窒化膜２
５を形成後、図４の（ｂ）のように第２の絶縁膜である
エッチング犠牲膜１７を窒化膜２５上に平坦に堆積す
る。犠牲膜１７は第１，第２の実施例と同様に、表面を
平坦にするために、例えば流動性の高いレジスト材ある
いはＳＯＧ等が用いられる。
ンジスタの製造方法を示す図であり、図１或いは図３と
共通する要素には共通の符号が付されている。第１，第
２の実施例と同様に、用意されたシリコン基板１１上に
絶縁膜１２とゲート電極１３とを形成し、そのゲート電
極１３にゲート絶縁膜１４を図４の（ａ）に示すように
被着する。ゲート絶縁膜１４を被着した後に、ゲート電
極１３を含む基板上に非晶質シリコン１５を１５０ｎｍ
厚で堆積し、さらに、ＣＶＤ法等により第１の絶縁膜で
ある窒化膜２５を非晶質シリコン１５上に形成する。窒
化膜２５は後工程における非晶質シリコン１５に対する
イオン注入阻止層及びシリサイド防止膜を成すものであ
り、ＣＶＤ法等による酸化膜でも可能である。窒化膜２
５を形成後、図４の（ｂ）のように第２の絶縁膜である
エッチング犠牲膜１７を窒化膜２５上に平坦に堆積す
る。犠牲膜１７は第１，第２の実施例と同様に、表面を
平坦にするために、例えば流動性の高いレジスト材ある
いはＳＯＧ等が用いられる。
【００１７】続いて絶縁膜１７と窒化膜２５の全面をエ
ッチングしてゲート電極１３の上部の非晶質シリコン膜
１５を露出させ、さらに、２００〜３００ｎｍの金属層
２６を形成する。金属層２６は非晶質シリコン膜１５と
４００〜５００℃で容易に反応し、合金または金属間化
合物を形成するようなものであり、例えばＡｕ（金）及
びＰｔ（白金）等である。金属層２６を形成した後、４
００〜５００℃の熱処理により、非晶質シリコン１５が
露出している部分のみシリサイド化してシリサイド層２
７を形成する。このとき、窒化膜２５で覆われている部
分ではシリサイド化が行われない。その後、未反応の金
属層２６を除去し、Ｎ2 雰囲気中で６２０℃の５〜８時
間の熱処理が行われ、非晶質シリコン１５が結晶化して
図４の（ｄ）のように多結晶シリコン１５ａが形成され
る。このシリサイド化された領域においては結晶化速度
が速く、また、結晶化率も速い。このため、シリサイド
化された領域以外で結晶化が開始されるときには、既
に、シリサイド化された領域における結晶化は終了して
いる。即ち、シリサイド化された領域以外では、自由に
核発生と結晶成長をするというよりはむしろ、シリサイ
ド層２７の多結晶シリコンを種（シード）として、固相
成長による結晶化が進行する。従って、シリサイド層２
７に対応するチャネル領域から将来ソース及びドレイン
となる方向へ結晶化が進むので、チャネル領域には結晶
粒界が存在しないことになる。
ッチングしてゲート電極１３の上部の非晶質シリコン膜
１５を露出させ、さらに、２００〜３００ｎｍの金属層
２６を形成する。金属層２６は非晶質シリコン膜１５と
４００〜５００℃で容易に反応し、合金または金属間化
合物を形成するようなものであり、例えばＡｕ（金）及
びＰｔ（白金）等である。金属層２６を形成した後、４
００〜５００℃の熱処理により、非晶質シリコン１５が
露出している部分のみシリサイド化してシリサイド層２
７を形成する。このとき、窒化膜２５で覆われている部
分ではシリサイド化が行われない。その後、未反応の金
属層２６を除去し、Ｎ2 雰囲気中で６２０℃の５〜８時
間の熱処理が行われ、非晶質シリコン１５が結晶化して
図４の（ｄ）のように多結晶シリコン１５ａが形成され
る。このシリサイド化された領域においては結晶化速度
が速く、また、結晶化率も速い。このため、シリサイド
化された領域以外で結晶化が開始されるときには、既
に、シリサイド化された領域における結晶化は終了して
いる。即ち、シリサイド化された領域以外では、自由に
核発生と結晶成長をするというよりはむしろ、シリサイ
ド層２７の多結晶シリコンを種（シード）として、固相
成長による結晶化が進行する。従って、シリサイド層２
７に対応するチャネル領域から将来ソース及びドレイン
となる方向へ結晶化が進むので、チャネル領域には結晶
粒界が存在しないことになる。
【００１８】続いて、図４の（ｅ）のように窒化膜２５
のみを除去し、シリサイド層２７をマスクとした不純物
イオンの注入を行う。この場合の不純物イオン注入で
は、全面にＡｓまたはＢＦ2 イオンが注入されるが、シ
リサイドで覆われた部分のチャネル領域にはイオンが注
入されない。その後、薄膜トランジスタのソース及びド
レインの拡散領域２０が形成される。ソース及びドレイ
ンの拡散領域２０が形成された後、シリサイド層２７が
除去され、さらに、多結晶シリコン１５ａがパターニン
グされる。パターニングの後、中間絶縁膜２１を堆積
し、配線電極２２を形成して図３の（ｇ）のような薄膜
トランジスタを構成する。以上のように、本実施例で
は、流動性を有する材料で犠牲膜１７を形成し、該犠牲
膜１７の表面を平坦化した後、犠牲膜１７及び窒化膜２
５を全面エッチングするので、ゲート電極１３の上部付
近のみの非晶質シリコン１５を選択的に露出できる。こ
れにより、将来チャネル領域が形成される付近のみをシ
リサイド化することができ、そのシリサイド化された部
分から結晶化を開始させることができる。そのため、チ
ャネル領域に結晶粒界のない薄膜トランジスタを製造す
ることが可能となる。また、シリサイド層２７を形成す
ることによって、ソース及びドレインの拡散領域２０
を、自己整合的に形成することができる。これにより、
薄膜トランジスタの特性をさらに向上することができ
る。
のみを除去し、シリサイド層２７をマスクとした不純物
イオンの注入を行う。この場合の不純物イオン注入で
は、全面にＡｓまたはＢＦ2 イオンが注入されるが、シ
リサイドで覆われた部分のチャネル領域にはイオンが注
入されない。その後、薄膜トランジスタのソース及びド
レインの拡散領域２０が形成される。ソース及びドレイ
ンの拡散領域２０が形成された後、シリサイド層２７が
除去され、さらに、多結晶シリコン１５ａがパターニン
グされる。パターニングの後、中間絶縁膜２１を堆積
し、配線電極２２を形成して図３の（ｇ）のような薄膜
トランジスタを構成する。以上のように、本実施例で
は、流動性を有する材料で犠牲膜１７を形成し、該犠牲
膜１７の表面を平坦化した後、犠牲膜１７及び窒化膜２
５を全面エッチングするので、ゲート電極１３の上部付
近のみの非晶質シリコン１５を選択的に露出できる。こ
れにより、将来チャネル領域が形成される付近のみをシ
リサイド化することができ、そのシリサイド化された部
分から結晶化を開始させることができる。そのため、チ
ャネル領域に結晶粒界のない薄膜トランジスタを製造す
ることが可能となる。また、シリサイド層２７を形成す
ることによって、ソース及びドレインの拡散領域２０
を、自己整合的に形成することができる。これにより、
薄膜トランジスタの特性をさらに向上することができ
る。
【００１９】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１〜第３の実施例では、基板としてシリコン
基板１１を用いているが、表面に絶縁膜が形成されたも
のであればよく、例えば、石英硝子基板等を用いても同
様に、品質のよい薄膜トランジスタを構成することがで
きる。 （２） 第１〜第３の実施例は、基板に対して単独に薄
膜トランジスタを形成する例を示しているが、積層構造
の薄膜トランジスタにも本発明は適用可能である。この
場合、例えば予めＭＯＳトランジスタが形成された基板
を用意し、そのＭＯＳトランジスタのゲート電極を第１
〜第３の実施例におけるゲート電極１３とすればよく。
後の工程は、第１〜第３の実施例で示したものとほぼ同
様の工程で、品質のよい薄膜トランジスタを構成するこ
とができる。 （３） 第１〜第３の実施例はＰチャネル型ＭＯＳトラ
ンジスタに対する製造方法を示しているが、Ｎチャネル
型ＭＯＳトランジスタについても同様の手順で製造する
ことができる。ただし、この場合には各第１〜第３の実
施例におけるイオン注入種及び注入条件を対応して変更
すればよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 第１〜第３の実施例では、基板としてシリコン
基板１１を用いているが、表面に絶縁膜が形成されたも
のであればよく、例えば、石英硝子基板等を用いても同
様に、品質のよい薄膜トランジスタを構成することがで
きる。 （２） 第１〜第３の実施例は、基板に対して単独に薄
膜トランジスタを形成する例を示しているが、積層構造
の薄膜トランジスタにも本発明は適用可能である。この
場合、例えば予めＭＯＳトランジスタが形成された基板
を用意し、そのＭＯＳトランジスタのゲート電極を第１
〜第３の実施例におけるゲート電極１３とすればよく。
後の工程は、第１〜第３の実施例で示したものとほぼ同
様の工程で、品質のよい薄膜トランジスタを構成するこ
とができる。 （３） 第１〜第３の実施例はＰチャネル型ＭＯＳトラ
ンジスタに対する製造方法を示しているが、Ｎチャネル
型ＭＯＳトランジスタについても同様の手順で製造する
ことができる。ただし、この場合には各第１〜第３の実
施例におけるイオン注入種及び注入条件を対応して変更
すればよい。
【００２０】
【発明の効果】以上詳細に説明したように、第１およひ
第２の発明によれば、チャネル領域となるゲート電極上
の非晶質半導体層を選択的に露出させ、その露出部分の
みに不純物を選択導入を行った後、非晶質半導体層を結
晶化させている。これにより、固相結晶化の際の優先核
発生領域が形成され、優先的に結晶の発生する場所が制
御される。そのため、薄膜トランジスタのチャネル領域
に存在する結晶粒界を制御することができ、大粒径化に
よる特性のバラツキが最小に抑制されて薄膜トランジス
タの特性を安定的に向上することができる。また、第２
の発明によれば、優先核発生領域の形成のための絶縁膜
を耐酸化性の絶縁膜とし、前記結晶化の後に優先核発生
領域上部のみに酸化膜を形成するようにしているので、
薄膜トランジスタのソース及びドレインを自己整合的に
形成することが可能となり、薄膜トランジスタの特性の
向上が期待できる。第３の発明では、チャネル領域とな
るゲート電極上の非晶質半導体層を選択的に露出させ、
金属層を堆積して熱処理を行い、その露出した部分の非
晶質半導体層に選択的にシリサイド層を形成している。
これにより、固相結晶化の際の優先核発生領域が形成さ
れ、優先的に結晶の発生する場所が制御される。そのた
め、薄膜トランジスタのチャネル領域に存在する結晶粒
界を制御することができ、大粒径化による特性のバラツ
キが最小に抑制されて薄膜トランジスタの特性を安定的
に向上することができる。また、シリサイド層は優先核
発生領域の上部のみに形成されるので、薄膜トランジス
タのソース及びドレインを自己整合的に形成することが
可能となり、薄膜トランジスタの特性の向上が期待でき
る。
第２の発明によれば、チャネル領域となるゲート電極上
の非晶質半導体層を選択的に露出させ、その露出部分の
みに不純物を選択導入を行った後、非晶質半導体層を結
晶化させている。これにより、固相結晶化の際の優先核
発生領域が形成され、優先的に結晶の発生する場所が制
御される。そのため、薄膜トランジスタのチャネル領域
に存在する結晶粒界を制御することができ、大粒径化に
よる特性のバラツキが最小に抑制されて薄膜トランジス
タの特性を安定的に向上することができる。また、第２
の発明によれば、優先核発生領域の形成のための絶縁膜
を耐酸化性の絶縁膜とし、前記結晶化の後に優先核発生
領域上部のみに酸化膜を形成するようにしているので、
薄膜トランジスタのソース及びドレインを自己整合的に
形成することが可能となり、薄膜トランジスタの特性の
向上が期待できる。第３の発明では、チャネル領域とな
るゲート電極上の非晶質半導体層を選択的に露出させ、
金属層を堆積して熱処理を行い、その露出した部分の非
晶質半導体層に選択的にシリサイド層を形成している。
これにより、固相結晶化の際の優先核発生領域が形成さ
れ、優先的に結晶の発生する場所が制御される。そのた
め、薄膜トランジスタのチャネル領域に存在する結晶粒
界を制御することができ、大粒径化による特性のバラツ
キが最小に抑制されて薄膜トランジスタの特性を安定的
に向上することができる。また、シリサイド層は優先核
発生領域の上部のみに形成されるので、薄膜トランジス
タのソース及びドレインを自己整合的に形成することが
可能となり、薄膜トランジスタの特性の向上が期待でき
る。
【図１】本発明の第１の実施例の薄膜トランジスタの製
造方法を示す図である。
造方法を示す図である。
【図２】従来の薄膜トランジスタの製造方法を説明する
図である。
図である。
【図３】本発明の第２の実施例の薄膜トランジスタの製
造方法を示す図である。
造方法を示す図である。
【図４】本発明の第３の実施例の薄膜トランジスタの製
造方法を示す図である。
造方法を示す図である。
１１ 基板 １２ 絶縁膜 １３ ゲート電極 １４ ゲート絶縁膜 １５ 非晶質シリコン １５ａ 多結晶シリコン １６，２３，２５ 窒化膜 １７ 犠牲膜 １８ 不純物イオン ２０ 拡散領域 ２４ 酸化膜 ２６ 金属層 ２７ シリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265
Claims (3)
- 【請求項１】 非晶質半導体を結晶化した部分を活性化
領域とする薄膜トランジスタの製造方法において、 絶縁膜の表面を有する基板上にゲート電極と該ゲート電
極を覆うゲート絶縁膜を形成する工程と、 前記基板に非晶質半導体層と第１の絶縁膜を順次堆積す
る工程と、 前記第１の絶縁膜上に流動性を有する第２の絶縁膜を堆
積し該第２の絶縁膜の表面を平坦にする工程と、 前記第２の絶縁膜及び前記第１の絶縁膜を全面エッチン
グし、前記非晶質半導体層の前記ゲート電極の上部のみ
を選択的に露出させる工程と、 前記非晶質半導体層の該露出部分のみに不純物を選択導
入する工程と、 熱処理により前記非晶質半導体層を結晶化させる工程と
を、 有することを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 非晶質半導体を結晶化した部分を活性化
領域とする薄膜トランジスタの製造方法において、 絶縁膜の表面を有する基板上にゲート電極と該ゲート電
極を覆うゲート絶縁膜を形成する工程と、 前記基板に非晶質半導体層と耐酸化性の絶縁膜を順次堆
積する工程と、 前記耐酸化性の絶縁膜上に流動性を有する第１の絶縁膜
を堆積し該第１の絶縁膜の表面を平坦にする工程と、 前記第１の絶縁膜及び前記耐酸化性の絶縁膜を全面エッ
チングし、前記非晶質半導体層の前記ゲート電極の上部
のみを選択的に露出させる工程と、 前記非晶質半導体層の該露出部分のみに不純物を選択導
入する工程と、 熱処理により前記非晶質半導体層を結晶化させる工程
と、 酸化処理を施すことにより前記非晶質半導体層の該露出
部分のみに酸化膜を選択形成する工程と、 前記耐酸化性の絶縁膜のみを除去し該除去された部分の
みに不純物を選択導入し薄膜トランジスタのソース及び
ドレインを形成する工程とを、 有することを特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 非晶質半導体を結晶化した部分を活性化
領域とする薄膜トランジスタの製造方法において、 絶縁膜の表面を有する基板上にゲート電極と該ゲート電
極を覆うゲート絶縁膜を形成する工程と、 前記基板に非晶質半導体層と第１の絶縁膜を順次堆積す
る工程と、 前記第１の絶縁膜上に流動性を有する第２の絶縁膜を堆
積し該第２の絶縁膜の表面を平坦にする工程と、 前記第２の絶縁膜及び前記第１の絶縁膜を全面エッチン
グし、前記非晶質半導体層の前記ゲート電極の上部のみ
を選択的に露出させる工程と、 前記非晶質半導体層の該露出部分を含む全面に金属層を
堆積する工程と、 熱処理により前記非晶質半導体層の該露出部分に選択的
にシリサイド層を形成し該非晶質半導体層を結晶化させ
る工程と、 未反応の金属層及び第１の絶縁膜を除去する工程と、 前記シリサイド層が形成されていない前記非晶質半導体
層に不純物を選択導入し薄膜トランジスタのソース及び
ドレインを形成する工程とを、 有することを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19928794A JPH0864828A (ja) | 1994-08-24 | 1994-08-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19928794A JPH0864828A (ja) | 1994-08-24 | 1994-08-24 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864828A true JPH0864828A (ja) | 1996-03-08 |
Family
ID=16405295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19928794A Withdrawn JPH0864828A (ja) | 1994-08-24 | 1994-08-24 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864828A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007283480A (ja) * | 2006-03-20 | 2007-11-01 | Semiconductor Energy Lab Co Ltd | マイクロマシン、およびその作製方法 |
| WO2012157287A1 (ja) * | 2011-05-19 | 2012-11-22 | パナソニック株式会社 | 半導体チップの製造方法 |
| US8470695B2 (en) | 2006-03-20 | 2013-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing micromachine having spatial portion within |
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| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1994
- 1994-08-24 JP JP19928794A patent/JPH0864828A/ja not_active Withdrawn
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| US9786687B2 (en) | 2000-03-08 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| US8884384B2 (en) | 2006-03-20 | 2014-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Micromachine and method for manufacturing the same |
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| JP2012243945A (ja) * | 2011-05-19 | 2012-12-10 | Panasonic Corp | 半導体チップの製造方法 |
| US9076859B2 (en) | 2011-05-19 | 2015-07-07 | Panasonic Intellectual Property Management Co., Ltd. | Method of manufacturing semiconductor chips |
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