JPH0613402A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0613402A JPH0613402A JP17058492A JP17058492A JPH0613402A JP H0613402 A JPH0613402 A JP H0613402A JP 17058492 A JP17058492 A JP 17058492A JP 17058492 A JP17058492 A JP 17058492A JP H0613402 A JPH0613402 A JP H0613402A
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Abstract
(57)【要約】
【目的】 この発明は、ゲート絶縁膜の劣化を防止し得
る半導体装置の製造方法を提供しようとするものであ
る。 【構成】 ゲート絶縁膜２上に非晶質シリコンを堆積さ
せ、この非晶質シリコンに熱処理を施し、再結晶化さ
せ、多結晶シリコン膜３に変える。このような方法であ
ると、再結晶化された多結晶シリコン膜３の結晶粒径を
大きくできる。結晶粒径が大きいと、その表面から高融
点金属によるシリサイデーション反応を行っても、その
金属のゲート絶縁膜２までの拡散が阻止され、拡散金属
によるゲート絶縁膜２の劣化が防止される。
る半導体装置の製造方法を提供しようとするものであ
る。 【構成】 ゲート絶縁膜２上に非晶質シリコンを堆積さ
せ、この非晶質シリコンに熱処理を施し、再結晶化さ
せ、多結晶シリコン膜３に変える。このような方法であ
ると、再結晶化された多結晶シリコン膜３の結晶粒径を
大きくできる。結晶粒径が大きいと、その表面から高融
点金属によるシリサイデーション反応を行っても、その
金属のゲート絶縁膜２までの拡散が阻止され、拡散金属
によるゲート絶縁膜２の劣化が防止される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関するもので、特にゲート絶縁膜の信頼性を改善で
きる製造方法に関する。
法に関するもので、特にゲート絶縁膜の信頼性を改善で
きる製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴは次のように製造さ
れている。まず、シリコン基板上にゲート酸化膜と、堆
積温度が６００℃以上のＬＰＣＶＤ法により多結晶シリ
コン膜とを形成し、この多結晶シリコン膜をパターニン
グしてゲ−ト電極を形成する。この後、ゲ−ト電極をマ
スクに用いてシリコン基板内に不純物イオンを注入し、
ソース・ドレイン領域を形成する。そして、シリコンと
の硅化物を作る比較的高融点の金属を基板全体につけ
て、不活性ガス雰囲気中で加熱して、基板上、多結晶シ
リコン上のみにシリサイドを選択的に成長させ、残りの
未反応の金属は、希ＮＨ4 Ｆ溶液にて、エッチングして
除去する。次に層間膜をつけ、開孔後、Ａｌにより配線
を形成してＭＯＳＦＥＴが完成する。
れている。まず、シリコン基板上にゲート酸化膜と、堆
積温度が６００℃以上のＬＰＣＶＤ法により多結晶シリ
コン膜とを形成し、この多結晶シリコン膜をパターニン
グしてゲ−ト電極を形成する。この後、ゲ−ト電極をマ
スクに用いてシリコン基板内に不純物イオンを注入し、
ソース・ドレイン領域を形成する。そして、シリコンと
の硅化物を作る比較的高融点の金属を基板全体につけ
て、不活性ガス雰囲気中で加熱して、基板上、多結晶シ
リコン上のみにシリサイドを選択的に成長させ、残りの
未反応の金属は、希ＮＨ4 Ｆ溶液にて、エッチングして
除去する。次に層間膜をつけ、開孔後、Ａｌにより配線
を形成してＭＯＳＦＥＴが完成する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＬＰＣＶＤ法により形成された多結晶シリコン膜は、結
晶粒径が小さい（平均粒径約３００オングストロ−ム）
ために、多結晶シリコン膜の上に形成されているシリサ
イドから、シリコンと化合している金属が多結晶シリコ
ン膜中を拡散して、さらには多結晶シリコン膜の下のゲ
ート酸化膜にまで至り、ゲート酸化膜としての特性の劣
化をもたらしている。特に耐圧特性においては、低電界
でゲート酸化膜が破壊される不良が多数発生している。
この発明は、上記のような点に鑑みてなされたもので、
その目的は、ゲート絶縁膜の劣化を防止し得る半導体装
置の製造方法を提供することにある。
ＬＰＣＶＤ法により形成された多結晶シリコン膜は、結
晶粒径が小さい（平均粒径約３００オングストロ−ム）
ために、多結晶シリコン膜の上に形成されているシリサ
イドから、シリコンと化合している金属が多結晶シリコ
ン膜中を拡散して、さらには多結晶シリコン膜の下のゲ
ート酸化膜にまで至り、ゲート酸化膜としての特性の劣
化をもたらしている。特に耐圧特性においては、低電界
でゲート酸化膜が破壊される不良が多数発生している。
この発明は、上記のような点に鑑みてなされたもので、
その目的は、ゲート絶縁膜の劣化を防止し得る半導体装
置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】この発明は、ゲート絶縁
膜上に非晶質のシリコンを堆積させ、この非晶質のシリ
コンを熱処理を施すことによって再結晶化させて多結晶
シリコンに変える。
膜上に非晶質のシリコンを堆積させ、この非晶質のシリ
コンを熱処理を施すことによって再結晶化させて多結晶
シリコンに変える。
【０００５】
【作用】再結晶化された多結晶シリコン膜は、その結晶
粒径が平均約１．５μｍと、ゲート絶縁膜上に直接に多
結晶シリコン膜を堆積させるに比較して、結晶粒径を大
きくできる。このように結晶粒径が大きくなった多結晶
シリコン膜では、その表面から高融点金属によるシリサ
イデーション反応を行っても、その高融点金属の拡散が
阻止され、高融点金属によるゲート絶縁膜の劣化が防止
される。
粒径が平均約１．５μｍと、ゲート絶縁膜上に直接に多
結晶シリコン膜を堆積させるに比較して、結晶粒径を大
きくできる。このように結晶粒径が大きくなった多結晶
シリコン膜では、その表面から高融点金属によるシリサ
イデーション反応を行っても、その高融点金属の拡散が
阻止され、高融点金属によるゲート絶縁膜の劣化が防止
される。
【０００６】
【実施例】以下、この発明を一実施例により説明する。
図１（ａ）〜（ｃ）は、それぞれこの発明の一実施例に
係わるＭＯＳＦＥＴを主要な工程毎に示した断面図、図
２は、この発明の一実施例に係わる装置完成後の断面
図、図３は、多結晶シリコンの平均粒径と耐圧不良との
関係を示す図である。
図１（ａ）〜（ｃ）は、それぞれこの発明の一実施例に
係わるＭＯＳＦＥＴを主要な工程毎に示した断面図、図
２は、この発明の一実施例に係わる装置完成後の断面
図、図３は、多結晶シリコンの平均粒径と耐圧不良との
関係を示す図である。
【０００７】まず、図１（ａ）に示すようにＰ型シリコ
ン基板１上にシリコン酸化膜（ＳｉＯ2 ）２を形成し、
シリコン酸化膜２上に、多結晶シリコン膜３を形成す
る。多結晶シリコン膜３は、１００％ＳｉＨ4 ガスを用
い、堆積温度５５０℃のＬＰＣＶＤ法により非晶質シリ
コンを３０００オングストロ−ム程度堆積して、Ｎ2 雰
囲気中で５８０℃、２０時間の熱処理を施して再結晶化
させて得たものである。ＬＰＣＶＤ法では、堆積温度を
高温とすると多結晶シリコンが形成され、低温とすると
非晶質シリコンが形成される。シリコンが多結晶化する
か非晶質化するかは堆積温度約６００℃を境にしてほぼ
決定され、６００℃以上であるとシリコンが多結晶化
し、６００℃以下であるとシリコンが非晶質化する。非
晶質シリコンの形成方法は次のような方法によっても良
い。即ち堆積温度が６００℃以上のＬＰＣＶＤ法により
多結晶シリコンを堆積させ、この多結晶シリコンにシリ
コンをイオン注入して非晶質化させる。また、スパッタ
リング法によっても非晶質シリコンを得ることができ
る。非晶質シリコンを多結晶化した後、この多結晶シリ
コン膜３に、ＰＯＣｌ3 ガス雰囲気中でリン拡散処理を
施し導電体化させる。次に、導電体化された多結晶シリ
コン膜３を、写真蝕刻法を用いてパタ−ニングした後、
所望のゲ−ト電極の形状にパターニングする。
ン基板１上にシリコン酸化膜（ＳｉＯ2 ）２を形成し、
シリコン酸化膜２上に、多結晶シリコン膜３を形成す
る。多結晶シリコン膜３は、１００％ＳｉＨ4 ガスを用
い、堆積温度５５０℃のＬＰＣＶＤ法により非晶質シリ
コンを３０００オングストロ−ム程度堆積して、Ｎ2 雰
囲気中で５８０℃、２０時間の熱処理を施して再結晶化
させて得たものである。ＬＰＣＶＤ法では、堆積温度を
高温とすると多結晶シリコンが形成され、低温とすると
非晶質シリコンが形成される。シリコンが多結晶化する
か非晶質化するかは堆積温度約６００℃を境にしてほぼ
決定され、６００℃以上であるとシリコンが多結晶化
し、６００℃以下であるとシリコンが非晶質化する。非
晶質シリコンの形成方法は次のような方法によっても良
い。即ち堆積温度が６００℃以上のＬＰＣＶＤ法により
多結晶シリコンを堆積させ、この多結晶シリコンにシリ
コンをイオン注入して非晶質化させる。また、スパッタ
リング法によっても非晶質シリコンを得ることができ
る。非晶質シリコンを多結晶化した後、この多結晶シリ
コン膜３に、ＰＯＣｌ3 ガス雰囲気中でリン拡散処理を
施し導電体化させる。次に、導電体化された多結晶シリ
コン膜３を、写真蝕刻法を用いてパタ−ニングした後、
所望のゲ−ト電極の形状にパターニングする。
【０００８】次に、図１（ｂ）に示すようにパターニン
グした多結晶シリコン膜３をマスクとして、低ドーズ量
のリンをイオン注入して、シリコン基板上にＮ- 型領域
４を形成し、基板全面に、シリコン酸化膜（ＳｉＯ2 ）
をＣＶＤ法により堆積させ、異方性エッチングにより多
結晶シリコン膜３の側壁上にシリコン酸化（ＳｉＯ2）
膜５を形成する。次に、図１（ｃ）に示すように、基板
全面を後酸化した後に多結晶シリコン膜３とシリコン酸
化膜（ＳｉＯ2 ）５をマスクとして高ドーズ量のヒ素を
イオン注入して、Ｎ+ 型領域６を形成し、Ｎ2 雰囲気中
で熱処理をして、ソース・ドレイン領域を活性化させ
る。その後、後酸化膜を除去し、基板全面に高融点金属
としてチタンを５００オングストロ−ムの厚さに堆積さ
せ、不活性ガス、あるいは還元性ガス雰囲気中で５００
〜７００℃の温度で加熱して、ソース・ドレイン領域の
シリコン基板１上、およびゲート電極である多結晶シリ
コン膜３上のみに選択的に硅化チタン膜７を形成し、そ
れ以外の未反応のチタンはＨ2 ＳＯ4 とＨ2 Ｏ2 の混合
溶液で除去する。
グした多結晶シリコン膜３をマスクとして、低ドーズ量
のリンをイオン注入して、シリコン基板上にＮ- 型領域
４を形成し、基板全面に、シリコン酸化膜（ＳｉＯ2 ）
をＣＶＤ法により堆積させ、異方性エッチングにより多
結晶シリコン膜３の側壁上にシリコン酸化（ＳｉＯ2）
膜５を形成する。次に、図１（ｃ）に示すように、基板
全面を後酸化した後に多結晶シリコン膜３とシリコン酸
化膜（ＳｉＯ2 ）５をマスクとして高ドーズ量のヒ素を
イオン注入して、Ｎ+ 型領域６を形成し、Ｎ2 雰囲気中
で熱処理をして、ソース・ドレイン領域を活性化させ
る。その後、後酸化膜を除去し、基板全面に高融点金属
としてチタンを５００オングストロ−ムの厚さに堆積さ
せ、不活性ガス、あるいは還元性ガス雰囲気中で５００
〜７００℃の温度で加熱して、ソース・ドレイン領域の
シリコン基板１上、およびゲート電極である多結晶シリ
コン膜３上のみに選択的に硅化チタン膜７を形成し、そ
れ以外の未反応のチタンはＨ2 ＳＯ4 とＨ2 Ｏ2 の混合
溶液で除去する。
【０００９】チタンの代わりに、硅化物を構成する高融
点の金属としてVII 族のコバルト、ニッケル、VIａ族の
クロム、モリブデン、タングステンＶａ族のバナジウ
ム、ニオブ、タンタル、III ａ族のジルコニウム、ハフ
ニウムおよび鉛、プラチナのいずれか一つ、またはこれ
らの合金が使用できる。
点の金属としてVII 族のコバルト、ニッケル、VIａ族の
クロム、モリブデン、タングステンＶａ族のバナジウ
ム、ニオブ、タンタル、III ａ族のジルコニウム、ハフ
ニウムおよび鉛、プラチナのいずれか一つ、またはこれ
らの合金が使用できる。
【００１０】次に、図２に示すように例えばシリコン酸
化膜等で成る層間膜８を全面に堆積させ、コンタクト孔
を開孔してＡｌを用いて配線９を形成することにより、
この発明の一実施例に係わるＭＯＳＦＥＴが完成する。
化膜等で成る層間膜８を全面に堆積させ、コンタクト孔
を開孔してＡｌを用いて配線９を形成することにより、
この発明の一実施例に係わるＭＯＳＦＥＴが完成する。
【００１１】以上、説明した本発明の非晶質シリコンを
再結晶させた多結晶シリコン膜を用いれば、結晶粒の粒
径が、直接に多結晶シリコンを形成する場合に比べて大
きくなり、硅化チタン膜からのチタンの拡散が抑えら
れ、ゲート酸化膜２へチタンが拡散することがなくな
る。従って、信頼性の高いゲート酸化膜２を得ることが
できる。
再結晶させた多結晶シリコン膜を用いれば、結晶粒の粒
径が、直接に多結晶シリコンを形成する場合に比べて大
きくなり、硅化チタン膜からのチタンの拡散が抑えら
れ、ゲート酸化膜２へチタンが拡散することがなくな
る。従って、信頼性の高いゲート酸化膜２を得ることが
できる。
【００１２】図３は、この発明を用いて作製したゲート
絶縁膜の耐圧特性を示す図であり、電界によりゲート絶
縁膜が破壊される耐圧不良に対する多結晶シリコンの平
均粒径依存性である。尚、図３に示す耐圧不良は、特に
Ｂモ−ドの不良を示したものである。Ｂモ−ドとは耐圧
不良のランクを表すもので、通常、キャパシタに所定電
流Ｉthが流れた時の電界が、１ＭＶ／ｃｍ以下の場合を
Ａモ−ド、１ＭＶ／ｃｍ以上８ＭＶ／ｃｍ以下の場合を
Ｂモ−ド、８ＭＶ／ｃｍ以上の場合をＣモ−ドと称して
いる。本明細書のＢモ−ドは、これに従っている。
絶縁膜の耐圧特性を示す図であり、電界によりゲート絶
縁膜が破壊される耐圧不良に対する多結晶シリコンの平
均粒径依存性である。尚、図３に示す耐圧不良は、特に
Ｂモ−ドの不良を示したものである。Ｂモ−ドとは耐圧
不良のランクを表すもので、通常、キャパシタに所定電
流Ｉthが流れた時の電界が、１ＭＶ／ｃｍ以下の場合を
Ａモ−ド、１ＭＶ／ｃｍ以上８ＭＶ／ｃｍ以下の場合を
Ｂモ−ド、８ＭＶ／ｃｍ以上の場合をＣモ−ドと称して
いる。本明細書のＢモ−ドは、これに従っている。
【００１３】従来の方法のような多結晶シリコン膜を用
いるとＢモードの不良が多いが、非晶質シリコンを堆積
させ、これを再結晶化させた膜を用いると平均粒径が約
１．５μｍと大きくなるたためにＢモードの不良が減少
し、ゲート絶縁膜としての信頼性が向上する。
いるとＢモードの不良が多いが、非晶質シリコンを堆積
させ、これを再結晶化させた膜を用いると平均粒径が約
１．５μｍと大きくなるたためにＢモードの不良が減少
し、ゲート絶縁膜としての信頼性が向上する。
【００１４】
【発明の効果】以上説明したように、この発明によれば
ゲート絶縁膜の劣化を防止し得る半導体装置の製造方法
を提供できる。
ゲート絶縁膜の劣化を防止し得る半導体装置の製造方法
を提供できる。
【図１】図１（ａ）〜（ｃ）はそれぞれ、この発明の一
実施例に係わる半導体装置の製造方法を主要な工程毎に
示した断面図。
実施例に係わる半導体装置の製造方法を主要な工程毎に
示した断面図。
【図２】図２は、この発明の一実施例に係わる製造方法
によって製造された半導体装置の断面図。
によって製造された半導体装置の断面図。
【図３】図３は多結晶シリコンの平均粒径と耐圧不良と
の関係を示す図。
の関係を示す図。
１…Ｐ型シリコン基板、２…ゲート酸化膜、３…多結晶
シリコン膜、４…Ｎ- 型領域、５…シリコン酸化膜、６
…Ｎ+ 型領域、７…硅化チタン膜、８…層間膜、９…配
線。
シリコン膜、４…Ｎ- 型領域、５…シリコン酸化膜、６
…Ｎ+ 型領域、７…硅化チタン膜、８…層間膜、９…配
線。
Claims (3)
- 【請求項１】 シリコン基板上にゲ−ト絶縁膜として機
能する第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に非晶質シリコン膜を形成する工程
と、 前記非晶質シリコン膜に熱処理を施して結晶成長させ、
多結晶シリコン膜とする工程と、 前記多結晶シリコン膜に不純物を拡散させる工程と、 前記多結晶シリコン膜をパターニングして所望のゲ−ト
電極パタ−ンを形成する工程と、 前記基板の上方に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を異方性エッチングして、パターニン
グされた多結晶シリコン膜の側壁のみにこの第２の前記
絶縁膜を残す工程と、 前記基板上の選ばれた領域、および前記ゲ−ト電極パタ
−ンの上部領域それぞれの表面にシリコンを露出させる
工程と、 シリサイドを形成するための金属を前記基板の上方に形
成する工程と、 不活性ガス又は還元性ガス雰囲気中で熱処理を施して、
前記基板上の選ばれた領域に露出したシリコンと前記金
属、および前記ゲ−ト電極パタ−ンの上部領域に露出し
たシリコンと前記金属とをそれぞれ反応させ、シリサイ
ドを形成する工程と、 前記金属のうち未反応の部分を除去する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記非晶質シリコン膜は、堆積温度を低
温としたＬＰＣＶＤ法、スパッタリング法のうちのいず
れかにより形成されることを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 前記非晶質シリコン膜は、堆積温度を高
温としたＬＰＣＶＤ法により多結晶シリコンを前記基板
の上方に堆積させ、この多結晶シリコンにシリコンをイ
オン注入して、多結晶を非晶質化して形成されることを
特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17058492A JPH0613402A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17058492A JPH0613402A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613402A true JPH0613402A (ja) | 1994-01-21 |
Family
ID=15907550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17058492A Pending JPH0613402A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613402A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231091A (ja) * | 1994-02-17 | 1995-08-29 | Nec Corp | 半導体装置の製造方法 |
| US6040629A (en) * | 1997-02-05 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having silicided elements of short length |
| US6239471B1 (en) | 1996-12-10 | 2001-05-29 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and manufacturing method thereof |
| US6359321B2 (en) | 1997-02-04 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and method of fabricating the same |
| KR100338096B1 (ko) * | 1995-04-04 | 2002-11-21 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극제조방법 |
| JP2006522481A (ja) * | 2003-03-28 | 2006-09-28 | サイプレス セミコンダクター コーポレイション | Ｍｏｓトランジスタのためのゲート電極 |
| WO2008099499A1 (ja) * | 2007-02-16 | 2008-08-21 | Fujitsu Limited | Ｐ型ｍｏｓトランジスタの製造方法、そのｐ型ｍｏｓトランジスタを含むｃｍｏｓ型の半導体装置の製造方法、及び、その製造方法によって製造されたｃｍｏｓ型の半導体装置 |
-
1992
- 1992-06-29 JP JP17058492A patent/JPH0613402A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231091A (ja) * | 1994-02-17 | 1995-08-29 | Nec Corp | 半導体装置の製造方法 |
| KR100338096B1 (ko) * | 1995-04-04 | 2002-11-21 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극제조방법 |
| US6239471B1 (en) | 1996-12-10 | 2001-05-29 | Mitsubishi Denki Kabushiki Kaisha | MIS transistor and manufacturing method thereof |
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| US6107156A (en) * | 1997-02-05 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Silicide layer forming method and semiconductor integrated circuit |
| JP2006522481A (ja) * | 2003-03-28 | 2006-09-28 | サイプレス セミコンダクター コーポレイション | Ｍｏｓトランジスタのためのゲート電極 |
| WO2008099499A1 (ja) * | 2007-02-16 | 2008-08-21 | Fujitsu Limited | Ｐ型ｍｏｓトランジスタの製造方法、そのｐ型ｍｏｓトランジスタを含むｃｍｏｓ型の半導体装置の製造方法、及び、その製造方法によって製造されたｃｍｏｓ型の半導体装置 |
| US8470653B2 (en) | 2007-02-16 | 2013-06-25 | Fujitsu Limited | Method for manufacturing a P-type MOS transistor, method for manufacturing a CMOS-type semiconductor apparatus having the P-type MOS transistor, and CMOS-type semiconductor apparatus manufactured using the manufacturing method |
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