JPH08148686A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH08148686A JPH08148686A JP28773794A JP28773794A JPH08148686A JP H08148686 A JPH08148686 A JP H08148686A JP 28773794 A JP28773794 A JP 28773794A JP 28773794 A JP28773794 A JP 28773794A JP H08148686 A JPH08148686 A JP H08148686A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Abstract
(57)【要約】
【目的】ドレイン耐圧を含めた基本特性が優れたゲート
長が短かいトップ・ゲート型ＴＦＴの構造および製造方
法を提供する。 【構成】チャネル領域１０３ａｃのシリコンの未結合手
は、ゲート酸化膜１０４ａとチャネル領域１０３ａｃと
の界面近傍のシリコンの未結合手のみが水素で終端して
いる。
長が短かいトップ・ゲート型ＴＦＴの構造および製造方
法を提供する。 【構成】チャネル領域１０３ａｃのシリコンの未結合手
は、ゲート酸化膜１０４ａとチャネル領域１０３ａｃと
の界面近傍のシリコンの未結合手のみが水素で終端して
いる。
Description
【０００１】
【産業上の利用分野】本発明はトップ・ゲート型の薄膜
トランジスタの構造およびその製造方法に関する。
トランジスタの構造およびその製造方法に関する。
【０００２】
【従来の技術】近年、多結晶シリコン膜は薄膜トランジ
スタ（ＴＦＴ）の材料などとして注目されている。特
に、ＳＲＡＭにおける負荷素子，アクティブ・マトリッ
クス型ＬＣＤにおける駆動素子やスチッチング素子への
応用がさかんである。
スタ（ＴＦＴ）の材料などとして注目されている。特
に、ＳＲＡＭにおける負荷素子，アクティブ・マトリッ
クス型ＬＣＤにおける駆動素子やスチッチング素子への
応用がさかんである。
【０００３】このようなＴＦＴでは、ドレイン領域とソ
ース領域との間のリーク電流やオフ電流に対するオン電
流の比等の電気特性を向上させることが重要な課題とな
っている。これらの課題を解決する方法の１つとして、
例えば、アイ．ダブリュー．ウー（Ｉ．Ｗ．Ｗｕ）等に
よるアイ・イー・イー・イー−エレクトロン−デバイス
−レターズ，第１０巻，第３号，１２３−１２５ペー
ジ，１９８９年（ＩＥＥＥ−ＥＬＥＣＴＲＯＮ−ＤＥＶ
ＩＣＥ−ＬＥＴＴＥＲＳ，Ｖｏｌ．１０，Ｎｏ．３，ｐ
ｐ．１２３−１２５，１９８９）およびプロシーディン
グス−オブ−ザ−エス・アイ・ディー，第３１−４巻，
３０７−３１０ページ，１９９０年（Ｐｒｏｃｅｅｄｉ
ｎｇｓ−ｏｆ−ｔｈｅ−ＳＩＤ．Ｖｏｌ．３１／４，ｐ
ｐ．３０７−３１０，１９９０）等に報告されているよ
うに、プラズマ水素化処理が重視されている。
ース領域との間のリーク電流やオフ電流に対するオン電
流の比等の電気特性を向上させることが重要な課題とな
っている。これらの課題を解決する方法の１つとして、
例えば、アイ．ダブリュー．ウー（Ｉ．Ｗ．Ｗｕ）等に
よるアイ・イー・イー・イー−エレクトロン−デバイス
−レターズ，第１０巻，第３号，１２３−１２５ペー
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グス−オブ−ザ−エス・アイ・ディー，第３１−４巻，
３０７−３１０ページ，１９９０年（Ｐｒｏｃｅｅｄｉ
ｎｇｓ−ｏｆ−ｔｈｅ−ＳＩＤ．Ｖｏｌ．３１／４，ｐ
ｐ．３０７−３１０，１９９０）等に報告されているよ
うに、プラズマ水素化処理が重視されている。
【０００４】トップ・ゲート型の薄膜トランジスタの断
面模式図である図１０を参照すると、上記ウー等の報告
におけるＴＦＴは次のように形成される。
面模式図である図１０を参照すると、上記ウー等の報告
におけるＴＦＴは次のように形成される。
【０００５】まず、溶融石英ガラスからなる基板２０１
表面に、減圧化学気相成長法（ＬＰＣＶＤ）による膜厚
１００ｎｍ程度の非晶質シリコン膜が堆積される。６０
０℃程度の窒素雰囲気で４時間程度の熱処理が施され、
非晶質シリコン膜が多結晶シリコン膜に変換される。こ
の多結晶シリコン膜はＰ型である。この多結晶シリコン
膜がパターニングされ、島状の多結晶シリコン膜パター
ン２０３が形成される。ＬＰＣＶＤにより膜厚１００ｎ
ｍ程度のゲート酸化膜２０４が堆積された後、膜厚３５
０ｎｍ程度の多結晶シリコン膜からなるゲート電極２０
５が形成される。このゲート電極２０５をマスクにして
２×１０15ｃｍ-2程度の燐のイオン注入が行なわれ、６
００℃程度の熱処理によりこの燐が活性化され、多結晶
シリコン膜パターン２０３にはＮ+ 型のソース領域２０
３ａおよびドレイン領域２０３ｂが形成され，チャネル
領域２０３ｃが残置される。このとき、ゲート電極２０
５もＮ+ 型になる。次に、ＬＰＣＶＤにより、膜厚７０
０ｎｍ程度のノンドープの酸化シリコン膜からなる層間
絶縁膜２０６が形成される。この層間絶縁膜２０６にそ
れぞれソース領域２０３ａ，ドレイン領域２０３ｂに達
するコンタクト孔２０７が形成され、Ａｌ−Ｓｉ−Ｃｕ
合金からなる金属電極２０８がエッチング形成され、さ
らに、４５０℃のフォーミングガス（Ｈ2 −Ｎ2 ）中で
３０分程度の合金化処理が行なわれる。続いて、基板温
度３５０℃，Ｈ2 −Ａｒ混合ガス，パワー密度０．２１
Ｗ／ｃｍ2 ，周波数３０ｋＨｚの条件下での平行平板型
プラズマ反応室で、プラズマ水素化処理が行なわれる。
このプラズマ水素化処理により、ソース領域２０３ａ，
ドレイン領域２０３ｂおよびチャネル領域２０３ｃから
なる多結晶シリコン膜パターン２０３内のシリコンの未
結合手が水素で終端する（シリコンのダングリング結合
に水素が結合する）ことになる。
表面に、減圧化学気相成長法（ＬＰＣＶＤ）による膜厚
１００ｎｍ程度の非晶質シリコン膜が堆積される。６０
０℃程度の窒素雰囲気で４時間程度の熱処理が施され、
非晶質シリコン膜が多結晶シリコン膜に変換される。こ
の多結晶シリコン膜はＰ型である。この多結晶シリコン
膜がパターニングされ、島状の多結晶シリコン膜パター
ン２０３が形成される。ＬＰＣＶＤにより膜厚１００ｎ
ｍ程度のゲート酸化膜２０４が堆積された後、膜厚３５
０ｎｍ程度の多結晶シリコン膜からなるゲート電極２０
５が形成される。このゲート電極２０５をマスクにして
２×１０15ｃｍ-2程度の燐のイオン注入が行なわれ、６
００℃程度の熱処理によりこの燐が活性化され、多結晶
シリコン膜パターン２０３にはＮ+ 型のソース領域２０
３ａおよびドレイン領域２０３ｂが形成され，チャネル
領域２０３ｃが残置される。このとき、ゲート電極２０
５もＮ+ 型になる。次に、ＬＰＣＶＤにより、膜厚７０
０ｎｍ程度のノンドープの酸化シリコン膜からなる層間
絶縁膜２０６が形成される。この層間絶縁膜２０６にそ
れぞれソース領域２０３ａ，ドレイン領域２０３ｂに達
するコンタクト孔２０７が形成され、Ａｌ−Ｓｉ−Ｃｕ
合金からなる金属電極２０８がエッチング形成され、さ
らに、４５０℃のフォーミングガス（Ｈ2 −Ｎ2 ）中で
３０分程度の合金化処理が行なわれる。続いて、基板温
度３５０℃，Ｈ2 −Ａｒ混合ガス，パワー密度０．２１
Ｗ／ｃｍ2 ，周波数３０ｋＨｚの条件下での平行平板型
プラズマ反応室で、プラズマ水素化処理が行なわれる。
このプラズマ水素化処理により、ソース領域２０３ａ，
ドレイン領域２０３ｂおよびチャネル領域２０３ｃから
なる多結晶シリコン膜パターン２０３内のシリコンの未
結合手が水素で終端する（シリコンのダングリング結合
に水素が結合する）ことになる。
【０００６】ドレイン電流ＩDS−ゲート電圧ＶG 特性の
グラフである図１１（ａ）とトラップ準位低減率および
スレッショルド電圧ＶTHのプラズマ水素化処理時間依存
性を示すグラフである図１１（ｂ）とを参照すると、上
記ウー等による報告でのＴＦＴの電気特性は、次のよう
になっている。
グラフである図１１（ａ）とトラップ準位低減率および
スレッショルド電圧ＶTHのプラズマ水素化処理時間依存
性を示すグラフである図１１（ｂ）とを参照すると、上
記ウー等による報告でのＴＦＴの電気特性は、次のよう
になっている。
【０００７】ゲート長Ｌ＝５０μｍ，ゲート幅Ｗ＝２０
μｍのＴＦＴに対して、ドレイン電圧ＶDS＝５Ｖを印加
したとき，ゲート電圧ＶG に対するドレイン電流ＩDSの
変化は、次のようになる。プラズマ水素化処理を１６時
間行なったＴＦＴは、プラズマ水素化処理を行なわなか
ったＴＦＴに対して、リーク電流が約２桁低下し、オン
電流がＶG ＝２０Ｖで約３桁，ＶG ＝５Ｖで約５桁上昇
し、サブスレッショルド特性も改善される〔図１１
（ａ）〕。トラップ準位低減率はプラズマ水素化処理時
間と共に上昇し、ドレイン電圧ＶDS＝５Ｖでのスレッシ
ョルド電圧ＶTHはプラズマ水素化処理時間と共に低くな
る。トラップ準位低減率の上昇およびスレッショルド電
圧ＶTHの低下は、１６時間程度の処理により概ね飽和し
ている〔図１１（ｂ）〕。
μｍのＴＦＴに対して、ドレイン電圧ＶDS＝５Ｖを印加
したとき，ゲート電圧ＶG に対するドレイン電流ＩDSの
変化は、次のようになる。プラズマ水素化処理を１６時
間行なったＴＦＴは、プラズマ水素化処理を行なわなか
ったＴＦＴに対して、リーク電流が約２桁低下し、オン
電流がＶG ＝２０Ｖで約３桁，ＶG ＝５Ｖで約５桁上昇
し、サブスレッショルド特性も改善される〔図１１
（ａ）〕。トラップ準位低減率はプラズマ水素化処理時
間と共に上昇し、ドレイン電圧ＶDS＝５Ｖでのスレッシ
ョルド電圧ＶTHはプラズマ水素化処理時間と共に低くな
る。トラップ準位低減率の上昇およびスレッショルド電
圧ＶTHの低下は、１６時間程度の処理により概ね飽和し
ている〔図１１（ｂ）〕。
【０００８】
【発明が解決しようとする課題】上記ウー等の報告によ
るＴＦＴの改善は、Ｌ＝５０μｍというようにゲート長
が極めて長いＴＦＴに対するものである。ゲート長Ｌが
短かいＴＦＴに対して、上記報告の結果の採用の可否の
検討を行なうため、本発明者らは（層間絶縁膜の構成を
除いて）基本的にはこれらの報告に示された製造方法に
よりＴＦＴを作成し、Ｌ依存性に関する測定を試みた。
るＴＦＴの改善は、Ｌ＝５０μｍというようにゲート長
が極めて長いＴＦＴに対するものである。ゲート長Ｌが
短かいＴＦＴに対して、上記報告の結果の採用の可否の
検討を行なうため、本発明者らは（層間絶縁膜の構成を
除いて）基本的にはこれらの報告に示された製造方法に
よりＴＦＴを作成し、Ｌ依存性に関する測定を試みた。
【０００９】ＴＦＴは、その構造上からも明らかなよう
に、チャネル領域がフローティング状態になっており、
ドレイン電圧ＶDSによりチャネル電位ＶBODYが変化す
る。また、ＶBODY＝０．６Ｖとなると、寄生バイポーラ
動作が起り、ＴＦＴの電気特性が変動してしまう。した
がって、ＶBODY＝０．６Ｖとするドレイン電圧ＶDSが充
分に高い値であることが必要になる。ところが、層間絶
縁膜がノンドープの酸化シリコン膜と平坦な表面を有す
るＢＰＳＧ膜との積層膜からなるとき、本発明者らの測
定結果によると、１６時間のプラズマ水素化処理を行な
ったＴＦＴでは、Ｌ〈１０μｍの場合、ＶDS〈６ＶでＶ
BODY＝０．６Ｖとなり、ＴＦＴの耐圧の劣化，スレッシ
ョルド電圧の変動等が生じる。±２０％の電源電圧の変
動に対する電気特性の保証要求からは、このようなＴＦ
Ｔは例えば５Ｖ系の半導体装置に組み込めないことにな
る。
に、チャネル領域がフローティング状態になっており、
ドレイン電圧ＶDSによりチャネル電位ＶBODYが変化す
る。また、ＶBODY＝０．６Ｖとなると、寄生バイポーラ
動作が起り、ＴＦＴの電気特性が変動してしまう。した
がって、ＶBODY＝０．６Ｖとするドレイン電圧ＶDSが充
分に高い値であることが必要になる。ところが、層間絶
縁膜がノンドープの酸化シリコン膜と平坦な表面を有す
るＢＰＳＧ膜との積層膜からなるとき、本発明者らの測
定結果によると、１６時間のプラズマ水素化処理を行な
ったＴＦＴでは、Ｌ〈１０μｍの場合、ＶDS〈６ＶでＶ
BODY＝０．６Ｖとなり、ＴＦＴの耐圧の劣化，スレッシ
ョルド電圧の変動等が生じる。±２０％の電源電圧の変
動に対する電気特性の保証要求からは、このようなＴＦ
Ｔは例えば５Ｖ系の半導体装置に組み込めないことにな
る。
【００１０】したがて本発明の目的は、プラズマ水素化
処理によるＴＦＴのリーク電流，オン電流等の改善は多
少低めになるものの、ＴＦＴの耐圧の劣化，スレッショ
ルド電圧の変動等が抑制される構造のトップ・ゲート型
のＴＦＴとその製造方法とを提供することにある。
処理によるＴＦＴのリーク電流，オン電流等の改善は多
少低めになるものの、ＴＦＴの耐圧の劣化，スレッショ
ルド電圧の変動等が抑制される構造のトップ・ゲート型
のＴＦＴとその製造方法とを提供することにある。
【００１１】
【課題を解決するための手段】本発明の薄膜トランジス
タの第１の態様は、基板表面を覆う絶縁膜表面に設けら
れた一導電型の多結晶シリコン膜からなる多結晶シリコ
ン膜パターンと、この多結晶シリコン膜パターンに設け
られたチャネル領域，逆導電型のソース領域およびドレ
イン領域と、ゲート酸化膜を介してこのチャネル領域上
に設けられたゲート電極と、このゲート電極およびこの
多結晶シリコン膜パターンを覆う層間絶縁膜と、この層
間絶縁膜に設けられコンタクト孔を介してそれぞれこの
ソース領域およびこのドレイン領域に接続される金属電
極とを有するトップ・ゲート型の薄膜トランジスタにお
いて、上記層間絶縁膜が、ノンドープの酸化シリコン膜
と導電型不純物がドープされた酸化シリコン系の膜との
積層膜からなり、上記ゲート酸化膜と上記チャネル領域
との界面近傍のこのチャネル領域のシリコンの未結合手
と、上記ソース領域の少なくとも一部のシリコンの未結
合手と、上記ドレイン領域の少なくとも一部のシリコン
の未結合手とが水素で終端している。
タの第１の態様は、基板表面を覆う絶縁膜表面に設けら
れた一導電型の多結晶シリコン膜からなる多結晶シリコ
ン膜パターンと、この多結晶シリコン膜パターンに設け
られたチャネル領域，逆導電型のソース領域およびドレ
イン領域と、ゲート酸化膜を介してこのチャネル領域上
に設けられたゲート電極と、このゲート電極およびこの
多結晶シリコン膜パターンを覆う層間絶縁膜と、この層
間絶縁膜に設けられコンタクト孔を介してそれぞれこの
ソース領域およびこのドレイン領域に接続される金属電
極とを有するトップ・ゲート型の薄膜トランジスタにお
いて、上記層間絶縁膜が、ノンドープの酸化シリコン膜
と導電型不純物がドープされた酸化シリコン系の膜との
積層膜からなり、上記ゲート酸化膜と上記チャネル領域
との界面近傍のこのチャネル領域のシリコンの未結合手
と、上記ソース領域の少なくとも一部のシリコンの未結
合手と、上記ドレイン領域の少なくとも一部のシリコン
の未結合手とが水素で終端している。
【００１２】本発明の薄膜トランジスタの第２の態様
は、基板表面を覆う絶縁膜表面に設けられた一導電型の
多結晶シリコン膜からなる多結晶シリコン膜パターン
と、この多結晶シリコン膜パターンに設けられたチャネ
ル領域，逆導電型のソース領域およびドレイン領域と、
ゲート酸化膜を介してこのチャネル領域上に設けられた
ゲート電極と、このゲート電極およびこの多結晶シリコ
ン膜パターンを覆う層間絶縁膜と、この層間絶縁膜に設
けられコンタクト孔を介してそれぞれこのソース領域お
よびこのドレイン領域に接続される金属電極とを有する
トップ・ゲート型の薄膜トランジスタにおいて、上記層
間絶縁膜が、ノンドープの酸化シリコン膜と導電型不純
物がドープされた酸化シリコン系の膜との積層膜からな
り、上記ゲート酸化膜と上記チャネル領域との界面近傍
のこのチャネル領域のシリコンの未結合手と、上記ドレ
イン領域の少なくとも一部のシリコンの未結合手とが水
素で終端している。好ましくは、上記ソース領域に接続
される上記金属電極が、上記層間絶縁膜の表面におい
て、上記チャネル領域の少なくとも一部とこのソース領
域とを覆う姿態を有する。さらに好ましくは、上記層間
絶縁膜の膜中に、上記チャネル領域の少なくとも一部と
このソース領域とを覆う姿態の第２の多結晶シリコン膜
パターンもしくは窒化シリコン膜パターンからなる拡散
阻止膜パターンを有する。
は、基板表面を覆う絶縁膜表面に設けられた一導電型の
多結晶シリコン膜からなる多結晶シリコン膜パターン
と、この多結晶シリコン膜パターンに設けられたチャネ
ル領域，逆導電型のソース領域およびドレイン領域と、
ゲート酸化膜を介してこのチャネル領域上に設けられた
ゲート電極と、このゲート電極およびこの多結晶シリコ
ン膜パターンを覆う層間絶縁膜と、この層間絶縁膜に設
けられコンタクト孔を介してそれぞれこのソース領域お
よびこのドレイン領域に接続される金属電極とを有する
トップ・ゲート型の薄膜トランジスタにおいて、上記層
間絶縁膜が、ノンドープの酸化シリコン膜と導電型不純
物がドープされた酸化シリコン系の膜との積層膜からな
り、上記ゲート酸化膜と上記チャネル領域との界面近傍
のこのチャネル領域のシリコンの未結合手と、上記ドレ
イン領域の少なくとも一部のシリコンの未結合手とが水
素で終端している。好ましくは、上記ソース領域に接続
される上記金属電極が、上記層間絶縁膜の表面におい
て、上記チャネル領域の少なくとも一部とこのソース領
域とを覆う姿態を有する。さらに好ましくは、上記層間
絶縁膜の膜中に、上記チャネル領域の少なくとも一部と
このソース領域とを覆う姿態の第２の多結晶シリコン膜
パターンもしくは窒化シリコン膜パターンからなる拡散
阻止膜パターンを有する。
【００１３】本発明の薄膜トラジスタの第３の態様は、
基板表面を覆う絶縁膜表面に設けられた一導電型の多結
晶シリコン膜からなる多結晶シリコン膜パターンと、こ
の多結晶シリコン膜パターンに設けられたチャネル領
域，逆導電型のソース領域およびドレイン領域と、ゲー
ト酸化膜を介してこのチャネル領域上に設けられたゲー
ト電極と、このゲート電極およびこの多結晶シリコン膜
パターンを覆う層間絶縁膜と、この層間絶縁膜に設けら
れコンタクト孔を介してそれぞれこのソース領域および
このドレイン領域に接続される金属電極とを有するトッ
プ・ゲート型の薄膜トランジスタにおいて、少なくとも
上記ドレイン領域上を覆う部分での上記層間絶縁膜が第
１のノンドープの酸化シリコン膜と導電型不純物がドー
プされた酸化シリコン系の膜との積層膜からなり、少な
くとも上記ソース領域上を覆う部分でのこの層間絶縁膜
がこの第１のノンドープの酸化シリコン膜と第２のノン
ドープの酸化シリコン膜とからなり、上記ゲート酸化膜
と上記チャネル領域との界面近傍のこのチャネル領域の
シリコンの未結合手と、上記ドレイン領域の少なくとも
一部のシリコンの未結合手とが水素で終端している。
基板表面を覆う絶縁膜表面に設けられた一導電型の多結
晶シリコン膜からなる多結晶シリコン膜パターンと、こ
の多結晶シリコン膜パターンに設けられたチャネル領
域，逆導電型のソース領域およびドレイン領域と、ゲー
ト酸化膜を介してこのチャネル領域上に設けられたゲー
ト電極と、このゲート電極およびこの多結晶シリコン膜
パターンを覆う層間絶縁膜と、この層間絶縁膜に設けら
れコンタクト孔を介してそれぞれこのソース領域および
このドレイン領域に接続される金属電極とを有するトッ
プ・ゲート型の薄膜トランジスタにおいて、少なくとも
上記ドレイン領域上を覆う部分での上記層間絶縁膜が第
１のノンドープの酸化シリコン膜と導電型不純物がドー
プされた酸化シリコン系の膜との積層膜からなり、少な
くとも上記ソース領域上を覆う部分でのこの層間絶縁膜
がこの第１のノンドープの酸化シリコン膜と第２のノン
ドープの酸化シリコン膜とからなり、上記ゲート酸化膜
と上記チャネル領域との界面近傍のこのチャネル領域の
シリコンの未結合手と、上記ドレイン領域の少なくとも
一部のシリコンの未結合手とが水素で終端している。
【００１４】本発明の薄膜トランジスタの製造方法の第
１の態様は、基板表面に絶縁膜を形成し、この絶縁膜表
面に一導電型の多結晶シリコン膜パターンを形成し、こ
の多結晶シリコン膜パターン表面を覆うゲート酸化膜を
形成し、このゲート酸化膜表面にゲート電極を形成し、
このゲート電極に自己整合的な逆導電型のソース領域お
よびドレイン領域をこの多結晶シリコン膜パターンに形
成する工程と、ノンドープの酸化シリコン膜と導電型不
純物がドープされた酸化シリコン系の膜とが積層されて
なる層間絶縁膜を全面に形成する工程と、上記ソース領
域，上記ドレイン領域に達するコンタクト孔を上記層間
絶縁膜に形成し、このコンタクト孔を介してこのソース
領域，このドレイン領域にそれぞれ接続される金属電極
を形成る工程と、所定時間のプラズマ水素化処理を行な
い、上記多結晶シリコン膜パターン表面の少なくとも一
部のシリコンの未結合手を水素で終端させる工程とを有
する。好ましくは、上記ソース領域に接続される上記金
属電極が、上記層間絶縁膜の表面において、上記チャネ
ル領域の少なくとも一部とこのソース領域とを覆う姿態
を有する形状に形成される。さらに好ましくは、上記プ
ラズマ水素化処理以降の工程が、上記シリコンの未結合
手を終端する水素の解離する温度より低い温度で行なわ
れる。
１の態様は、基板表面に絶縁膜を形成し、この絶縁膜表
面に一導電型の多結晶シリコン膜パターンを形成し、こ
の多結晶シリコン膜パターン表面を覆うゲート酸化膜を
形成し、このゲート酸化膜表面にゲート電極を形成し、
このゲート電極に自己整合的な逆導電型のソース領域お
よびドレイン領域をこの多結晶シリコン膜パターンに形
成する工程と、ノンドープの酸化シリコン膜と導電型不
純物がドープされた酸化シリコン系の膜とが積層されて
なる層間絶縁膜を全面に形成する工程と、上記ソース領
域，上記ドレイン領域に達するコンタクト孔を上記層間
絶縁膜に形成し、このコンタクト孔を介してこのソース
領域，このドレイン領域にそれぞれ接続される金属電極
を形成る工程と、所定時間のプラズマ水素化処理を行な
い、上記多結晶シリコン膜パターン表面の少なくとも一
部のシリコンの未結合手を水素で終端させる工程とを有
する。好ましくは、上記ソース領域に接続される上記金
属電極が、上記層間絶縁膜の表面において、上記チャネ
ル領域の少なくとも一部とこのソース領域とを覆う姿態
を有する形状に形成される。さらに好ましくは、上記プ
ラズマ水素化処理以降の工程が、上記シリコンの未結合
手を終端する水素の解離する温度より低い温度で行なわ
れる。
【００１５】本発明の薄膜トランジスタの製造方法の第
２の態様は、基板表面に絶縁膜を形成し、この絶縁膜表
面に一導電型の第１の多結晶シリコン膜パターンを形成
し、この第１の多結晶シリコン膜パターン表面を覆うゲ
ート酸化膜を形成し、このゲート酸化膜表面にゲート電
極を形成し、このゲート電極に自己整合的な逆導電型の
ソース領域およびドレイン領域をこの第１の多結晶シリ
コン膜パターンに形成する工程と、上記ゲート電極およ
び上記多結晶シリコン膜パターンを覆う少なくともノン
ドープの酸化シリコン膜を含んだ第１の層間絶縁膜を形
成する工程と、上記第１の層間絶縁膜表面に、上記チャ
ネル領域の少なくとも一部と上記ソース領域とを覆う姿
態を有する第２の多結晶シリコン膜パターンもしくは窒
化シリコン膜パターンからなる拡散阻止膜を形成する工
程と、上記拡散阻止膜パターン表面を含めて上記第１の
層間絶縁膜表面を覆い，導電型不純物がドープされた酸
化シリコン系の膜からなる第２の層間絶縁膜を形成する
工程と、上記第２の層間絶縁膜，上記拡散阻止膜パター
ンおよび上記第１の層間絶縁膜等を貫通して上記ソース
領域に達する第１のコンタクト孔と、この第２の層間絶
縁膜およびこの第１の層間絶縁膜等を貫通して上記ドレ
イン領域に達する第２のコンタクト孔とを形成し、この
第１および第２のコンタクト孔を介してそれぞれこのソ
ース領域およびこのドレイン領域に接続される金属電極
を形成る工程と、所定時間のプラズマ水素化処理を行な
い、上記第１の多結晶シリコン膜パターン表面の少なく
とも一部のシリコンの未結合手を水素で終端させる工程
とを有する。好ましくは、上記プラズマ水素化処理以降
の工程が、上記シリコンの未結合手を終端する水素の解
離する温度より低い温度で行なわれる。
２の態様は、基板表面に絶縁膜を形成し、この絶縁膜表
面に一導電型の第１の多結晶シリコン膜パターンを形成
し、この第１の多結晶シリコン膜パターン表面を覆うゲ
ート酸化膜を形成し、このゲート酸化膜表面にゲート電
極を形成し、このゲート電極に自己整合的な逆導電型の
ソース領域およびドレイン領域をこの第１の多結晶シリ
コン膜パターンに形成する工程と、上記ゲート電極およ
び上記多結晶シリコン膜パターンを覆う少なくともノン
ドープの酸化シリコン膜を含んだ第１の層間絶縁膜を形
成する工程と、上記第１の層間絶縁膜表面に、上記チャ
ネル領域の少なくとも一部と上記ソース領域とを覆う姿
態を有する第２の多結晶シリコン膜パターンもしくは窒
化シリコン膜パターンからなる拡散阻止膜を形成する工
程と、上記拡散阻止膜パターン表面を含めて上記第１の
層間絶縁膜表面を覆い，導電型不純物がドープされた酸
化シリコン系の膜からなる第２の層間絶縁膜を形成する
工程と、上記第２の層間絶縁膜，上記拡散阻止膜パター
ンおよび上記第１の層間絶縁膜等を貫通して上記ソース
領域に達する第１のコンタクト孔と、この第２の層間絶
縁膜およびこの第１の層間絶縁膜等を貫通して上記ドレ
イン領域に達する第２のコンタクト孔とを形成し、この
第１および第２のコンタクト孔を介してそれぞれこのソ
ース領域およびこのドレイン領域に接続される金属電極
を形成る工程と、所定時間のプラズマ水素化処理を行な
い、上記第１の多結晶シリコン膜パターン表面の少なく
とも一部のシリコンの未結合手を水素で終端させる工程
とを有する。好ましくは、上記プラズマ水素化処理以降
の工程が、上記シリコンの未結合手を終端する水素の解
離する温度より低い温度で行なわれる。
【００１６】本発明の薄膜トランジスタの製造方法の第
３の態様は、基板表面に絶縁膜を形成し、この絶縁膜表
面に一導電型の多結晶シリコン膜パターンを形成し、こ
の多結晶シリコン膜パターン表面を覆うゲート酸化膜を
形成し、このゲート酸化膜表面にゲート電極を形成し、
このゲート電極に自己整合的な逆導電型のソース領域お
よびドレイン領域をこの多結晶シリコン膜パターンに形
成する工程と、上記ゲート電極および多結晶シリコン膜
パターン表面を覆う第１のノンドープの酸化シリコン膜
を形成し、この第１のノンドープの酸化シリコン膜表面
を覆う導電型不純物がドープされた酸化シリコン系の膜
を形成し、この酸化シリコン系の膜上面を平坦化し、少
なくとも上記ソース領域上を覆うこの酸化シリコン系の
膜を選択的に除去する工程と、全面に第２のノンドープ
の酸化シリコン膜を形成し、この第２のノンドープの酸
化シリコン膜表面を覆うフォトレジスト膜を形成し、上
記酸化シリコン系の膜上面が露出するまでこのフォトレ
ジスト膜およびこの第２のノンドープの酸化シリコン膜
をエッチバックする工程と、上記第２のノンドープの酸
化シリコン膜および上記第１のノンドープの酸化シリコ
ン膜等を貫通して上記ソース領域に達する第１のコンタ
クト孔と、上記酸化シリコン系の膜およびこの第１のノ
ンドープの酸化シリコン膜等を貫通して上記ドレイン領
域に達する第２のコンタクト孔とを形成し、この第１お
よび第２のコンタクト孔を介してそれぞれこのソース領
域およびこのドレイン領域に接続される金属電極を形成
る工程と、所定時間のプラズマ水素化処理を行ない、上
記第１の多結晶シリコン膜パターン表面の少なくとも一
部のシリコンの未結合手を水素で終端させる工程とを有
する。好ましくは、上記プラズマ水素化処理以降の工程
が、上記シリコンの未結合手を終端する水素の解離する
温度より低い温度で行なわれる。
３の態様は、基板表面に絶縁膜を形成し、この絶縁膜表
面に一導電型の多結晶シリコン膜パターンを形成し、こ
の多結晶シリコン膜パターン表面を覆うゲート酸化膜を
形成し、このゲート酸化膜表面にゲート電極を形成し、
このゲート電極に自己整合的な逆導電型のソース領域お
よびドレイン領域をこの多結晶シリコン膜パターンに形
成する工程と、上記ゲート電極および多結晶シリコン膜
パターン表面を覆う第１のノンドープの酸化シリコン膜
を形成し、この第１のノンドープの酸化シリコン膜表面
を覆う導電型不純物がドープされた酸化シリコン系の膜
を形成し、この酸化シリコン系の膜上面を平坦化し、少
なくとも上記ソース領域上を覆うこの酸化シリコン系の
膜を選択的に除去する工程と、全面に第２のノンドープ
の酸化シリコン膜を形成し、この第２のノンドープの酸
化シリコン膜表面を覆うフォトレジスト膜を形成し、上
記酸化シリコン系の膜上面が露出するまでこのフォトレ
ジスト膜およびこの第２のノンドープの酸化シリコン膜
をエッチバックする工程と、上記第２のノンドープの酸
化シリコン膜および上記第１のノンドープの酸化シリコ
ン膜等を貫通して上記ソース領域に達する第１のコンタ
クト孔と、上記酸化シリコン系の膜およびこの第１のノ
ンドープの酸化シリコン膜等を貫通して上記ドレイン領
域に達する第２のコンタクト孔とを形成し、この第１お
よび第２のコンタクト孔を介してそれぞれこのソース領
域およびこのドレイン領域に接続される金属電極を形成
る工程と、所定時間のプラズマ水素化処理を行ない、上
記第１の多結晶シリコン膜パターン表面の少なくとも一
部のシリコンの未結合手を水素で終端させる工程とを有
する。好ましくは、上記プラズマ水素化処理以降の工程
が、上記シリコンの未結合手を終端する水素の解離する
温度より低い温度で行なわれる。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】トップ・ゲート型ＴＦＴの断面模式図であ
る図１を参照すると、本発明の第１の実施例のＴＦＴは
Ｎチャネル型のＴＦＴであり、次のように形成される。
る図１を参照すると、本発明の第１の実施例のＴＦＴは
Ｎチャネル型のＴＦＴであり、次のように形成される。
【００１９】まず、合成石英ガラスからなる基板１０１
表面に、ＣＶＤによりノンドープの下地酸化シリコン膜
１０２が堆積される。なお、基板１０１としては、単結
晶シリコン基板の場合もある。また、下地酸化シリコン
膜１０２の代りに他の絶縁膜を用いることもある。この
場合、例えば窒化シリコン膜，あるいは、ＢＰＳＧ膜に
ノンドープの酸化シリコン膜が積層されたように、この
絶縁膜の上面が導電型不純物を含まない絶縁膜であるこ
とが必要である。成膜温度が５００℃，原料ガスがＳｉ
2 Ｈ6 からなるＬＰＣＶＤにより、下地酸化シリコン膜
１０２表面に膜厚８０ｎｍ程度の非晶質シリコン膜が堆
積される。６００℃の窒素雰囲気で１２時間程度の熱処
理が施され、非晶質シリコン膜が多結晶シリコン膜に変
換される。この変換に前後して、全面に２×１０17ｃｍ
-2程度のボロンのイオン注入が行なわれ、この多結晶シ
リコン膜はＰ型になる。この多結晶シリコン膜がパター
ニングされ、多結晶シリコン膜パターン１０３ａが残置
される。
表面に、ＣＶＤによりノンドープの下地酸化シリコン膜
１０２が堆積される。なお、基板１０１としては、単結
晶シリコン基板の場合もある。また、下地酸化シリコン
膜１０２の代りに他の絶縁膜を用いることもある。この
場合、例えば窒化シリコン膜，あるいは、ＢＰＳＧ膜に
ノンドープの酸化シリコン膜が積層されたように、この
絶縁膜の上面が導電型不純物を含まない絶縁膜であるこ
とが必要である。成膜温度が５００℃，原料ガスがＳｉ
2 Ｈ6 からなるＬＰＣＶＤにより、下地酸化シリコン膜
１０２表面に膜厚８０ｎｍ程度の非晶質シリコン膜が堆
積される。６００℃の窒素雰囲気で１２時間程度の熱処
理が施され、非晶質シリコン膜が多結晶シリコン膜に変
換される。この変換に前後して、全面に２×１０17ｃｍ
-2程度のボロンのイオン注入が行なわれ、この多結晶シ
リコン膜はＰ型になる。この多結晶シリコン膜がパター
ニングされ、多結晶シリコン膜パターン１０３ａが残置
される。
【００２０】次に、膜厚１００ｎｍ程度のノンドープの
ゲート酸化膜１０４ａがＬＰＣＶＤにより形成され、多
結晶シリコン膜パターン１０３ａ表面を含めて下地酸化
シリコン膜１０２表面が覆われる。膜厚２００ｎｍ程度
の多結晶シリコン膜がＬＰＣＶＤにより形成され、ゲー
ト酸化膜１０４ａの表面が覆われる。この多結晶シリコ
ン膜がパターニングされ、ゲート電極１０５ａが残置形
成される。続いて、５０ｋｅＶ，１×１０15ｃｍ-2の燐
のイオン注入が行なわれ、ゲート電極１０５ａがＮ+ 型
になり、このゲート電極１０５ａに自己整合的なＮ+ 型
のソース領域１０３ａａおよびドレイン領域１０３ａｂ
が上記多結晶シリコン膜パターン１０３ａに形成され、
同時に、ゲート電極１０５ａ直下の多結晶シリコン膜パ
ターン１０３ａからなるチャネル領域１０３ａｃも残置
形成される。本実施例では、ゲート電極１０５ａがＮ+
型多結晶シリコン膜から構成されているが、本発明はこ
れに限定されるものではなく、シリサイド構造あるいは
ポリサイド構造のゲート電極でもよく、さらにはメタル
ゲート電極でもよい。
ゲート酸化膜１０４ａがＬＰＣＶＤにより形成され、多
結晶シリコン膜パターン１０３ａ表面を含めて下地酸化
シリコン膜１０２表面が覆われる。膜厚２００ｎｍ程度
の多結晶シリコン膜がＬＰＣＶＤにより形成され、ゲー
ト酸化膜１０４ａの表面が覆われる。この多結晶シリコ
ン膜がパターニングされ、ゲート電極１０５ａが残置形
成される。続いて、５０ｋｅＶ，１×１０15ｃｍ-2の燐
のイオン注入が行なわれ、ゲート電極１０５ａがＮ+ 型
になり、このゲート電極１０５ａに自己整合的なＮ+ 型
のソース領域１０３ａａおよびドレイン領域１０３ａｂ
が上記多結晶シリコン膜パターン１０３ａに形成され、
同時に、ゲート電極１０５ａ直下の多結晶シリコン膜パ
ターン１０３ａからなるチャネル領域１０３ａｃも残置
形成される。本実施例では、ゲート電極１０５ａがＮ+
型多結晶シリコン膜から構成されているが、本発明はこ
れに限定されるものではなく、シリサイド構造あるいは
ポリサイド構造のゲート電極でもよく、さらにはメタル
ゲート電極でもよい。
【００２１】次に、ＬＰＣＶＤ等により、全面に膜厚５
０ｎｍ程度のノンドープの酸化シリコン膜と膜厚３５０
ｎｍ程度のＢＰＳＧ膜とが順次堆積され、さらに、９０
０℃，３０分程度の熱処理が施され、概ね平坦な上面を
有する層間絶縁膜１０６ａが形成される。本実施例では
ソース領域１０３ａａおよびドレイン領域１０３ａｂ上
面にはゲート酸化膜１０４ａが残置されているため、こ
れらソース領域１０３ａａおよびドレイン領域１０３ａ
ｂ上面での広義の層間絶縁膜の構造は、膜厚１５０ｎｍ
程度のノンドープの酸化シリコン膜と膜厚３５０ｎｍ程
度のＢＰＳＧ膜とからなる。なお、本実施例の積層構造
の層間絶縁膜では、窒化シリコン膜のように水素に対す
る拡散を阻止する膜を構成成分として含むことは好まし
くない。また、本実施例では、層間絶縁膜１０６ａを構
成する導電型不純物がドープされた酸化シリコン系の膜
としてＢＰＳＧ膜を採用しているが、これに限定される
ものではなく、ＰＳＧ膜，ＢＳＧ膜等を用いることも可
能であり、これらの積層膜を用いてもよい。また、ソー
ス領域１０３ａａおよびドレイン領域１０３ａｂがＬＤ
Ｄ構造，あるいはソース領域１０３ａａおよびドレイン
領域１０３ａｂがゲート電極１０５ａに対してオフ・セ
ットとなるとき、これらソース領域１０３ａａおよびド
レイン領域１０３ａｂ上面ではゲート酸化膜１０４ａ除
去されることから、上記のように例えば膜厚５０ｎｍ程
度のノンドープの酸化シリコン膜によりこれらソース領
域１０３ａａおよびドレイン領域１０３ａｂ上面を再度
覆っておくことが必要となる。
０ｎｍ程度のノンドープの酸化シリコン膜と膜厚３５０
ｎｍ程度のＢＰＳＧ膜とが順次堆積され、さらに、９０
０℃，３０分程度の熱処理が施され、概ね平坦な上面を
有する層間絶縁膜１０６ａが形成される。本実施例では
ソース領域１０３ａａおよびドレイン領域１０３ａｂ上
面にはゲート酸化膜１０４ａが残置されているため、こ
れらソース領域１０３ａａおよびドレイン領域１０３ａ
ｂ上面での広義の層間絶縁膜の構造は、膜厚１５０ｎｍ
程度のノンドープの酸化シリコン膜と膜厚３５０ｎｍ程
度のＢＰＳＧ膜とからなる。なお、本実施例の積層構造
の層間絶縁膜では、窒化シリコン膜のように水素に対す
る拡散を阻止する膜を構成成分として含むことは好まし
くない。また、本実施例では、層間絶縁膜１０６ａを構
成する導電型不純物がドープされた酸化シリコン系の膜
としてＢＰＳＧ膜を採用しているが、これに限定される
ものではなく、ＰＳＧ膜，ＢＳＧ膜等を用いることも可
能であり、これらの積層膜を用いてもよい。また、ソー
ス領域１０３ａａおよびドレイン領域１０３ａｂがＬＤ
Ｄ構造，あるいはソース領域１０３ａａおよびドレイン
領域１０３ａｂがゲート電極１０５ａに対してオフ・セ
ットとなるとき、これらソース領域１０３ａａおよびド
レイン領域１０３ａｂ上面ではゲート酸化膜１０４ａ除
去されることから、上記のように例えば膜厚５０ｎｍ程
度のノンドープの酸化シリコン膜によりこれらソース領
域１０３ａａおよびドレイン領域１０３ａｂ上面を再度
覆っておくことが必要となる。
【００２２】次に、公知のフォトリソグラフィ技術およ
びドライエッチング技術により、層間絶縁膜１０６ａ等
を貫通してソース領域１０３ａａ，ドレイン領域１０３
ａｂ等に達するコンタクト孔１０７ａが形成される。ス
パッタリングにより全面に例えば膜厚１μｍ程度のＡｌ
−Ｓｉ−Ｃｕ合金膜が堆積され、この合金膜が公知のフ
ォトリソグラフィ技術およびドライエッチング技術によ
りパターニングされ、コンタクト孔１０７ａを介してソ
ース領域１０３ａａ，ドレイン領域１０３ａｂ等にそれ
ぞれ接続される金属電極１０８ａが形成される。さら
に、４００℃のフォーミングガス（Ｈ2 −Ｎ2 ）中で２
０分間程度の熱処理が施され、ソース領域１０３ａａ，
ドレイン領域１０３ａｂ等と金属電極１０８ａとの間に
オーミックな接続が得られる。なお、コンタクト孔１０
７ａと金属電極１０８ａとの間には（例えばＴｉＷ，Ｔ
ｉ，ＴｉＳｉ2 ，ＴｉＮ等の）バリア膜を設けてもよ
く、またコンタクト孔１０８ａがタングステン膜により
充填されていてもよい。さらになお、金属電極１０８ａ
の構成材料としては、上記Ａｌ−Ｓｉ−Ｃｕ合金膜に限
定されるものではない。
びドライエッチング技術により、層間絶縁膜１０６ａ等
を貫通してソース領域１０３ａａ，ドレイン領域１０３
ａｂ等に達するコンタクト孔１０７ａが形成される。ス
パッタリングにより全面に例えば膜厚１μｍ程度のＡｌ
−Ｓｉ−Ｃｕ合金膜が堆積され、この合金膜が公知のフ
ォトリソグラフィ技術およびドライエッチング技術によ
りパターニングされ、コンタクト孔１０７ａを介してソ
ース領域１０３ａａ，ドレイン領域１０３ａｂ等にそれ
ぞれ接続される金属電極１０８ａが形成される。さら
に、４００℃のフォーミングガス（Ｈ2 −Ｎ2 ）中で２
０分間程度の熱処理が施され、ソース領域１０３ａａ，
ドレイン領域１０３ａｂ等と金属電極１０８ａとの間に
オーミックな接続が得られる。なお、コンタクト孔１０
７ａと金属電極１０８ａとの間には（例えばＴｉＷ，Ｔ
ｉ，ＴｉＳｉ2 ，ＴｉＮ等の）バリア膜を設けてもよ
く、またコンタクト孔１０８ａがタングステン膜により
充填されていてもよい。さらになお、金属電極１０８ａ
の構成材料としては、上記Ａｌ−Ｓｉ−Ｃｕ合金膜に限
定されるものではない。
【００２３】続いて、基板温度３５０℃，Ｈ2 −Ａｒ混
合ガス，パワー密度０．２１Ｗ／ｃｍ2 ，周波数３０ｋ
Ｈｚの条件下での平行平板型プラズマ反応室で、３０分
間のプラズマ水素化処理（この時間での処理である理由
は後述する）が行なわれ、図１に示したＴＦＴが得られ
る。このプラズマ水素化処理により、チャネル領域１０
３ａｃでは上記ウー等の報告と異なり、これとゲート酸
化膜１０４ａとの界面の近傍のシリコンの未結合手のみ
が水素で終端する（シリコンのダングリング結合に水素
が結合する）ことになる（この論拠も後述する）。一
方、ソース領域１０３ａａおよびドレイン領域１０３ａ
ｂでは、（上記ウー等の報告と同様に）これらとゲート
酸化膜１０４ａとの界面を含めてこれら界面からさらに
内部のシリコンの未結合手も水素で終端することにな
る。
合ガス，パワー密度０．２１Ｗ／ｃｍ2 ，周波数３０ｋ
Ｈｚの条件下での平行平板型プラズマ反応室で、３０分
間のプラズマ水素化処理（この時間での処理である理由
は後述する）が行なわれ、図１に示したＴＦＴが得られ
る。このプラズマ水素化処理により、チャネル領域１０
３ａｃでは上記ウー等の報告と異なり、これとゲート酸
化膜１０４ａとの界面の近傍のシリコンの未結合手のみ
が水素で終端する（シリコンのダングリング結合に水素
が結合する）ことになる（この論拠も後述する）。一
方、ソース領域１０３ａａおよびドレイン領域１０３ａ
ｂでは、（上記ウー等の報告と同様に）これらとゲート
酸化膜１０４ａとの界面を含めてこれら界面からさらに
内部のシリコンの未結合手も水素で終端することにな
る。
【００２４】その後、目的に応じてパッシベーション膜
の形成が行なわれ、さらに実装工程が施されるが、これ
らの工程が（後述する実験結果から明かなになるよう
に）５００℃より高いの温度で行なわれるのは好ましく
ない。
の形成が行なわれ、さらに実装工程が施されるが、これ
らの工程が（後述する実験結果から明かなになるよう
に）５００℃より高いの温度で行なわれるのは好ましく
ない。
【００２５】寄生バイポーラ動作が発生するドレイン電
圧ＶDSのプラズマ水素化処理時間依存性を示すグラフで
ある図２と、スレッショルド電圧ＶTHのプラズマ水素化
処理時間依存性を示すグラフである図３と、多結晶シリ
コン膜中に含まれる水素量のプラズマ処理時間依存性を
示すグラフである図４とを併せて参照すると、上記第１
の実施例におけるチャネル領域１０３ａｃにおけるシリ
コンの未結合手への水素の結合の様相とプラズマ水素化
処理の時間設定との論拠が明確になる。
圧ＶDSのプラズマ水素化処理時間依存性を示すグラフで
ある図２と、スレッショルド電圧ＶTHのプラズマ水素化
処理時間依存性を示すグラフである図３と、多結晶シリ
コン膜中に含まれる水素量のプラズマ処理時間依存性を
示すグラフである図４とを併せて参照すると、上記第１
の実施例におけるチャネル領域１０３ａｃにおけるシリ
コンの未結合手への水素の結合の様相とプラズマ水素化
処理の時間設定との論拠が明確になる。
【００２６】まず、金属電極１０８ａの形成，フォーミ
ングガスによる熱処理までは上記第１の実施例と同様に
形成した後、プラズマ水素化処理の時間を変化させ場合
に、寄生バイポーラ動作が発生するドレイン電圧ＶDSと
スレッショルド電圧ＶTHとの時間依存性の測定を行なっ
た。このときのＴＦＴはゲート長Ｌ＝６．０μｍ，ゲー
ト幅Ｗ＝２．０μｍである。
ングガスによる熱処理までは上記第１の実施例と同様に
形成した後、プラズマ水素化処理の時間を変化させ場合
に、寄生バイポーラ動作が発生するドレイン電圧ＶDSと
スレッショルド電圧ＶTHとの時間依存性の測定を行なっ
た。このときのＴＦＴはゲート長Ｌ＝６．０μｍ，ゲー
ト幅Ｗ＝２．０μｍである。
【００２７】寄生バイポーラ動作が発生するドレイン電
圧ＶDSの時間依存性に関しては、次のような結果が得ら
る。前述したように、チャネル領域１０３ａｃのチャネ
ル電位ＶBODY＝０．６Ｖで寄生バイポーラ動作が起る
が、ＶBODY＝０．６Ｖとするドレイン電圧ＶDSは次のよ
うになる。プラズマ水素化処理が無い場合にはＶDS＝
６．５Ｖであり、プラズマ水素化処理時間が３０分間，
６０分間，１５０分間のときＶDS＝６．４Ｖ，６．０
Ｖ，５．９Ｖとなる。つまり、ＶBODY＝０．６Ｖとする
ＶDSはプラズマ水素化処理の時間に伴なって減少する
が、ほぼ６０分間の処理によりこのＶDSの減少は飽和す
る〔図２〕。この結果から、プラズマ水素化処理時間が
６０分間以上であると、５Ｖ系の半導体装置には採用で
きないことになる。
圧ＶDSの時間依存性に関しては、次のような結果が得ら
る。前述したように、チャネル領域１０３ａｃのチャネ
ル電位ＶBODY＝０．６Ｖで寄生バイポーラ動作が起る
が、ＶBODY＝０．６Ｖとするドレイン電圧ＶDSは次のよ
うになる。プラズマ水素化処理が無い場合にはＶDS＝
６．５Ｖであり、プラズマ水素化処理時間が３０分間，
６０分間，１５０分間のときＶDS＝６．４Ｖ，６．０
Ｖ，５．９Ｖとなる。つまり、ＶBODY＝０．６Ｖとする
ＶDSはプラズマ水素化処理の時間に伴なって減少する
が、ほぼ６０分間の処理によりこのＶDSの減少は飽和す
る〔図２〕。この結果から、プラズマ水素化処理時間が
６０分間以上であると、５Ｖ系の半導体装置には採用で
きないことになる。
【００２８】スレッショルド電圧ＶTHの時間依存性に関
しては、次のような結果が得らる。上記のようなディメ
ンジョンを有するＴＦＴにおいて、ＶDS＝５．０Ｖとし
たときのＶTHもプラズマ水素化処理の時間に伴なって減
少するが、処理時間が３０分間の場合には急激に減少
し、それ以降は緩やかに減少し、ほぼ１２０分間の処理
により飽和する〔図３〕。
しては、次のような結果が得らる。上記のようなディメ
ンジョンを有するＴＦＴにおいて、ＶDS＝５．０Ｖとし
たときのＶTHもプラズマ水素化処理の時間に伴なって減
少するが、処理時間が３０分間の場合には急激に減少
し、それ以降は緩やかに減少し、ほぼ１２０分間の処理
により飽和する〔図３〕。
【００２９】また、このディメンジョンのＴＦＴでは、
プラズマ水素化処理時間が３０分間の場合、（図示は省
略するが）プラズマ水素化処理を行なわない場合に比べ
て、リーク電流は約１．５桁低下（上記ウー等の報告で
は約２桁低下）し、ＶG ＝５Ｖでのオン電流は約４桁上
昇（上記ウー等の報告では約５桁上昇）する。このよう
に本実施例では、上記ウー等の報告による方法に比べ
て、リーク電流，オン電流等の改善は多少劣るものの、
ドレイン耐圧に関しては大幅に改善される。
プラズマ水素化処理時間が３０分間の場合、（図示は省
略するが）プラズマ水素化処理を行なわない場合に比べ
て、リーク電流は約１．５桁低下（上記ウー等の報告で
は約２桁低下）し、ＶG ＝５Ｖでのオン電流は約４桁上
昇（上記ウー等の報告では約５桁上昇）する。このよう
に本実施例では、上記ウー等の報告による方法に比べ
て、リーク電流，オン電流等の改善は多少劣るものの、
ドレイン耐圧に関しては大幅に改善される。
【００３０】次に、昇温脱離分光分析法（ＴＤＳ：Ｔｈ
ｅｍａｌ−Ｄｅｓｏｒｐｔｉｏｎ−Ｓｐｅｃｔｒｏｓｃ
ｏｐｙ）により、チャネル領域１０３ａｃとソース領域
１０３ａａおよびドレイン領域１０３ａｂとに含まれる
水素量の推測，検討を行なった。測定に用いた試料は、
シリコン基板表面にノンドープの酸化シリコン膜が設け
られ、この酸化シリコン膜表面上に膜厚約８０ｎｍのＰ
型の多結晶シリコン膜が設けられ、この多結晶シリコン
膜表面上にＬＰＣＶＤによる膜厚１５０ｎｍ程度のノン
ドープの酸化シリコン膜と膜厚３５０ｎｍ程度のＢＰＳ
Ｇ膜とが設けられたている。この試料に対して所望の時
間のプラズマ水素化処理を施した後、まず、この試料の
多結晶シリコン膜全体に含まれる水素量の測定の測定が
行なわれる。このときの水素量は処理時間に伴なって単
調に増加する。これの変化の仕方は、６０分間までは急
激であり、それ以降は緩やかである。続いて、ＢＰＳＧ
膜が除去され、さらにノンドープの酸化シリコン膜が重
水素希釈弗酸で除去（このとき、シリコンの未結合手に
結合した水素のうち、この酸化シリコン膜と多結晶シリ
コン膜との界面における水素が重水素に置換される）さ
れた後、多結晶シリコン膜中の水素量の測定が行なわれ
る。多結晶シリコン膜中の水素量も処理時間に伴なって
単調に増加するが、最初の３０分間と６０分以降とでの
変化は緩やかであり、３０分と６０分の間の変化は急激
である〔図４〕。
ｅｍａｌ−Ｄｅｓｏｒｐｔｉｏｎ−Ｓｐｅｃｔｒｏｓｃ
ｏｐｙ）により、チャネル領域１０３ａｃとソース領域
１０３ａａおよびドレイン領域１０３ａｂとに含まれる
水素量の推測，検討を行なった。測定に用いた試料は、
シリコン基板表面にノンドープの酸化シリコン膜が設け
られ、この酸化シリコン膜表面上に膜厚約８０ｎｍのＰ
型の多結晶シリコン膜が設けられ、この多結晶シリコン
膜表面上にＬＰＣＶＤによる膜厚１５０ｎｍ程度のノン
ドープの酸化シリコン膜と膜厚３５０ｎｍ程度のＢＰＳ
Ｇ膜とが設けられたている。この試料に対して所望の時
間のプラズマ水素化処理を施した後、まず、この試料の
多結晶シリコン膜全体に含まれる水素量の測定の測定が
行なわれる。このときの水素量は処理時間に伴なって単
調に増加する。これの変化の仕方は、６０分間までは急
激であり、それ以降は緩やかである。続いて、ＢＰＳＧ
膜が除去され、さらにノンドープの酸化シリコン膜が重
水素希釈弗酸で除去（このとき、シリコンの未結合手に
結合した水素のうち、この酸化シリコン膜と多結晶シリ
コン膜との界面における水素が重水素に置換される）さ
れた後、多結晶シリコン膜中の水素量の測定が行なわれ
る。多結晶シリコン膜中の水素量も処理時間に伴なって
単調に増加するが、最初の３０分間と６０分以降とでの
変化は緩やかであり、３０分と６０分の間の変化は急激
である〔図４〕。
【００３１】この結果から、次のような解釈が可能にな
る。最初の３０分間のプラズマ水素化処理により、ノン
ドープの酸化シリコン膜と多結晶シリコン膜との界面
（ゲート酸化膜１０４ａとチャネル領域１０３ａｃとの
界面）のシリコンのほほ全ての未結合手が水素で終端さ
れる。その以降のプラズマ水素化処理により、多結晶シ
リコン膜内のシリコンの未結合手の水素による終端化が
行なわれる。シリコンの未結合手の水素による終端化現
象の進行は、多結晶シリコン膜内への進行に比べて上記
界面に沿った進行の方が急速である。この事象と、ＢＰ
ＳＧ膜では水素に対する拡散阻止能が低く，ノンドープ
の酸化シリコン膜および多結晶シリコン膜では水素に対
する拡散阻止能が高いこととから、多結晶シリコン膜パ
ターン１０３ａにおけるシリコンの未結合手の水素によ
る終端化の結果が、図１のようになることが推測され
る。すなわち、ゲート酸化膜１０４ａとチャネル領域１
０３ａｃとの界面においてシリコンの未結合手を終端さ
せる水素は、ゲート酸化膜１０４ａとソース領域１０３
ａａもしくはドレイン領域１０３ａｂとの界面から拡散
してきたものであると考えられる。図４に示した結果
は、図２，３に示した電気特性のプラズマ水素化処理時
間依存性の結果とよく一致している。なお、本実施例の
構造の場合にはプラズマ水素化処理時間として３０分間
が適当であるが、ソース領域１０３ａａおよびドレイン
領域１０３ａｂ上を覆うノンドープの酸化シリコン膜
（ゲート酸化膜１０４ａを含む）の膜厚が異なる場合，
あるいはソース領域１０３ａａおよびドレイン領域１０
３ａｂ上を直接にＢＰＳＧ膜等が覆う場合には適切な処
理時間が異なってくる。
る。最初の３０分間のプラズマ水素化処理により、ノン
ドープの酸化シリコン膜と多結晶シリコン膜との界面
（ゲート酸化膜１０４ａとチャネル領域１０３ａｃとの
界面）のシリコンのほほ全ての未結合手が水素で終端さ
れる。その以降のプラズマ水素化処理により、多結晶シ
リコン膜内のシリコンの未結合手の水素による終端化が
行なわれる。シリコンの未結合手の水素による終端化現
象の進行は、多結晶シリコン膜内への進行に比べて上記
界面に沿った進行の方が急速である。この事象と、ＢＰ
ＳＧ膜では水素に対する拡散阻止能が低く，ノンドープ
の酸化シリコン膜および多結晶シリコン膜では水素に対
する拡散阻止能が高いこととから、多結晶シリコン膜パ
ターン１０３ａにおけるシリコンの未結合手の水素によ
る終端化の結果が、図１のようになることが推測され
る。すなわち、ゲート酸化膜１０４ａとチャネル領域１
０３ａｃとの界面においてシリコンの未結合手を終端さ
せる水素は、ゲート酸化膜１０４ａとソース領域１０３
ａａもしくはドレイン領域１０３ａｂとの界面から拡散
してきたものであると考えられる。図４に示した結果
は、図２，３に示した電気特性のプラズマ水素化処理時
間依存性の結果とよく一致している。なお、本実施例の
構造の場合にはプラズマ水素化処理時間として３０分間
が適当であるが、ソース領域１０３ａａおよびドレイン
領域１０３ａｂ上を覆うノンドープの酸化シリコン膜
（ゲート酸化膜１０４ａを含む）の膜厚が異なる場合，
あるいはソース領域１０３ａａおよびドレイン領域１０
３ａｂ上を直接にＢＰＳＧ膜等が覆う場合には適切な処
理時間が異なってくる。
【００３２】図４を参照して、プラズマ水素化処理時間
が長い（例えば６０分間以上）とき、図２に示した結果
になるのかについて述べる。このとき、チャネル領域１
０３ａａ（を構成する部分の多結晶シリコン膜パターン
１０３ａ）内でもシリコンの未結合手が水素により終端
する。このようになると、電界起因により発生するマイ
ノリティ・キャリアてある正孔のチャネル領域１０３ａ
ａ内での再結合確率が減少し、正孔のライフ・タイムが
長くなる。その結果、チャネル領域１０３ａａ内には正
孔が蓄積されやすくなり、チャネル電位ＶBODYが上昇し
やすくなる。
が長い（例えば６０分間以上）とき、図２に示した結果
になるのかについて述べる。このとき、チャネル領域１
０３ａａ（を構成する部分の多結晶シリコン膜パターン
１０３ａ）内でもシリコンの未結合手が水素により終端
する。このようになると、電界起因により発生するマイ
ノリティ・キャリアてある正孔のチャネル領域１０３ａ
ａ内での再結合確率が減少し、正孔のライフ・タイムが
長くなる。その結果、チャネル領域１０３ａａ内には正
孔が蓄積されやすくなり、チャネル電位ＶBODYが上昇し
やすくなる。
【００３３】図５を参照して、プラズマ水素化処理後の
工程は５００℃以下の温度で行なわれるのが好ましいと
いう理由を述べる。ＴＤＳで用いた試料では、ノンドー
プの酸化シリコン膜が重水素希釈弗酸で除去された後、
多結晶シリコン膜表面でのシリコンの未結合手は重水素
で終端している。この状態の試料を加熱し、多結晶シリ
コン膜表面から離脱する重水素の量を質量分析機により
検出する。多結晶シリコン膜表面から離脱する重水素量
の温度依存性は、図５のようになる。重水素の離脱は、
５００℃程度から発生し、６００℃程度でピークとな
り、７００℃程度でほぼ全ての重水素が離脱する。この
ため、プラズマ水素化処理後の工程は５００℃以下の温
度で行なわれるのが好ましいことになる。
工程は５００℃以下の温度で行なわれるのが好ましいと
いう理由を述べる。ＴＤＳで用いた試料では、ノンドー
プの酸化シリコン膜が重水素希釈弗酸で除去された後、
多結晶シリコン膜表面でのシリコンの未結合手は重水素
で終端している。この状態の試料を加熱し、多結晶シリ
コン膜表面から離脱する重水素の量を質量分析機により
検出する。多結晶シリコン膜表面から離脱する重水素量
の温度依存性は、図５のようになる。重水素の離脱は、
５００℃程度から発生し、６００℃程度でピークとな
り、７００℃程度でほぼ全ての重水素が離脱する。この
ため、プラズマ水素化処理後の工程は５００℃以下の温
度で行なわれるのが好ましいことになる。
【００３４】なお、上記第１の実施例は、Ｎチャネル型
のトップ・ゲート型のＴＦＴであるが、本実施例はＰチ
ャネル型のトップ・ゲート型のＴＦＴに適用することも
できる。
のトップ・ゲート型のＴＦＴであるが、本実施例はＰチ
ャネル型のトップ・ゲート型のＴＦＴに適用することも
できる。
【００３５】上記第１の実施例では、シリコンの未係合
手の水素による終端化に関しては、ソース領域とドレイ
ン領域とは対称であった。寄生バイポーラ動作を阻止す
る１つの方法として、（例えば、ソース領域側の部分の
シリコンの未結合手が水素で終端されないようにして）
この水素による終端化に対してソース領域とドレイン領
域とを非対称にしておき、ドレイン領域側から移動して
きたマイノリティ・キャリアに対してチャネル領域にお
けるソース領域側でのトラップ密度（再結合確率）高
め、このマイノリティ・キャリアを捕獲する方法があ
る。
手の水素による終端化に関しては、ソース領域とドレイ
ン領域とは対称であった。寄生バイポーラ動作を阻止す
る１つの方法として、（例えば、ソース領域側の部分の
シリコンの未結合手が水素で終端されないようにして）
この水素による終端化に対してソース領域とドレイン領
域とを非対称にしておき、ドレイン領域側から移動して
きたマイノリティ・キャリアに対してチャネル領域にお
けるソース領域側でのトラップ密度（再結合確率）高
め、このマイノリティ・キャリアを捕獲する方法があ
る。
【００３６】トップ・ゲート型ＴＦＴの平面模式図であ
る図６（ａ）と図６（ａ）のＸＸ線での断面模式図であ
る図６（ｂ）とを参照すると、本発明の第２の実施例の
ＴＦＴもＮチャネル型のＴＦＴであり、このＴＦＴは第
１の実施例と異なり、シリコンの未結合手の水素での終
端がソース領域とドレイン領域とでは非対称になってい
る。
る図６（ａ）と図６（ａ）のＸＸ線での断面模式図であ
る図６（ｂ）とを参照すると、本発明の第２の実施例の
ＴＦＴもＮチャネル型のＴＦＴであり、このＴＦＴは第
１の実施例と異なり、シリコンの未結合手の水素での終
端がソース領域とドレイン領域とでは非対称になってい
る。
【００３７】本実施例のＴＦＴは、多結晶シリコン膜パ
ターン１０３ｂ，ゲート酸化膜１０４ｂ，ゲート電極１
０５ｂ，Ｎ+ 型のソース領域１０３ｂａおよびドレイン
領域１０３ｂｂ，Ｐ型のチャネル領域１０３ｂｃ，層間
絶縁膜１０６ｂ，およびコンタクト孔１０７ｂまでは上
記第１の実施例と同様の方法（および条件）で形成され
る。その後、金属電極１０８ｂ，１１８が形成され、上
記第１の実施例と同様に、４００℃のフォーミングガス
（Ｈ2 −Ｎ2 ）中での２０分間程度の熱処理と、プラズ
マ水素化処理とが施される。
ターン１０３ｂ，ゲート酸化膜１０４ｂ，ゲート電極１
０５ｂ，Ｎ+ 型のソース領域１０３ｂａおよびドレイン
領域１０３ｂｂ，Ｐ型のチャネル領域１０３ｂｃ，層間
絶縁膜１０６ｂ，およびコンタクト孔１０７ｂまでは上
記第１の実施例と同様の方法（および条件）で形成され
る。その後、金属電極１０８ｂ，１１８が形成され、上
記第１の実施例と同様に、４００℃のフォーミングガス
（Ｈ2 −Ｎ2 ）中での２０分間程度の熱処理と、プラズ
マ水素化処理とが施される。
【００３８】金属電極１０８ｂは上記第１の実施例にお
ける金属電極１０８ａと同様の姿態を有する。金属電極
１１８は、層間絶縁膜１０６ｂの表面において、チャネ
ル領域１０３ｂｃの少なくとも一部とソース領域１０３
ｂａとを覆う姿態を有する。このため、上記プラズマ水
素化処理に際して、ソース領域１０３ｂａのシリコンの
未結合手は、水素で終端されないことになる。
ける金属電極１０８ａと同様の姿態を有する。金属電極
１１８は、層間絶縁膜１０６ｂの表面において、チャネ
ル領域１０３ｂｃの少なくとも一部とソース領域１０３
ｂａとを覆う姿態を有する。このため、上記プラズマ水
素化処理に際して、ソース領域１０３ｂａのシリコンの
未結合手は、水素で終端されないことになる。
【００３９】上記第２の実施例は、上記第１の実施例の
有する特性を有する。さらに、ＴＦＴのＩDS−ＶDS特性
のグラフである図６を参照すると明らかなように、本実
施例のＴＦＴは上記第１の実施例のＴＦＴよりドレイン
耐圧が高くなる。
有する特性を有する。さらに、ＴＦＴのＩDS−ＶDS特性
のグラフである図６を参照すると明らかなように、本実
施例のＴＦＴは上記第１の実施例のＴＦＴよりドレイン
耐圧が高くなる。
【００４０】トップ・ゲート型ＴＦＴの平面模式図であ
る図８（ａ）と図８（ａ）のＸＸ線での断面模式図であ
る図８（ｂ）とを参照すると、上記第２の実施例の第１
の応用例によるＴＦＴは、上記第２の実施例と異なる手
段によりシリコンの未結合手の水素での終端に関するソ
ース領域とドレイン領域とでの非対称性を実現してい
る。
る図８（ａ）と図８（ａ）のＸＸ線での断面模式図であ
る図８（ｂ）とを参照すると、上記第２の実施例の第１
の応用例によるＴＦＴは、上記第２の実施例と異なる手
段によりシリコンの未結合手の水素での終端に関するソ
ース領域とドレイン領域とでの非対称性を実現してい
る。
【００４１】本応用例によるＴＦＴは、多結晶シリコン
膜パターン１０３ｃ，ゲート酸化膜１０４ｃ，ゲート電
極１０５ｃ，Ｎ+ 型のソース領域１０３ｃａおよびドレ
イン領域１０３ｃｂ，Ｐ型のチャネル領域１０３ｃｃま
では上記第１の実施例と同様の方法（および条件）で形
成される。その後、例えば膜厚５０ｎｍ程度のノンドー
プの酸化シリコン膜と膜厚３５０ｎｍ程度のＢＰＳＧ膜
とが堆積され、熱処理によりこのＢＰＳＧ膜の上面が概
ね平坦化されて層間絶縁膜１０６ｃａが形成される。次
に、膜厚１００ｎｍ程度の多結晶シリコン膜パターン１
０９が形成される。この多結晶シリコン膜パターン１０
９はチャネル領域１０３ｃｃの少なくとも一部とソース
領域１０３ｃａとを覆う姿態を有する。なお、この多結
晶シリコン膜パターン１０９の代りに、これと同一形状
を有する窒化シリコン膜パターンを用いてもよい。続い
て、膜厚３００ｎｍのＢＰＳＧ膜とが堆積され、熱処理
によりこのＢＰＳＧ膜の上面が概ね平坦化されて層間絶
縁膜１０６ｃｂが形成される。その後、公知の方法によ
り、層間絶縁膜１０６ｃｂ，多結晶シリコン膜パターン
１０９，層間絶縁膜１０６ｃａおよびゲート酸化膜１０
４ｃを貫通してソース領域１０３ｃａに達するコンタク
ト孔１１７と、層間絶縁膜１０６ｃｂ，層間絶縁膜１０
６ｃａおよびゲート酸化膜１０４ｃを貫通してドレイン
領域１０３ｃｂに達するコンタクト孔１０７ｃとが形成
される。さらに、上記第１の実施例と同様の方法によ
り、金属電極１０８ｃが形成され。さらにまた、４００
℃のフォーミングガス（Ｈ2 −Ｎ2 ）中での２０分程度
の熱処理とプラズマ水素化処理とが施される。
膜パターン１０３ｃ，ゲート酸化膜１０４ｃ，ゲート電
極１０５ｃ，Ｎ+ 型のソース領域１０３ｃａおよびドレ
イン領域１０３ｃｂ，Ｐ型のチャネル領域１０３ｃｃま
では上記第１の実施例と同様の方法（および条件）で形
成される。その後、例えば膜厚５０ｎｍ程度のノンドー
プの酸化シリコン膜と膜厚３５０ｎｍ程度のＢＰＳＧ膜
とが堆積され、熱処理によりこのＢＰＳＧ膜の上面が概
ね平坦化されて層間絶縁膜１０６ｃａが形成される。次
に、膜厚１００ｎｍ程度の多結晶シリコン膜パターン１
０９が形成される。この多結晶シリコン膜パターン１０
９はチャネル領域１０３ｃｃの少なくとも一部とソース
領域１０３ｃａとを覆う姿態を有する。なお、この多結
晶シリコン膜パターン１０９の代りに、これと同一形状
を有する窒化シリコン膜パターンを用いてもよい。続い
て、膜厚３００ｎｍのＢＰＳＧ膜とが堆積され、熱処理
によりこのＢＰＳＧ膜の上面が概ね平坦化されて層間絶
縁膜１０６ｃｂが形成される。その後、公知の方法によ
り、層間絶縁膜１０６ｃｂ，多結晶シリコン膜パターン
１０９，層間絶縁膜１０６ｃａおよびゲート酸化膜１０
４ｃを貫通してソース領域１０３ｃａに達するコンタク
ト孔１１７と、層間絶縁膜１０６ｃｂ，層間絶縁膜１０
６ｃａおよびゲート酸化膜１０４ｃを貫通してドレイン
領域１０３ｃｂに達するコンタクト孔１０７ｃとが形成
される。さらに、上記第１の実施例と同様の方法によ
り、金属電極１０８ｃが形成され。さらにまた、４００
℃のフォーミングガス（Ｈ2 −Ｎ2 ）中での２０分程度
の熱処理とプラズマ水素化処理とが施される。
【００４２】上記第１の応用例では多結晶シリコン膜パ
ターン１０９の存在により、上記プラズマ水素化処理に
際して、上記第２の実施例と同様に、ソース領域１０３
ｃａのシリコンの未結合手は、水素で終端されないこと
になる。本応用例は、上記第２の実施例の有する効果を
有している。
ターン１０９の存在により、上記プラズマ水素化処理に
際して、上記第２の実施例と同様に、ソース領域１０３
ｃａのシリコンの未結合手は、水素で終端されないこと
になる。本応用例は、上記第２の実施例の有する効果を
有している。
【００４３】トップ・ゲート型ＴＦＴの製造工程の断面
模式図である図９を参照すると、上記第２の実施例の第
２の応用例のＴＦＴは、上記第１の応用例とはさらに異
なる手段によりシリコンの未結合手の水素での終端に関
するソース領域とドレイン領域とでの非対称性を実現し
ている。
模式図である図９を参照すると、上記第２の実施例の第
２の応用例のＴＦＴは、上記第１の応用例とはさらに異
なる手段によりシリコンの未結合手の水素での終端に関
するソース領域とドレイン領域とでの非対称性を実現し
ている。
【００４４】本応用例によるＴＦＴは、多結晶シリコン
膜パターン１０３ｄ，ゲート酸化膜１０４ｄ，ゲート電
極１０５ｄ，Ｎ+ 型のソース領域１０３ｄａおよびドレ
イン領域１０３ｄｂ，Ｐ型のチャネル領域１０３ｄｃま
では上記第１の実施例と同様の方法（および条件）で形
成される。次に、ＬＰＣＶＤにより膜厚５０ｎｍ程度の
ノンドープの酸化シリコン膜１０６ｄａが堆積される。
さらに膜厚３５０ｎｍ程度のＢＰＳＧ膜が堆積され、熱
処理によりこのＢＰＳＧ膜の上面が平坦化される。続い
て、少なくともドレイン領域１０３ｄｂ上を覆い，少な
くともソース領域１０３ｄａ上に開口部を有する姿態を
有したＢＰＳＧ膜１０６ｄｂが残置形成される。その
後、ＬＰＣＶＤにより、全面に膜厚５００ｎｍ程度のノ
ンドープの酸化シリコン膜１１６が堆積され、全面を覆
うフォトレジスト膜１１０が塗布形成される〔図９
（ａ）〕。
膜パターン１０３ｄ，ゲート酸化膜１０４ｄ，ゲート電
極１０５ｄ，Ｎ+ 型のソース領域１０３ｄａおよびドレ
イン領域１０３ｄｂ，Ｐ型のチャネル領域１０３ｄｃま
では上記第１の実施例と同様の方法（および条件）で形
成される。次に、ＬＰＣＶＤにより膜厚５０ｎｍ程度の
ノンドープの酸化シリコン膜１０６ｄａが堆積される。
さらに膜厚３５０ｎｍ程度のＢＰＳＧ膜が堆積され、熱
処理によりこのＢＰＳＧ膜の上面が平坦化される。続い
て、少なくともドレイン領域１０３ｄｂ上を覆い，少な
くともソース領域１０３ｄａ上に開口部を有する姿態を
有したＢＰＳＧ膜１０６ｄｂが残置形成される。その
後、ＬＰＣＶＤにより、全面に膜厚５００ｎｍ程度のノ
ンドープの酸化シリコン膜１１６が堆積され、全面を覆
うフォトレジスト膜１１０が塗布形成される〔図９
（ａ）〕。
【００４５】次に、ＢＰＳＧ膜１０６ｄｂの上面が露出
するまで、公知のエッチバック技術が施され、酸化シリ
コン膜１１６ｄが残置する〔図９（ｂ）〕。その後、酸
化シリコン膜１１６ｄ，１０６ｄａおよびゲート酸化膜
１０４ｄを貫通してソース領域１０３ｄａに達するコン
タクト孔１２７と、ＢＰＳＧ膜１０６ｄｂ，酸化シリコ
ン膜１０６ｄａおよびゲート酸化膜１０４ｄを貫通して
ドレイン領域１０３ｄｂに達するコンタクト孔１０７ｄ
とが形成される。さらに、上記第１の実施例と同様の方
法により、金属電極１０８ｄが形成され、４００℃のフ
ォーミングガス（Ｈ2 −Ｎ2 ）中で２０分程度の熱処理
とプラズマ水素化処理とが施される〔図９（ｃ）〕。
するまで、公知のエッチバック技術が施され、酸化シリ
コン膜１１６ｄが残置する〔図９（ｂ）〕。その後、酸
化シリコン膜１１６ｄ，１０６ｄａおよびゲート酸化膜
１０４ｄを貫通してソース領域１０３ｄａに達するコン
タクト孔１２７と、ＢＰＳＧ膜１０６ｄｂ，酸化シリコ
ン膜１０６ｄａおよびゲート酸化膜１０４ｄを貫通して
ドレイン領域１０３ｄｂに達するコンタクト孔１０７ｄ
とが形成される。さらに、上記第１の実施例と同様の方
法により、金属電極１０８ｄが形成され、４００℃のフ
ォーミングガス（Ｈ2 −Ｎ2 ）中で２０分程度の熱処理
とプラズマ水素化処理とが施される〔図９（ｃ）〕。
【００４６】上記第２の応用例では、ソース領域１０３
ｄａ上がノンドープの酸化シリコン膜（酸化シリコン膜
１１６ｄ，１０６ｄａ，およびゲート酸化膜１０４ｄ）
のみにより覆われているため、ソース領域１０３ｄａの
シリコンの未結合手は、（極小量が水素で終端すること
になるものの）概ね水素で終端されないことになる。本
応用例は、上記第２の実施例の有する効果を概ね有して
いる。
ｄａ上がノンドープの酸化シリコン膜（酸化シリコン膜
１１６ｄ，１０６ｄａ，およびゲート酸化膜１０４ｄ）
のみにより覆われているため、ソース領域１０３ｄａの
シリコンの未結合手は、（極小量が水素で終端すること
になるものの）概ね水素で終端されないことになる。本
応用例は、上記第２の実施例の有する効果を概ね有して
いる。
【００４７】
【発明の効果】以上説明したように本発明のトップ・ゲ
ート型のＴＦＴのチャネル領域のシリコンの未結合手
は、ゲート酸化膜とチャネル領域との界面近傍のシリコ
ンの未結合手のみが水素で終端している。このため、リ
ーク電流，オン電流等の改善は多少低めになるものの、
ＴＦＴの耐圧の劣化，スレッショルド電圧の変動等の抑
制が容易になる。
ート型のＴＦＴのチャネル領域のシリコンの未結合手
は、ゲート酸化膜とチャネル領域との界面近傍のシリコ
ンの未結合手のみが水素で終端している。このため、リ
ーク電流，オン電流等の改善は多少低めになるものの、
ＴＦＴの耐圧の劣化，スレッショルド電圧の変動等の抑
制が容易になる。
【図１】本発明の第１の実施例の断面模式図である。
【図２】上記第１の実施例の効果を説明するための図で
あり、寄生バイポーラ動作の起るドレイン電圧のプラズ
マ水素化処理時間依存性を示すグラフである。
あり、寄生バイポーラ動作の起るドレイン電圧のプラズ
マ水素化処理時間依存性を示すグラフである。
【図３】上記第１の実施例の効果を説明するための図で
あり、スレッショルド電圧のプラズマ水素化処理時間依
存性を示すグラフである。
あり、スレッショルド電圧のプラズマ水素化処理時間依
存性を示すグラフである。
【図４】上記第１の実施例の効果を説明するための図で
あり、多結晶シリコン膜中に含まれる水素量のプラズマ
処理時間依存性を示すグラフである。
あり、多結晶シリコン膜中に含まれる水素量のプラズマ
処理時間依存性を示すグラフである。
【図５】上記第１の実施例の熱処理に対する制約を説明
するための図であり、重水素の離脱の温度依存性を示す
グラフである。
するための図であり、重水素の離脱の温度依存性を示す
グラフである。
【図６】本発明の第２の実施例の平面模式図および断面
模式図である。
模式図である。
【図７】上記第２の実施例の効果を説明するための図で
あり、電流−電圧特性のグラフである。
あり、電流−電圧特性のグラフである。
【図８】上記第２の実施例の第１の応用例の平面模式図
および断面模式図である。
および断面模式図である。
【図９】上記第２の実施例の第２の応用例の製造工程の
断面模式図である。
断面模式図である。
【図１０】従来のトップ・ゲート型のＴＦＴの断面模式
図である。
図である。
【図１１】上記従来のトップ・ゲート型のＴＦＴの問題
点を説明するための図であり、電気特性のグラフであ
る。
点を説明するための図であり、電気特性のグラフであ
る。
１０１，２０１ 基板 １０２ 下地酸化シリコン膜 １０３ａ〜１０３ｄ，１０９，２０３ 多結晶シリコ
ン膜パターン １０３ａａ，１０３ｂａ，１０３ｃａ，１０３ｄａ，２
０３ａ ソース領域 １０３ａｂ，１０３ｂｂ，１０３ｃｂ，１０３ｄｂ，２
０３ｂ ドレイン領域 １０３ａｃ，１０３ｂｃ，１０３ｃｃ，１０３ｄｃ，２
０３ｃ チャネル領域 １０４ａ〜１０４ｄ，２０４ ゲート酸化膜 １０５ａ〜１０５ｄ，２０５ ゲート電極 １０６ａ，１０６ｂ，１０６ｃａ，１０６ｃｂ，２０６
層間絶縁膜 １０６ｄａ，１１６，１１６ｄ 酸化シリコン膜 １０６ｄｂ ＢＰＳＧ膜 １０７ａ〜１０７ｄ，１１７，１２７，２０７ コン
タクト孔 １０８ａ〜１０８ｄ，１１８，２０８ 金属電極 １１０ フォトレジスト膜
ン膜パターン １０３ａａ，１０３ｂａ，１０３ｃａ，１０３ｄａ，２
０３ａ ソース領域 １０３ａｂ，１０３ｂｂ，１０３ｃｂ，１０３ｄｂ，２
０３ｂ ドレイン領域 １０３ａｃ，１０３ｂｃ，１０３ｃｃ，１０３ｄｃ，２
０３ｃ チャネル領域 １０４ａ〜１０４ｄ，２０４ ゲート酸化膜 １０５ａ〜１０５ｄ，２０５ ゲート電極 １０６ａ，１０６ｂ，１０６ｃａ，１０６ｃｂ，２０６
層間絶縁膜 １０６ｄａ，１１６，１１６ｄ 酸化シリコン膜 １０６ｄｂ ＢＰＳＧ膜 １０７ａ〜１０７ｄ，１１７，１２７，２０７ コン
タクト孔 １０８ａ〜１０８ｄ，１１８，２０８ 金属電極 １１０ フォトレジスト膜
Claims (12)
- 【請求項１】 基板表面を覆う絶縁膜表面に設けられた
一導電型の多結晶シリコン膜からなる多結晶シリコン膜
パターンと、該多結晶シリコン膜パターンに設けられた
チャネル領域，逆導電型のソース領域およびドレイン領
域と、ゲート酸化膜を介して該チャネル領域上に設けら
れたゲート電極と、該ゲート電極および該多結晶シリコ
ン膜パターンを覆う層間絶縁膜と、該層間絶縁膜に設け
られコンタクト孔を介してそれぞれ該ソース領域および
該ドレイン領域に接続される金属電極とを有するトップ
・ゲート型の薄膜トランジスタにおいて、 前記層間絶縁膜が、ノンドープの酸化シリコン膜と導電
型不純物がドープされた酸化シリコン系の膜との積層膜
からなることと、 前記ゲート酸化膜と前記チャネル領域との界面近傍の該
チャネル領域のシリコンの未結合手と、前記ソース領域
の少なくとも一部のシリコンの未結合手と、前記ドレイ
ン領域の少なくとも一部のシリコンの未結合手とが水素
で終端していることとを併せて特徴とする薄膜トランジ
スタ。 - 【請求項２】 基板表面を覆う絶縁膜表面に設けられた
一導電型の多結晶シリコン膜からなる多結晶シリコン膜
パターンと、該多結晶シリコン膜パターンに設けられた
チャネル領域，逆導電型のソース領域およびドレイン領
域と、ゲート酸化膜を介して該チャネル領域上に設けら
れたゲート電極と、該ゲート電極および該多結晶シリコ
ン膜パターンを覆う層間絶縁膜と、該層間絶縁膜に設け
られコンタクト孔を介してそれぞれ該ソース領域および
該ドレイン領域に接続される金属電極とを有するトップ
・ゲート型の薄膜トランジスタにおいて、 前記層間絶縁膜が、ノンドープの酸化シリコン膜と導電
型不純物がドープされた酸化シリコン系の膜との積層膜
からなることと、 前記ゲート酸化膜と前記チャネル領域との界面近傍の該
チャネル領域のシリコンの未結合手と、前記ドレイン領
域の少なくとも一部のシリコンの未結合手とが水素で終
端していることとを併せて特徴とする薄膜トランジス
タ。 - 【請求項３】 前記ソース領域に接続される前記金属電
極が、前記層間絶縁膜の表面において、前記チャネル領
域の少なくとも一部と該ソース領域とを覆う姿態を有す
ることを特徴とする請求項２記載の薄膜トランジス。 - 【請求項４】 前記層間絶縁膜の膜中に、前記チャネル
領域の少なくとも一部と該ソース領域とを覆う姿態を有
する拡散阻止膜パターンを有し、該拡散阻止膜パターン
が第２の多結晶シリコン膜パターンもしくは窒化シリコ
ン膜パターンからなることを特徴とする請求項２記載の
薄膜トランジス。 - 【請求項５】 基板表面を覆う絶縁膜表面に設けられた
一導電型の多結晶シリコン膜からなる多結晶シリコン膜
パターンと、該多結晶シリコン膜パターンに設けられた
チャネル領域，逆導電型のソース領域およびドレイン領
域と、ゲート酸化膜を介して該チャネル領域上に設けら
れたゲート電極と、該ゲート電極および該多結晶シリコ
ン膜パターンを覆う層間絶縁膜と、該層間絶縁膜に設け
られコンタクト孔を介してそれぞれ該ソース領域および
該ドレイン領域に接続される金属電極とを有するトップ
・ゲート型の薄膜トランジスタにおいて、 少なくとも前記ドレイン領域上を覆う部分での前記層間
絶縁膜が第１のノンドープの酸化シリコン膜と導電型不
純物がドープされた酸化シリコン系の膜との積層膜から
なり、少なくとも前記ソース領域上を覆う部分での該層
間絶縁膜が該第１のノンドープの酸化シリコン膜と第２
のノンドープの酸化シリコン膜とからなることと、 前記ゲート酸化膜と前記チャネル領域との界面近傍の該
チャネル領域のシリコンの未結合手と、前記ドレイン領
域の少なくとも一部のシリコンの未結合手とが水素で終
端していることとを併せて特徴とする薄膜トランジス
タ。 - 【請求項６】 基板表面に絶縁膜を形成し、該絶縁膜表
面に一導電型の多結晶シリコン膜パターンを形成し、該
多結晶シリコン膜パターン表面を覆うゲート酸化膜を形
成し、該ゲート酸化膜表面にゲート電極を形成し、該ゲ
ート電極に自己整合的な逆導電型のソース領域およびド
レイン領域を該多結晶シリコン膜パターンに形成する工
程と、 ノンドープの酸化シリコン膜と導電型不純物がドープさ
れた酸化シリコン系の膜とが積層されてなる層間絶縁膜
を全面に形成する工程と、 前記ソース領域，前記ドレイン領域に達するコンタクト
孔を前記層間絶縁膜に形成し、該コンタクト孔を介して
該ソース領域，該ドレイン領域にそれぞれ接続される金
属電極を形成る工程と、 所定時間のプラズマ水素化処理を行ない、前記多結晶シ
リコン膜パターン表面の少なくとも一部のシリコンの未
結合手を水素で終端させる工程とを有することを特徴と
する薄膜トランジスタの製造方法。 - 【請求項７】 前記ソース領域に接続される前記金属電
極が、前記層間絶縁膜の表面において、前記チャネル領
域の少なくとも一部と該ソース領域とを覆う姿態を有す
る形状に形成されることを特徴とする請求項６記載の薄
膜トランジスの製造方法。 - 【請求項８】 前記プラズマ水素化処理以降の工程が、
前記シリコンの未結合手を終端する水素の解離する温度
より低い温度で行なわれることを特徴とする請求項６も
しくは請求項７記載の薄膜トランジスの製造方法。 - 【請求項９】 基板表面に絶縁膜を形成し、該絶縁膜表
面に一導電型の第１の多結晶シリコン膜パターンを形成
し、該第１の多結晶シリコン膜パターン表面を覆うゲー
ト酸化膜を形成し、該ゲート酸化膜表面にゲート電極を
形成し、該ゲート電極に自己整合的な逆導電型のソース
領域およびドレイン領域を該第１の多結晶シリコン膜パ
ターンに形成する工程と、 前記ゲート電極および前記多結晶シリコン膜パターンを
覆う少なくともノンドープの酸化シリコン膜を含んだ第
１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜表面に、前記チャネル領域の少な
くとも一部と前記ソース領域とを覆う姿態を有する第２
の多結晶シリコン膜パターンもしくは窒化シリコン膜パ
ターンからなる拡散阻止膜を形成する工程と、 前記拡散阻止膜パターン表面を含めて前記第１の層間絶
縁膜表面を覆い，導電型不純物がドープされた酸化シリ
コン系の膜からなる第２の層間絶縁膜を形成する工程
と、 前記第２の層間絶縁膜，前記拡散阻止膜パターンおよび
前記第１の層間絶縁膜等を貫通して前記ソース領域に達
する第１のコンタクト孔と、該第２の層間絶縁膜および
該第１の層間絶縁膜等を貫通して前記ドレイン領域に達
する第２のコンタクト孔とを形成し、該第１および第２
のコンタクト孔を介してそれぞれ該ソース領域および該
ドレイン領域に接続される金属電極を形成る工程と、 所定時間のプラズマ水素化処理を行ない、前記第１の多
結晶シリコン膜パターン表面の少なくとも一部のシリコ
ンの未結合手を水素で終端させる工程とを有することを
特徴とする薄膜トランジスタの製造方法。 - 【請求項１０】 前記プラズマ水素化処理以降の工程
が、前記シリコンの未結合手を終端する水素の解離する
温度より低い温度で行なわれることを特徴とする請求項
９記載の薄膜トランジスの製造方法。 - 【請求項１１】 基板表面に絶縁膜を形成し、該絶縁膜
表面に一導電型の多結晶シリコン膜パターンを形成し、
該多結晶シリコン膜パターン表面を覆うゲート酸化膜を
形成し、該ゲート酸化膜表面にゲート電極を形成し、該
ゲート電極に自己整合的な逆導電型のソース領域および
ドレイン領域を該多結晶シリコン膜パターンに形成する
工程と、 前記ゲート電極および多結晶シリコン膜パターン表面を
覆う第１のノンドープの酸化シリコン膜を形成し、該第
１のノンドープの酸化シリコン膜表面を覆う導電型不純
物がドープされた酸化シリコン系の膜を形成し、該酸化
シリコン系の膜上面を平坦化し、少なくとも前記ソース
領域上を覆う該酸化シリコン系の膜を選択的に除去する
工程と、 全面に第２のノンドープの酸化シリコン膜を形成し、該
第２のノンドープの酸化シリコン膜表面を覆うフォトレ
ジスト膜を形成し、前記酸化シリコン系の膜上面が露出
するまで該フォトレジスト膜および該第２のノンドープ
の酸化シリコン膜をエッチバックする工程と、 前記第２のノンドープの酸化シリコン膜および前記第１
のノンドープの酸化シリコン膜等を貫通して前記ソース
領域に達する第１のコンタクト孔と、前記酸化シリコン
系の膜および該第１のノンドープの酸化シリコン膜等を
貫通して前記ドレイン領域に達する第２のコンタクト孔
とを形成し、該第１および第２のコンタクト孔を介して
それぞれ該ソース領域および該ドレイン領域に接続され
る金属電極を形成る工程と、 所定時間のプラズマ水素化処理を行ない、前記第１の多
結晶シリコン膜パターン表面の少なくとも一部のシリコ
ンの未結合手を水素で終端させる工程とを有することを
特徴とする薄膜トランジスタの製造方法。 - 【請求項１２】 前記プラズマ水素化処理以降の工程
が、前記シリコンの未結合手を終端する水素の解離する
温度より低い温度で行なわれることを特徴とする請求項
１１記載の薄膜トランジスの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28773794A JP2738315B2 (ja) | 1994-11-22 | 1994-11-22 | 薄膜トランジスタおよびその製造方法 |
| US08/561,334 US5693961A (en) | 1994-11-22 | 1995-11-21 | Top-gate type thin film transistor with dangling bonds of silicon partly combined with hydrogen |
| US08/636,755 US5888856A (en) | 1994-11-22 | 1996-04-19 | Method of fabricating a top-gate type thin film transistor with dangling bonds of silicon partly combined with hydrogen |
| US09/187,425 US6087206A (en) | 1994-11-22 | 1998-11-06 | Method of fabricating a top-gate type thin film transistor with dangling bonds of silicon partly combined with hydrogen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28773794A JP2738315B2 (ja) | 1994-11-22 | 1994-11-22 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196564A (ja) * | 2005-01-12 | 2006-07-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR100867537B1 (ko) * | 2002-08-29 | 2008-11-06 | 엘지디스플레이 주식회사 | 탑 게이트형 폴리 실리콘 박막트랜지스터 및 그제조방법 |
| JP2015090929A (ja) * | 2013-11-06 | 2015-05-11 | ルネサスエレクトロニクス株式会社 | 検査方法及び半導体装置の製造方法 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872387A (en) * | 1996-01-16 | 1999-02-16 | The Board Of Trustees Of The University Of Illinois | Deuterium-treated semiconductor devices |
| US20020031920A1 (en) | 1996-01-16 | 2002-03-14 | Lyding Joseph W. | Deuterium treatment of semiconductor devices |
| JPH09232827A (ja) * | 1996-02-21 | 1997-09-05 | Oki Electric Ind Co Ltd | 半導体装置及び送受信切り替え型アンテナスイッチ回路 |
| JPH09311342A (ja) * | 1996-05-16 | 1997-12-02 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US6288764B1 (en) * | 1996-06-25 | 2001-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device or electronic device having liquid crystal display panel |
| US6071751A (en) * | 1997-04-28 | 2000-06-06 | Texas Instruments Incorporated | Deuterium sintering with rapid quenching |
| US6057182A (en) * | 1997-09-05 | 2000-05-02 | Sarnoff Corporation | Hydrogenation of polysilicon thin film transistors |
| US6251771B1 (en) * | 1998-02-23 | 2001-06-26 | Texas Instruments Incorporated | Hydrogen passivation of chemical-mechanically polished copper-containing layers |
| WO2000002251A1 (fr) * | 1998-07-06 | 2000-01-13 | Matsushita Electric Industrial Co., Ltd. | Transistor a couches minces et affichage a cristaux liquides |
| US6350673B1 (en) * | 1998-08-13 | 2002-02-26 | Texas Instruments Incorporated | Method for decreasing CHC degradation |
| JP3125781B2 (ja) * | 1999-03-03 | 2001-01-22 | ヤマハ株式会社 | 半導体装置の製法 |
| US6028015A (en) * | 1999-03-29 | 2000-02-22 | Lsi Logic Corporation | Process for treating damaged surfaces of low dielectric constant organo silicon oxide insulation material to inhibit moisture absorption |
| KR100374551B1 (ko) * | 2000-01-27 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| US6559007B1 (en) | 2000-04-06 | 2003-05-06 | Micron Technology, Inc. | Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide |
| US6544908B1 (en) * | 2000-08-30 | 2003-04-08 | Micron Technology, Inc. | Ammonia gas passivation on nitride encapsulated devices |
| US6603181B2 (en) * | 2001-01-16 | 2003-08-05 | International Business Machines Corporation | MOS device having a passivated semiconductor-dielectric interface |
| KR100450762B1 (ko) * | 2002-09-19 | 2004-10-01 | 한국전자통신연구원 | 초미세 에스오아이 모스 전계효과 트랜지스터 및 그의제조방법 |
| TW595002B (en) * | 2003-04-16 | 2004-06-21 | Au Optronics Corp | Fabricating method of low temperature poly-silicon film and low temperature poly-silicon thin film transistor |
| JP2005260177A (ja) * | 2004-03-15 | 2005-09-22 | Toshiba Corp | 半導体装置の製造方法 |
| KR100597649B1 (ko) * | 2004-11-26 | 2006-07-05 | 삼성전자주식회사 | 베리어 메탈을 포함하는 반도체 디바이스의 제조방법 및그 구조 |
| US20070187386A1 (en) | 2006-02-10 | 2007-08-16 | Poongsan Microtec Corporation | Methods and apparatuses for high pressure gas annealing |
| JP5148139B2 (ja) * | 2007-03-12 | 2013-02-20 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| KR100873081B1 (ko) | 2007-05-29 | 2008-12-09 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
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| KR100889626B1 (ko) * | 2007-08-22 | 2009-03-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법 |
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| KR100989136B1 (ko) * | 2008-04-11 | 2010-10-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| KR101002666B1 (ko) * | 2008-07-14 | 2010-12-21 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
| WO2014055620A1 (en) * | 2012-10-02 | 2014-04-10 | Chia-Gee Wang | Methods for fabricating solar pv cells |
| US9664129B2 (en) | 2015-02-06 | 2017-05-30 | Ford Global Technologies, Llc | System and methods for operating an exhaust gas recirculation valve based on a temperature difference of the valve |
| US10424608B1 (en) * | 2018-01-31 | 2019-09-24 | Hrl Laboratories, Llc | Fabrication of polycrystalline semiconductor infrared detector |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592352A (ja) * | 1982-06-28 | 1984-01-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5921064A (ja) * | 1982-04-30 | 1984-02-02 | Seiko Epson Corp | 液晶表示装置 |
| JPS59204275A (ja) * | 1983-05-06 | 1984-11-19 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPS60175458A (ja) * | 1984-02-21 | 1985-09-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0272669A (ja) * | 1988-09-07 | 1990-03-12 | Seiko Epson Corp | 薄膜半導体装置及びその製造方法 |
| JPH05218430A (ja) * | 1992-02-07 | 1993-08-27 | G T C:Kk | 多結晶シリコン薄膜トランジスタおよびその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027420A (ja) * | 1988-06-25 | 1990-01-11 | Sony Corp | 半導体装置の製造方法 |
| JPH0214568A (ja) * | 1988-07-01 | 1990-01-18 | Sony Corp | 半導体装置の製造方法 |
| JP2874175B2 (ja) * | 1989-03-08 | 1999-03-24 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
| JPH04162668A (ja) * | 1990-10-26 | 1992-06-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| WO1992014268A1 (en) * | 1991-01-30 | 1992-08-20 | Minnesota Mining And Manufacturing Company | Polysilicon thin film transistor |
| US5403756A (en) * | 1991-11-20 | 1995-04-04 | Sharp Kabushiki Kaisha | Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor |
| US5250444A (en) * | 1992-02-21 | 1993-10-05 | North American Philips Corporation | Rapid plasma hydrogenation process for polysilicon MOSFETs |
| JPH0787250B2 (ja) * | 1992-09-21 | 1995-09-20 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
| JP2677167B2 (ja) * | 1993-07-08 | 1997-11-17 | 日本電気株式会社 | 駆動回路内蔵型液晶表示装置の製造方法 |
| JP2536426B2 (ja) * | 1993-09-21 | 1996-09-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH08124872A (ja) * | 1994-10-19 | 1996-05-17 | Fuji Xerox Co Ltd | 薄膜半導体装置の製造方法 |
-
1994
- 1994-11-22 JP JP28773794A patent/JP2738315B2/ja not_active Expired - Lifetime
-
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-
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-
1998
- 1998-11-06 US US09/187,425 patent/US6087206A/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921064A (ja) * | 1982-04-30 | 1984-02-02 | Seiko Epson Corp | 液晶表示装置 |
| JPS592352A (ja) * | 1982-06-28 | 1984-01-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59204275A (ja) * | 1983-05-06 | 1984-11-19 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPS60175458A (ja) * | 1984-02-21 | 1985-09-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0272669A (ja) * | 1988-09-07 | 1990-03-12 | Seiko Epson Corp | 薄膜半導体装置及びその製造方法 |
| JPH05218430A (ja) * | 1992-02-07 | 1993-08-27 | G T C:Kk | 多結晶シリコン薄膜トランジスタおよびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100867537B1 (ko) * | 2002-08-29 | 2008-11-06 | 엘지디스플레이 주식회사 | 탑 게이트형 폴리 실리콘 박막트랜지스터 및 그제조방법 |
| JP2006196564A (ja) * | 2005-01-12 | 2006-07-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2015090929A (ja) * | 2013-11-06 | 2015-05-11 | ルネサスエレクトロニクス株式会社 | 検査方法及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US5693961A (en) | 1997-12-02 |
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