JPH09252136A - 半導体装置およびその製造方法とアクティブマトリックスアレイ基板およびそれを用いた液晶表示装置 - Google Patents
半導体装置およびその製造方法とアクティブマトリックスアレイ基板およびそれを用いた液晶表示装置Info
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- JPH09252136A JPH09252136A JP5891896A JP5891896A JPH09252136A JP H09252136 A JPH09252136 A JP H09252136A JP 5891896 A JP5891896 A JP 5891896A JP 5891896 A JP5891896 A JP 5891896A JP H09252136 A JPH09252136 A JP H09252136A
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Abstract
(57)【要約】
【課題】 ｐチャネルとｎチャネルのＴＦＴ（薄膜トラ
ンジスタ）を同一基板に形成する際に、不純物の注入時
間を短縮し、スループットを向上させる。 【解決手段】 基板１１上に多結晶シリコン薄膜１３を
形成した後、酸化シリコン薄膜１４ａと窒化シリコン薄
膜１４ｂからなるゲート絶縁膜１４を形成する。ｐチャ
ネルＴＦＴのゲート電極１５Ａを形成し、ｎチャネルＴ
ＦＴ側はゲート電極材料１５で被覆する。ｐチャネルＴ
ＦＴへホウ素イオンを注入する。ｎチャネルＴＦＴ側に
おいて、ゲート電極１５Ｂを形成し、上層のゲート絶縁
膜１４である窒化シリコン薄膜１４ｂを部分的に除去し
た後、燐イオンを注入する。このときｐチャネルＴＦＴ
では、２層からなるゲート絶縁膜１４を通して燐イオン
が注入されることになり、注入される燐濃度を低減でき
る。このため、ホウ素イオンの注入量を燐イオンの２倍
程度に減少でき、ホウ素イオンの注入時間を削減でき
る。
ンジスタ）を同一基板に形成する際に、不純物の注入時
間を短縮し、スループットを向上させる。 【解決手段】 基板１１上に多結晶シリコン薄膜１３を
形成した後、酸化シリコン薄膜１４ａと窒化シリコン薄
膜１４ｂからなるゲート絶縁膜１４を形成する。ｐチャ
ネルＴＦＴのゲート電極１５Ａを形成し、ｎチャネルＴ
ＦＴ側はゲート電極材料１５で被覆する。ｐチャネルＴ
ＦＴへホウ素イオンを注入する。ｎチャネルＴＦＴ側に
おいて、ゲート電極１５Ｂを形成し、上層のゲート絶縁
膜１４である窒化シリコン薄膜１４ｂを部分的に除去し
た後、燐イオンを注入する。このときｐチャネルＴＦＴ
では、２層からなるゲート絶縁膜１４を通して燐イオン
が注入されることになり、注入される燐濃度を低減でき
る。このため、ホウ素イオンの注入量を燐イオンの２倍
程度に減少でき、ホウ素イオンの注入時間を削減でき
る。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示装置等
に用いる半導体装置およびその製造方法とアクティブマ
トリックスアレイ基板およびそれを用いた液晶表示装置
に関する。
に用いる半導体装置およびその製造方法とアクティブマ
トリックスアレイ基板およびそれを用いた液晶表示装置
に関する。
【０００２】
【従来の技術】図６は従来の半導体装置の製造方法を示
す工程断面図である。この半導体装置はｐチャネル薄膜
トランジスタおよびｎチャネル薄膜トランジスタからな
るＣＭＯＳ回路を構成するものであり、液晶表示装置の
アクティブマトリックスアレイ基板に集積化される走査
側駆動回路やデータ側駆動回路に用いられている。
す工程断面図である。この半導体装置はｐチャネル薄膜
トランジスタおよびｎチャネル薄膜トランジスタからな
るＣＭＯＳ回路を構成するものであり、液晶表示装置の
アクティブマトリックスアレイ基板に集積化される走査
側駆動回路やデータ側駆動回路に用いられている。
【０００３】まず、図６（ａ）に示すように、ガラス基
板などの透光性基板１１上に、ｐチャネル薄膜トランジ
スタおよびｎチャネル薄膜トランジスタの活性層となる
多結晶シリコン薄膜１３を形成し、薄膜トランジスタの
形状に加工する。その後、酸化シリコン薄膜からなるゲ
ート絶縁膜１４を形成し、その上にゲート電極材料１５
を形成し、ｐチャネル薄膜トランジスタ側のゲート電極
１５Ａを加工成形する。このとき、ｎチャネル薄膜トラ
ンジスタ側はゲート電極材料１５にて被覆しておく。そ
の後、ｐチャネル薄膜トランジスタのゲート電極１５Ａ
をマスクとしてホウ素（Ｂ）イオンを注入する。ホウ素
の注入条件は加速電圧６０ｋＶ，注入量５×１０15 ion
／ｃｍ2 である。これにより、ｐチャネル薄膜トランジ
スタのソース・ドレイン領域にのみホウ素イオンが注入
される。
板などの透光性基板１１上に、ｐチャネル薄膜トランジ
スタおよびｎチャネル薄膜トランジスタの活性層となる
多結晶シリコン薄膜１３を形成し、薄膜トランジスタの
形状に加工する。その後、酸化シリコン薄膜からなるゲ
ート絶縁膜１４を形成し、その上にゲート電極材料１５
を形成し、ｐチャネル薄膜トランジスタ側のゲート電極
１５Ａを加工成形する。このとき、ｎチャネル薄膜トラ
ンジスタ側はゲート電極材料１５にて被覆しておく。そ
の後、ｐチャネル薄膜トランジスタのゲート電極１５Ａ
をマスクとしてホウ素（Ｂ）イオンを注入する。ホウ素
の注入条件は加速電圧６０ｋＶ，注入量５×１０15 ion
／ｃｍ2 である。これにより、ｐチャネル薄膜トランジ
スタのソース・ドレイン領域にのみホウ素イオンが注入
される。
【０００４】次に、図６（ｂ）に示すように、ｎチャネ
ル薄膜トランジスタ側のゲート電極１５Ｂを加工成形
し、燐（Ｐ）イオンを注入する。燐イオンの注入条件は
加速電圧８０ｋＶ，注入量１×１０15 ion／ｃｍ2 であ
る。この結果、ｎチャネル薄膜トランジスタのソース・
ドレイン領域には燐イオンのみが注入されるが、ｐチャ
ネル薄膜トランジスタのソース・ドレイン領域にはホウ
素イオンと燐イオンの両方が注入されることになる。こ
こで、ホウ素イオンの注入量を燐イオンの注入量より大
きく設定することにより、ｐチャネル薄膜トランジスタ
のｐチャネル動作が可能になる。
ル薄膜トランジスタ側のゲート電極１５Ｂを加工成形
し、燐（Ｐ）イオンを注入する。燐イオンの注入条件は
加速電圧８０ｋＶ，注入量１×１０15 ion／ｃｍ2 であ
る。この結果、ｎチャネル薄膜トランジスタのソース・
ドレイン領域には燐イオンのみが注入されるが、ｐチャ
ネル薄膜トランジスタのソース・ドレイン領域にはホウ
素イオンと燐イオンの両方が注入されることになる。こ
こで、ホウ素イオンの注入量を燐イオンの注入量より大
きく設定することにより、ｐチャネル薄膜トランジスタ
のｐチャネル動作が可能になる。
【０００５】燐イオンの注入後、注入した不純物の活性
化処理を行い、その後、図６（ｃ）に示すように、酸化
シリコンからなる層間絶縁膜１８を形成する。層間絶縁
膜１８を形成後、ｐチャネルおよびｎチャネルの薄膜ト
ランジスタのソース・ドレイン領域上にコンタクトホー
ルを開口し、Ａｌからなるソース・ドレイン配線１９を
形成してＣＭＯＳ構成の半導体装置が完成する。
化処理を行い、その後、図６（ｃ）に示すように、酸化
シリコンからなる層間絶縁膜１８を形成する。層間絶縁
膜１８を形成後、ｐチャネルおよびｎチャネルの薄膜ト
ランジスタのソース・ドレイン領域上にコンタクトホー
ルを開口し、Ａｌからなるソース・ドレイン配線１９を
形成してＣＭＯＳ構成の半導体装置が完成する。
【０００６】
【発明が解決しようとする課題】上記の従来例において
は、ｐチャネル（第１の導電型チャネル）の薄膜トラン
ジスタのホウ素イオン（第１の導電型の不純物）を注入
したソース・ドレイン領域には、ｎチャネル（第２の導
電型チャネル）の薄膜トランジスタへ注入する燐イオン
（第２の導電型の不純物）が多量に注入されるため、第
１の導電型チャネルの薄膜トランジスタの特性を確保す
るためには、第１の導電型の不純物を第２の導電型の不
純物の３〜５倍程度注入しなければならず、第１の導電
型の不純物の注入時間が長くなり、スループットが悪化
するという問題があった。
は、ｐチャネル（第１の導電型チャネル）の薄膜トラン
ジスタのホウ素イオン（第１の導電型の不純物）を注入
したソース・ドレイン領域には、ｎチャネル（第２の導
電型チャネル）の薄膜トランジスタへ注入する燐イオン
（第２の導電型の不純物）が多量に注入されるため、第
１の導電型チャネルの薄膜トランジスタの特性を確保す
るためには、第１の導電型の不純物を第２の導電型の不
純物の３〜５倍程度注入しなければならず、第１の導電
型の不純物の注入時間が長くなり、スループットが悪化
するという問題があった。
【０００７】この発明の目的は、第１の導電型チャネル
の薄膜トランジスタと第２の導電型チャネルの薄膜トラ
ンジスタとを同一基板に形成する際に、不純物の注入時
間を短縮し、スループットを向上することのできる半導
体装置およびその製造方法を提供することである。ま
た、この発明の他の目的は、駆動回路に用いられる第１
の導電型チャネルの薄膜トランジスタと第２の導電型チ
ャネルの薄膜トランジスタとを形成する際に、不純物の
注入時間を短縮し、スループットを向上することのでき
るアクティブマトリックスアレイ基板およびそれを用い
た液晶表示装置を提供することである。
の薄膜トランジスタと第２の導電型チャネルの薄膜トラ
ンジスタとを同一基板に形成する際に、不純物の注入時
間を短縮し、スループットを向上することのできる半導
体装置およびその製造方法を提供することである。ま
た、この発明の他の目的は、駆動回路に用いられる第１
の導電型チャネルの薄膜トランジスタと第２の導電型チ
ャネルの薄膜トランジスタとを形成する際に、不純物の
注入時間を短縮し、スループットを向上することのでき
るアクティブマトリックスアレイ基板およびそれを用い
た液晶表示装置を提供することである。
【０００８】
【課題を解決するための手段】請求項１記載の半導体装
置は、同一基板上に、ソース・ドレイン領域およびチャ
ネル領域となる多結晶シリコン薄膜を形成し、多結晶シ
リコン薄膜上にゲート絶縁膜を介してゲート電極を形成
した第１および第２の導電型チャネルの薄膜トランジス
タからなる半導体装置であって、第１の導電型チャネル
の薄膜トランジスタのゲート絶縁膜は、ソース・ドレイ
ン領域上を被覆するように異種材料を積層した多層構造
のゲート絶縁膜からなり、第２の導電型チャネルの薄膜
トランジスタのゲート絶縁膜は、第１の導電型チャネル
の薄膜トランジスタと同種の多層構造のゲート絶縁膜か
らなり、かつ、第２の導電型チャネルの薄膜トランジス
タのゲート絶縁膜の多層構造のうち少なくとも最上層の
ソース・ドレイン領域上における少なくとも一部を除去
したことを特徴とする。
置は、同一基板上に、ソース・ドレイン領域およびチャ
ネル領域となる多結晶シリコン薄膜を形成し、多結晶シ
リコン薄膜上にゲート絶縁膜を介してゲート電極を形成
した第１および第２の導電型チャネルの薄膜トランジス
タからなる半導体装置であって、第１の導電型チャネル
の薄膜トランジスタのゲート絶縁膜は、ソース・ドレイ
ン領域上を被覆するように異種材料を積層した多層構造
のゲート絶縁膜からなり、第２の導電型チャネルの薄膜
トランジスタのゲート絶縁膜は、第１の導電型チャネル
の薄膜トランジスタと同種の多層構造のゲート絶縁膜か
らなり、かつ、第２の導電型チャネルの薄膜トランジス
タのゲート絶縁膜の多層構造のうち少なくとも最上層の
ソース・ドレイン領域上における少なくとも一部を除去
したことを特徴とする。
【０００９】この構成によれば、第２の導電型チャネル
の薄膜トランジスタのゲート絶縁膜の多層構造のうち少
なくとも最上層のソース・ドレイン領域上における少な
くとも一部を除去しているため、第２の導電型チャネル
の薄膜トランジスタの多結晶シリコン薄膜にソース・ド
レイン領域を形成するために第２の導電型の不純物を注
入する際、最上層のゲート絶縁膜の除去部分下のソース
・ドレイン領域の不純物濃度が最大となるように注入
し、このとき、第１の導電型チャネルの薄膜トランジス
タのソース・ドレイン領域にも第２の導電型の不純物が
注入されるが、除去されていない多層構造のゲート絶縁
膜を通して注入されるため、注入量が少なくなる。この
ように、第１の導電型チャネルの薄膜トランジスタのソ
ース・ドレイン領域に注入される第２の導電型の不純物
を低減できるため、従来、第１の不純物の注入量が第２
の不純物の３〜５倍程度であったのを２倍程度に第１の
不純物の注入量を低減しても第１の導電型チャネルの薄
膜トランジスタの特性を確保できる。したがって、第１
の不純物の注入量を低減して不純物の注入時間を短縮
し、スループットを向上することができる。
の薄膜トランジスタのゲート絶縁膜の多層構造のうち少
なくとも最上層のソース・ドレイン領域上における少な
くとも一部を除去しているため、第２の導電型チャネル
の薄膜トランジスタの多結晶シリコン薄膜にソース・ド
レイン領域を形成するために第２の導電型の不純物を注
入する際、最上層のゲート絶縁膜の除去部分下のソース
・ドレイン領域の不純物濃度が最大となるように注入
し、このとき、第１の導電型チャネルの薄膜トランジス
タのソース・ドレイン領域にも第２の導電型の不純物が
注入されるが、除去されていない多層構造のゲート絶縁
膜を通して注入されるため、注入量が少なくなる。この
ように、第１の導電型チャネルの薄膜トランジスタのソ
ース・ドレイン領域に注入される第２の導電型の不純物
を低減できるため、従来、第１の不純物の注入量が第２
の不純物の３〜５倍程度であったのを２倍程度に第１の
不純物の注入量を低減しても第１の導電型チャネルの薄
膜トランジスタの特性を確保できる。したがって、第１
の不純物の注入量を低減して不純物の注入時間を短縮
し、スループットを向上することができる。
【００１０】また、ゲート絶縁膜を多層構造にすること
により、ピンホール等に対するマージンが増大し、歩留
りが向上する。請求項２記載の半導体装置は、請求項１
記載の半導体装置において、ゲート絶縁膜が、多結晶シ
リコン薄膜上に形成した酸化シリコン薄膜と、この酸化
シリコン薄膜上に形成した窒化シリコン薄膜とからなる
ことを特徴とする。
により、ピンホール等に対するマージンが増大し、歩留
りが向上する。請求項２記載の半導体装置は、請求項１
記載の半導体装置において、ゲート絶縁膜が、多結晶シ
リコン薄膜上に形成した酸化シリコン薄膜と、この酸化
シリコン薄膜上に形成した窒化シリコン薄膜とからなる
ことを特徴とする。
【００１１】このように、ゲート絶縁膜に酸化シリコン
薄膜と窒化シリコン薄膜の積層膜を用いることにより、
窒化シリコン薄膜は酸化シリコン薄膜の約１．５倍の誘
電率を有し、ゲート絶縁膜が酸化シリコン薄膜の単層膜
である場合に比べて、ゲート絶縁膜容量の減少が少な
く、薄膜トランジスタのオン電流に与える影響が少なく
なる。
薄膜と窒化シリコン薄膜の積層膜を用いることにより、
窒化シリコン薄膜は酸化シリコン薄膜の約１．５倍の誘
電率を有し、ゲート絶縁膜が酸化シリコン薄膜の単層膜
である場合に比べて、ゲート絶縁膜容量の減少が少な
く、薄膜トランジスタのオン電流に与える影響が少なく
なる。
【００１２】請求項３記載の半導体装置は、請求項１記
載の半導体装置において、ゲート絶縁膜は、多結晶シリ
コン薄膜上に形成した酸化シリコン薄膜と、この酸化シ
リコン薄膜上に形成した酸化タンタル薄膜とからなるこ
とを特徴とする。このように、ゲート絶縁膜に酸化シリ
コン薄膜と酸化タンタル薄膜の積層膜を用いることによ
り、酸化タンタル薄膜は酸化シリコン薄膜の５〜６倍の
誘電率を有し、ゲート絶縁膜が酸化シリコン薄膜の単層
膜である場合に比べて、ゲート絶縁膜容量の減少が少な
く、薄膜トランジスタのオン電流に与える影響が少なく
なる。
載の半導体装置において、ゲート絶縁膜は、多結晶シリ
コン薄膜上に形成した酸化シリコン薄膜と、この酸化シ
リコン薄膜上に形成した酸化タンタル薄膜とからなるこ
とを特徴とする。このように、ゲート絶縁膜に酸化シリ
コン薄膜と酸化タンタル薄膜の積層膜を用いることによ
り、酸化タンタル薄膜は酸化シリコン薄膜の５〜６倍の
誘電率を有し、ゲート絶縁膜が酸化シリコン薄膜の単層
膜である場合に比べて、ゲート絶縁膜容量の減少が少な
く、薄膜トランジスタのオン電流に与える影響が少なく
なる。
【００１３】請求項４記載の半導体装置は、請求項２記
載の半導体装置において、窒化シリコン薄膜の膜厚が３
０ｎｍ以上１５０ｎｍ以下であることを特徴とする。こ
れにより、第２の導電型の不純物注入による低濃度不純
物注入領域のドーズ量を高濃度不純物注入領域のドーズ
量と比較して、１〜３桁低減することが可能となる。
載の半導体装置において、窒化シリコン薄膜の膜厚が３
０ｎｍ以上１５０ｎｍ以下であることを特徴とする。こ
れにより、第２の導電型の不純物注入による低濃度不純
物注入領域のドーズ量を高濃度不純物注入領域のドーズ
量と比較して、１〜３桁低減することが可能となる。
【００１４】請求項５記載の半導体装置は、請求項３記
載の半導体装置において、酸化タンタル薄膜の膜厚が２
０ｎｍ以上１００ｎｍ以下であることを特徴とする。こ
れにより、第２の導電型の不純物注入による低濃度不純
物注入領域のドーズ量を高濃度不純物注入領域のドーズ
量と比較して、１〜３桁低減することが可能となる。
載の半導体装置において、酸化タンタル薄膜の膜厚が２
０ｎｍ以上１００ｎｍ以下であることを特徴とする。こ
れにより、第２の導電型の不純物注入による低濃度不純
物注入領域のドーズ量を高濃度不純物注入領域のドーズ
量と比較して、１〜３桁低減することが可能となる。
【００１５】請求項６記載の半導体装置は、請求項２，
３，４または５記載の半導体装置において、酸化シリコ
ン薄膜の膜厚が３０ｎｍ以上１００ｎｍ以下であること
を特徴とする。これにより、窒化シリコン薄膜または酸
化タンタル薄膜との膜厚バランスにより第２の導電型の
不純物注入による低濃度不純物注入領域のドーズ量を高
濃度不純物注入領域のドーズ量と比較して、１〜３桁低
減することができる。
３，４または５記載の半導体装置において、酸化シリコ
ン薄膜の膜厚が３０ｎｍ以上１００ｎｍ以下であること
を特徴とする。これにより、窒化シリコン薄膜または酸
化タンタル薄膜との膜厚バランスにより第２の導電型の
不純物注入による低濃度不純物注入領域のドーズ量を高
濃度不純物注入領域のドーズ量と比較して、１〜３桁低
減することができる。
【００１６】請求項７記載の半導体装置の製造方法は、
同一基板上に、ソース・ドレイン領域およびチャネル領
域となる多結晶シリコン薄膜を形成し、多結晶シリコン
薄膜上にゲート絶縁膜を介してゲート電極を形成した第
１および第２の導電型チャネルの薄膜トランジスタから
なる半導体装置の製造方法であって、第１および第２の
導電型チャネルの薄膜トランジスタの多結晶シリコン薄
膜を被覆するように、異種材料を積層した多層構造のゲ
ート絶縁膜を形成する工程と、ゲート絶縁膜上をゲート
電極材料により被覆する工程と、第１の導電型チャネル
の薄膜トランジスタのゲート電極をゲート電極材料から
パターン形成した後、第２の導電型チャネルの薄膜トラ
ンジスタ領域上はゲート電極材料により被覆した状態
で、第１の導電型の不純物を注入して第１の導電型チャ
ネルの薄膜トランジスタの多結晶シリコン薄膜にソース
・ドレイン領域を形成する工程と、第２の導電型チャネ
ルの薄膜トランジスタのゲート電極をゲート電極材料か
らパターン形成し、かつ第２の導電型チャネルの薄膜ト
ランジスタのゲート絶縁膜の多層構造のうち少なくとも
最上層のソース・ドレイン領域上における少なくとも一
部を除去した後に、第１の導電型チャネルの薄膜トラン
ジスタのゲート絶縁膜はソース・ドレイン領域上を多層
構造により被覆した状態で、第２の導電型の不純物を注
入して第２の導電型チャネルの薄膜トランジスタの多結
晶シリコン薄膜にソース・ドレイン領域を形成する工程
とを含むことを特徴とする。
同一基板上に、ソース・ドレイン領域およびチャネル領
域となる多結晶シリコン薄膜を形成し、多結晶シリコン
薄膜上にゲート絶縁膜を介してゲート電極を形成した第
１および第２の導電型チャネルの薄膜トランジスタから
なる半導体装置の製造方法であって、第１および第２の
導電型チャネルの薄膜トランジスタの多結晶シリコン薄
膜を被覆するように、異種材料を積層した多層構造のゲ
ート絶縁膜を形成する工程と、ゲート絶縁膜上をゲート
電極材料により被覆する工程と、第１の導電型チャネル
の薄膜トランジスタのゲート電極をゲート電極材料から
パターン形成した後、第２の導電型チャネルの薄膜トラ
ンジスタ領域上はゲート電極材料により被覆した状態
で、第１の導電型の不純物を注入して第１の導電型チャ
ネルの薄膜トランジスタの多結晶シリコン薄膜にソース
・ドレイン領域を形成する工程と、第２の導電型チャネ
ルの薄膜トランジスタのゲート電極をゲート電極材料か
らパターン形成し、かつ第２の導電型チャネルの薄膜ト
ランジスタのゲート絶縁膜の多層構造のうち少なくとも
最上層のソース・ドレイン領域上における少なくとも一
部を除去した後に、第１の導電型チャネルの薄膜トラン
ジスタのゲート絶縁膜はソース・ドレイン領域上を多層
構造により被覆した状態で、第２の導電型の不純物を注
入して第２の導電型チャネルの薄膜トランジスタの多結
晶シリコン薄膜にソース・ドレイン領域を形成する工程
とを含むことを特徴とする。
【００１７】この製造方法によれば、第２の導電型チャ
ネルの薄膜トランジスタの多結晶シリコン薄膜にソース
・ドレイン領域を形成するために第２の導電型の不純物
を注入する際、第２の導電型チャネルの薄膜トランジス
タのゲート絶縁膜の多層構造のうち少なくとも最上層の
ソース・ドレイン領域上における少なくとも一部を除去
しているため、この除去部分下のソース・ドレイン領域
の不純物濃度が最大となるように注入され、このとき、
第１の導電型チャネルの薄膜トランジスタのソース・ド
レイン領域にも第２の導電型の不純物が注入されるが、
除去部分がない多層構造のゲート絶縁膜を通して注入さ
れるため、注入量が少なくなる。このように、第１の導
電型チャネルの薄膜トランジスタのソース・ドレイン領
域に注入される第２の導電型の不純物を低減できるた
め、従来、第１の不純物の注入量が第２の不純物の３〜
５倍程度であったのを２倍程度に第１の不純物の注入量
を低減しても第１の導電型チャネルの薄膜トランジスタ
の特性を確保できる。したがって、第１の不純物の注入
量を低減して不純物の注入時間を短縮し、スループット
を向上することができる。
ネルの薄膜トランジスタの多結晶シリコン薄膜にソース
・ドレイン領域を形成するために第２の導電型の不純物
を注入する際、第２の導電型チャネルの薄膜トランジス
タのゲート絶縁膜の多層構造のうち少なくとも最上層の
ソース・ドレイン領域上における少なくとも一部を除去
しているため、この除去部分下のソース・ドレイン領域
の不純物濃度が最大となるように注入され、このとき、
第１の導電型チャネルの薄膜トランジスタのソース・ド
レイン領域にも第２の導電型の不純物が注入されるが、
除去部分がない多層構造のゲート絶縁膜を通して注入さ
れるため、注入量が少なくなる。このように、第１の導
電型チャネルの薄膜トランジスタのソース・ドレイン領
域に注入される第２の導電型の不純物を低減できるた
め、従来、第１の不純物の注入量が第２の不純物の３〜
５倍程度であったのを２倍程度に第１の不純物の注入量
を低減しても第１の導電型チャネルの薄膜トランジスタ
の特性を確保できる。したがって、第１の不純物の注入
量を低減して不純物の注入時間を短縮し、スループット
を向上することができる。
【００１８】請求項８記載の半導体装置の製造方法は、
同一基板上に、ソース・ドレイン領域およびチャネル領
域となる多結晶シリコン薄膜を形成し、多結晶シリコン
薄膜上にゲート絶縁膜を介してゲート電極を形成した第
１および第２の導電型チャネルの薄膜トランジスタから
なる半導体装置の製造方法であって、第１および第２の
導電型チャネルの薄膜トランジスタの多結晶シリコン薄
膜を被覆するように、異種材料を積層した多層構造のゲ
ート絶縁膜を形成する工程と、ゲート絶縁膜上に第１お
よび第２の導電型チャネルの薄膜トランジスタのゲート
電極を形成する工程と、ゲート電極を形成した後、第２
の導電型チャネルの薄膜トランジスタ領域上を有機物か
らなるマスクにより被覆し、その後、第１の導電型の不
純物を注入して第１の導電型チャネルの薄膜トランジス
タの多結晶シリコン薄膜にソース・ドレイン領域を形成
する工程と、有機物からなるマスクを除去し、第２の導
電型チャネルの薄膜トランジスタのゲート絶縁膜の多層
構造のうち少なくとも最上層のソース・ドレイン領域上
における少なくとも一部を除去した後に、第１の導電型
チャネルの薄膜トランジスタのゲート絶縁膜はソース・
ドレイン領域上を多層構造により被覆した状態で、第２
の導電型の不純物を注入して第２の導電型チャネルの薄
膜トランジスタの多結晶シリコン薄膜にソース・ドレイ
ン領域を形成する工程とを含むことを特徴とする。
同一基板上に、ソース・ドレイン領域およびチャネル領
域となる多結晶シリコン薄膜を形成し、多結晶シリコン
薄膜上にゲート絶縁膜を介してゲート電極を形成した第
１および第２の導電型チャネルの薄膜トランジスタから
なる半導体装置の製造方法であって、第１および第２の
導電型チャネルの薄膜トランジスタの多結晶シリコン薄
膜を被覆するように、異種材料を積層した多層構造のゲ
ート絶縁膜を形成する工程と、ゲート絶縁膜上に第１お
よび第２の導電型チャネルの薄膜トランジスタのゲート
電極を形成する工程と、ゲート電極を形成した後、第２
の導電型チャネルの薄膜トランジスタ領域上を有機物か
らなるマスクにより被覆し、その後、第１の導電型の不
純物を注入して第１の導電型チャネルの薄膜トランジス
タの多結晶シリコン薄膜にソース・ドレイン領域を形成
する工程と、有機物からなるマスクを除去し、第２の導
電型チャネルの薄膜トランジスタのゲート絶縁膜の多層
構造のうち少なくとも最上層のソース・ドレイン領域上
における少なくとも一部を除去した後に、第１の導電型
チャネルの薄膜トランジスタのゲート絶縁膜はソース・
ドレイン領域上を多層構造により被覆した状態で、第２
の導電型の不純物を注入して第２の導電型チャネルの薄
膜トランジスタの多結晶シリコン薄膜にソース・ドレイ
ン領域を形成する工程とを含むことを特徴とする。
【００１９】この製造方法によれば、請求項７記載の製
造方法と同様の効果が得られる。請求項９記載の半導体
装置の製造方法は、請求項７または８記載の半導体装置
の製造方法において、ゲート絶縁膜は、多結晶シリコン
薄膜上に形成した酸化シリコン薄膜と、この酸化シリコ
ン薄膜上に形成した窒化シリコン薄膜とからなることを
特徴とする。
造方法と同様の効果が得られる。請求項９記載の半導体
装置の製造方法は、請求項７または８記載の半導体装置
の製造方法において、ゲート絶縁膜は、多結晶シリコン
薄膜上に形成した酸化シリコン薄膜と、この酸化シリコ
ン薄膜上に形成した窒化シリコン薄膜とからなることを
特徴とする。
【００２０】請求項１０記載の半導体装置の製造方法
は、請求項７または８記載の半導体装置の製造方法にお
いて、ゲート絶縁膜は、多結晶シリコン薄膜上に形成し
た酸化シリコン薄膜と、この酸化シリコン薄膜上に形成
した酸化タンタル薄膜とからなることを特徴とする。請
求項１１記載のアクティブマトリックスアレイ基板は、
同一基板上に、表示領域を形成するマトリックスアレイ
と、マトリックスアレイを駆動する走査側駆動回路およ
びデータ側駆動回路とを集積化したアクティブマトリッ
クスアレイ基板であって、走査側およびデータ側駆動回
路の少なくとも一部に、請求項１記載の半導体装置を用
いたことを特徴とする。
は、請求項７または８記載の半導体装置の製造方法にお
いて、ゲート絶縁膜は、多結晶シリコン薄膜上に形成し
た酸化シリコン薄膜と、この酸化シリコン薄膜上に形成
した酸化タンタル薄膜とからなることを特徴とする。請
求項１１記載のアクティブマトリックスアレイ基板は、
同一基板上に、表示領域を形成するマトリックスアレイ
と、マトリックスアレイを駆動する走査側駆動回路およ
びデータ側駆動回路とを集積化したアクティブマトリッ
クスアレイ基板であって、走査側およびデータ側駆動回
路の少なくとも一部に、請求項１記載の半導体装置を用
いたことを特徴とする。
【００２１】このように、請求項１記載の半導体装置を
用いることにより、不純物の注入時間を短縮し、アクテ
ィブマトリックスアレイ基板のスループットを向上する
ことができる。請求項１２記載の液晶表示装置は、請求
項１１記載のアクティブマトリックスアレイ基板と、対
向基板との間に液晶を挟持したことを特徴とする。
用いることにより、不純物の注入時間を短縮し、アクテ
ィブマトリックスアレイ基板のスループットを向上する
ことができる。請求項１２記載の液晶表示装置は、請求
項１１記載のアクティブマトリックスアレイ基板と、対
向基板との間に液晶を挟持したことを特徴とする。
【００２２】このように、請求項１１記載のアクティブ
マトリックスアレイ基板を用いることにより、液晶表示
装置のスループットを向上することができる。
マトリックスアレイ基板を用いることにより、液晶表示
装置のスループットを向上することができる。
【００２３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図１〜図５を用いて説明する。なお、以下の実施
の形態では、ホウ素を第１の導電型の不純物，ｐチャネ
ルを第１の導電型チャネルとし、燐を第２の導電型の不
純物，ｎチャネルを第２の導電型チャネルとして説明す
る。
いて、図１〜図５を用いて説明する。なお、以下の実施
の形態では、ホウ素を第１の導電型の不純物，ｐチャネ
ルを第１の導電型チャネルとし、燐を第２の導電型の不
純物，ｎチャネルを第２の導電型チャネルとして説明す
る。
【００２４】〔第１の実施の形態〕図１はこの発明の第
１の実施の形態における半導体装置の製造方法を示す工
程断面図である。まず、図１（ａ）に示すように、ガラ
ス基板等の透光性基板１１上に多結晶シリコン薄膜１３
を形成する。この多結晶シリコン薄膜１３は、プラズマ
ＣＶＤ法にて膜厚５０ｎｍの非晶質シリコン薄膜を形成
し、４５０℃，９０分の熱処理により膜中の水素濃度を
低減したのち、エキシマレーザ光を照射して溶融・結晶
化させ形成する。エキシマレーザの光源としては波長３
０８ｎｍのＸｅＣｌエキシマレーザを用い、エネルギー
密度３５０ｍＪ／ｃｍ2 にて結晶化を行った。多結晶シ
リコン薄膜１３を形成後、薄膜トランジスタの形状に加
工し、プラズマＣＶＤ法を用いて酸化シリコン薄膜１４
ａを１００ｎｍ形成し、その上に窒化シリコン薄膜１４
ｂを１００ｎｍ真空中で連続堆積し、２層薄膜を積層し
たゲート絶縁膜１４を形成する。ゲート絶縁膜１４を形
成後、その上にＡｌ−9.5%Ｚｒのゲート電極材料１５を
形成し、ｐチャネル薄膜トランジスタ側のゲート電極１
５Ａを加工成形する。このとき、ｎチャネル薄膜トラン
ジスタ側はゲート電極材料１５にて被覆しておく。
１の実施の形態における半導体装置の製造方法を示す工
程断面図である。まず、図１（ａ）に示すように、ガラ
ス基板等の透光性基板１１上に多結晶シリコン薄膜１３
を形成する。この多結晶シリコン薄膜１３は、プラズマ
ＣＶＤ法にて膜厚５０ｎｍの非晶質シリコン薄膜を形成
し、４５０℃，９０分の熱処理により膜中の水素濃度を
低減したのち、エキシマレーザ光を照射して溶融・結晶
化させ形成する。エキシマレーザの光源としては波長３
０８ｎｍのＸｅＣｌエキシマレーザを用い、エネルギー
密度３５０ｍＪ／ｃｍ2 にて結晶化を行った。多結晶シ
リコン薄膜１３を形成後、薄膜トランジスタの形状に加
工し、プラズマＣＶＤ法を用いて酸化シリコン薄膜１４
ａを１００ｎｍ形成し、その上に窒化シリコン薄膜１４
ｂを１００ｎｍ真空中で連続堆積し、２層薄膜を積層し
たゲート絶縁膜１４を形成する。ゲート絶縁膜１４を形
成後、その上にＡｌ−9.5%Ｚｒのゲート電極材料１５を
形成し、ｐチャネル薄膜トランジスタ側のゲート電極１
５Ａを加工成形する。このとき、ｎチャネル薄膜トラン
ジスタ側はゲート電極材料１５にて被覆しておく。
【００２５】その後、ｐチャネル薄膜トランジスタのゲ
ート電極１５Ａをマスクとしてホウ素（Ｂ）イオンを注
入する。ホウ素イオンは水素希釈率９５％のＢ2 Ｈ6 ガ
スをプラズマ分解してイオンを生成し、生成したイオン
の質量分離工程を行うことなく加速して基板に注入して
いる。注入条件は加速電圧７０ｋＶ，注入量２×１０ 15
ion／ｃｍ2 である。これにより、ｎチャネル薄膜トラ
ンジスタ側はゲート電極材料１５にて被覆されているた
め、ｐチャネル薄膜トランジスタ側にのみホウ素イオン
が注入されソース・ドレイン領域が形成される。
ート電極１５Ａをマスクとしてホウ素（Ｂ）イオンを注
入する。ホウ素イオンは水素希釈率９５％のＢ2 Ｈ6 ガ
スをプラズマ分解してイオンを生成し、生成したイオン
の質量分離工程を行うことなく加速して基板に注入して
いる。注入条件は加速電圧７０ｋＶ，注入量２×１０ 15
ion／ｃｍ2 である。これにより、ｎチャネル薄膜トラ
ンジスタ側はゲート電極材料１５にて被覆されているた
め、ｐチャネル薄膜トランジスタ側にのみホウ素イオン
が注入されソース・ドレイン領域が形成される。
【００２６】次に、図１（ｂ）に示すように、ｎチャネ
ル薄膜トランジスタ側において、ゲート電極１５Ｂを加
工成形し、上層のゲート絶縁膜１４である窒化シリコン
薄膜１４ｂを、ゲート電極１５Ｂの外側に各々２μｍず
つ大きく残してその他の領域を除去する。その後、ｎチ
ャネル薄膜トランジスタのソース・ドレイン領域を形成
するため、燐（Ｐ）イオンを注入する。このとき、ｎチ
ャネル薄膜トランジスタの窒化シリコン薄膜１４ｂが除
去されている領域下の多結晶シリコン薄膜１３中の燐濃
度が最大となるような加速電圧にて注入する。この燐イ
オンの注入条件は加速電圧７０ｋＶ，注入量１×１０15
ion／ｃｍ2 であり、水素希釈率９５％のＰＨ3 ガスを
プラズマ分解してイオンを生成し、生成したイオンの質
量分離工程を行うことなく加速して基板に注入してい
る。
ル薄膜トランジスタ側において、ゲート電極１５Ｂを加
工成形し、上層のゲート絶縁膜１４である窒化シリコン
薄膜１４ｂを、ゲート電極１５Ｂの外側に各々２μｍず
つ大きく残してその他の領域を除去する。その後、ｎチ
ャネル薄膜トランジスタのソース・ドレイン領域を形成
するため、燐（Ｐ）イオンを注入する。このとき、ｎチ
ャネル薄膜トランジスタの窒化シリコン薄膜１４ｂが除
去されている領域下の多結晶シリコン薄膜１３中の燐濃
度が最大となるような加速電圧にて注入する。この燐イ
オンの注入条件は加速電圧７０ｋＶ，注入量１×１０15
ion／ｃｍ2 であり、水素希釈率９５％のＰＨ3 ガスを
プラズマ分解してイオンを生成し、生成したイオンの質
量分離工程を行うことなく加速して基板に注入してい
る。
【００２７】これにより、窒化シリコン薄膜１４ｂが残
存する領域下の多結晶シリコン薄膜１３では、燐イオン
は窒化シリコン薄膜１４ｂおよび酸化シリコン薄膜１４
ａの積層膜を通して注入されるため、燐濃度は窒化シリ
コン薄膜１４ｂが除去されている領域下の多結晶シリコ
ン薄膜１３中に比べて２桁以上小さくなり、一度の不純
物注入により、ＬＤＤ(Lightly-Doped-Drain）領域すな
わち低濃度不純物注入領域１３ｂと高濃度不純物注入領
域１３ｃとが形成できる。なお、１３ａは不純物が注入
されていない多結晶シリコン薄膜１３からなるチャネル
領域である。
存する領域下の多結晶シリコン薄膜１３では、燐イオン
は窒化シリコン薄膜１４ｂおよび酸化シリコン薄膜１４
ａの積層膜を通して注入されるため、燐濃度は窒化シリ
コン薄膜１４ｂが除去されている領域下の多結晶シリコ
ン薄膜１３中に比べて２桁以上小さくなり、一度の不純
物注入により、ＬＤＤ(Lightly-Doped-Drain）領域すな
わち低濃度不純物注入領域１３ｂと高濃度不純物注入領
域１３ｃとが形成できる。なお、１３ａは不純物が注入
されていない多結晶シリコン薄膜１３からなるチャネル
領域である。
【００２８】燐イオンを注入後、注入した不純物の活性
化処理を行い、その後、図１（ｃ）に示すように、酸化
シリコンからなる層間絶縁膜１８を形成する。層間絶縁
膜１８を形成後、ｐチャネルおよびｎチャネルの薄膜ト
ランジスタのソース・ドレイン領域上にコンタクトホー
ルを開口し、Ａｌからなるソース・ドレイン配線１９を
形成してＣＭＯＳ構成の半導体装置が完成する。
化処理を行い、その後、図１（ｃ）に示すように、酸化
シリコンからなる層間絶縁膜１８を形成する。層間絶縁
膜１８を形成後、ｐチャネルおよびｎチャネルの薄膜ト
ランジスタのソース・ドレイン領域上にコンタクトホー
ルを開口し、Ａｌからなるソース・ドレイン配線１９を
形成してＣＭＯＳ構成の半導体装置が完成する。
【００２９】この製造方法によれば、ｎチャネル薄膜ト
ランジスタのソース・ドレイン領域には燐イオンのみが
注入されるが、ｐチャネル薄膜トランジスタのソース・
ドレイン領域にはホウ素イオンと燐イオンの両方が注入
されることになる。しかしながら、ｐチャネル薄膜トラ
ンジスタでは、燐イオンは窒化シリコン薄膜１４ｂと酸
化シリコン薄膜１４ａの２層からなるゲート絶縁膜１４
を通してソース・ドレイン領域に注入されることにな
り、注入量はｎチャネル薄膜トランジスタの低濃度不純
物注入領域１３ｂと等価になり、従来例で示した手法に
比べ、ｐチャネル薄膜トランジスタのソース・ドレイン
領域に注入される燐濃度を２桁以上低減することができ
るため、ｐチャネル薄膜トランジスタの特性を確保する
ために従来はホウ素イオンの注入量が燐イオンの注入量
の３〜５倍程度必要であったのに対し、ホウ素イオンの
注入量を燐イオンの注入量の２倍程度に減少させること
が可能となり、ホウ素イオンの注入時間を約６０％削減
でき、製造工程のスループットを向上させることができ
る。
ランジスタのソース・ドレイン領域には燐イオンのみが
注入されるが、ｐチャネル薄膜トランジスタのソース・
ドレイン領域にはホウ素イオンと燐イオンの両方が注入
されることになる。しかしながら、ｐチャネル薄膜トラ
ンジスタでは、燐イオンは窒化シリコン薄膜１４ｂと酸
化シリコン薄膜１４ａの２層からなるゲート絶縁膜１４
を通してソース・ドレイン領域に注入されることにな
り、注入量はｎチャネル薄膜トランジスタの低濃度不純
物注入領域１３ｂと等価になり、従来例で示した手法に
比べ、ｐチャネル薄膜トランジスタのソース・ドレイン
領域に注入される燐濃度を２桁以上低減することができ
るため、ｐチャネル薄膜トランジスタの特性を確保する
ために従来はホウ素イオンの注入量が燐イオンの注入量
の３〜５倍程度必要であったのに対し、ホウ素イオンの
注入量を燐イオンの注入量の２倍程度に減少させること
が可能となり、ホウ素イオンの注入時間を約６０％削減
でき、製造工程のスループットを向上させることができ
る。
【００３０】また、ゲート絶縁膜１４が多層構造である
ため、ピンホール等に対する冗長性が向上し、製造歩留
まりを大幅に向上することができるとともに、ゲート絶
縁膜１４の耐圧ならびに薄膜トランジスタの信頼性を大
幅に向上することができる。また、ゲート絶縁膜１４を
酸化シリコン薄膜１４ａと窒化シリコン薄膜１４ｂとで
構成し、酸化シリコン薄膜１４ａの膜厚を３０ｎｍ以上
１００ｎｍ以下とし、かつ窒化シリコン薄膜１４ｂの膜
厚を３０ｎｍ以上１５０ｎｍ以下とすることにより、低
濃度不純物注入領域１３ｂのドーズ量を高濃度不純物注
入領域１３ｃのドーズ量と比較して１〜３桁低減するこ
とができ、一度の不純物注入により、ＬＤＤ(Lightly-D
oped-Drain）構造を実現することができる。
ため、ピンホール等に対する冗長性が向上し、製造歩留
まりを大幅に向上することができるとともに、ゲート絶
縁膜１４の耐圧ならびに薄膜トランジスタの信頼性を大
幅に向上することができる。また、ゲート絶縁膜１４を
酸化シリコン薄膜１４ａと窒化シリコン薄膜１４ｂとで
構成し、酸化シリコン薄膜１４ａの膜厚を３０ｎｍ以上
１００ｎｍ以下とし、かつ窒化シリコン薄膜１４ｂの膜
厚を３０ｎｍ以上１５０ｎｍ以下とすることにより、低
濃度不純物注入領域１３ｂのドーズ量を高濃度不純物注
入領域１３ｃのドーズ量と比較して１〜３桁低減するこ
とができ、一度の不純物注入により、ＬＤＤ(Lightly-D
oped-Drain）構造を実現することができる。
【００３１】なお、窒化シリコン薄膜１４ｂの代わり
に、膜厚２０ｎｍ以上１００ｎｍ以下の酸化タンタル薄
膜を用いて同様にしても、一度の不純物注入により、Ｌ
ＤＤ構造を実現することができる。 〔第２の実施の形態〕図２はこの発明の第２の実施の形
態における半導体装置の製造方法を示す工程断面図であ
る。
に、膜厚２０ｎｍ以上１００ｎｍ以下の酸化タンタル薄
膜を用いて同様にしても、一度の不純物注入により、Ｌ
ＤＤ構造を実現することができる。 〔第２の実施の形態〕図２はこの発明の第２の実施の形
態における半導体装置の製造方法を示す工程断面図であ
る。
【００３２】まず、図２（ａ）に示すように、透光性基
板１１上に多結晶シリコン薄膜１３を形成する。多結晶
シリコン薄膜１３は、プラズマＣＶＤ法にて膜厚５０ｎ
ｍの非晶質シリコン薄膜を形成し、４５０℃，９０分の
熱処理により膜中の水素濃度を低減したのち、エネルギ
ー密度４００ｍＪ／ｃｍ2 のエキシマレーザ光を照射し
て溶融・結晶化させ形成する。多結晶シリコン薄膜１３
を形成後、薄膜トランジスタの形状に加工し、プラズマ
ＣＶＤ法を用いて酸化シリコン薄膜１４ａを９０ｎｍ形
成し、その上に酸化タンタル薄膜１４ｃを５０ｎｍ堆積
し、ゲート絶縁膜１４を形成する。酸化タンタル薄膜１
４ｃは反応性スパッタリング法にて、タンタルターゲッ
トをアルゴンと酸素の混合ガスによりスパッタすること
により形成している。２層薄膜を積層したゲート絶縁膜
１４を形成後、その上にゲート電極材料１５を形成し、
ｐチャネル薄膜トランジスタ側のゲート電極１５Ａを加
工成形する。このときｎチャネル薄膜トランジスタ側は
ゲート電極材料１５にて被覆しておく。
板１１上に多結晶シリコン薄膜１３を形成する。多結晶
シリコン薄膜１３は、プラズマＣＶＤ法にて膜厚５０ｎ
ｍの非晶質シリコン薄膜を形成し、４５０℃，９０分の
熱処理により膜中の水素濃度を低減したのち、エネルギ
ー密度４００ｍＪ／ｃｍ2 のエキシマレーザ光を照射し
て溶融・結晶化させ形成する。多結晶シリコン薄膜１３
を形成後、薄膜トランジスタの形状に加工し、プラズマ
ＣＶＤ法を用いて酸化シリコン薄膜１４ａを９０ｎｍ形
成し、その上に酸化タンタル薄膜１４ｃを５０ｎｍ堆積
し、ゲート絶縁膜１４を形成する。酸化タンタル薄膜１
４ｃは反応性スパッタリング法にて、タンタルターゲッ
トをアルゴンと酸素の混合ガスによりスパッタすること
により形成している。２層薄膜を積層したゲート絶縁膜
１４を形成後、その上にゲート電極材料１５を形成し、
ｐチャネル薄膜トランジスタ側のゲート電極１５Ａを加
工成形する。このときｎチャネル薄膜トランジスタ側は
ゲート電極材料１５にて被覆しておく。
【００３３】その後、ｐチャネル薄膜トランジスタのゲ
ート電極１５Ａをマスクとしてホウ素（Ｂ）イオンを注
入する。ホウ素イオンは水素希釈率９５％のＢ2 Ｈ6 ガ
スをプラズマ分解してイオンを生成し、生成したイオン
の質量分離工程を行うことなく加速して基板に注入して
いる。注入条件は加速電圧７０ｋＶ，注入量２×１０ 15
ion／ｃｍ2 である。これにより、ｎチャネル薄膜トラ
ンジスタ側はゲート電極材料１５にて被覆されているた
め、ｐチャネル薄膜トランジスタ側にのみホウ素イオン
が注入されソース・ドレイン領域が形成される。
ート電極１５Ａをマスクとしてホウ素（Ｂ）イオンを注
入する。ホウ素イオンは水素希釈率９５％のＢ2 Ｈ6 ガ
スをプラズマ分解してイオンを生成し、生成したイオン
の質量分離工程を行うことなく加速して基板に注入して
いる。注入条件は加速電圧７０ｋＶ，注入量２×１０ 15
ion／ｃｍ2 である。これにより、ｎチャネル薄膜トラ
ンジスタ側はゲート電極材料１５にて被覆されているた
め、ｐチャネル薄膜トランジスタ側にのみホウ素イオン
が注入されソース・ドレイン領域が形成される。
【００３４】次に、図２（ｂ）に示すように、ｎチャネ
ル薄膜トランジスタ側において、ゲート電極１５Ｂを加
工成形し、上層のゲート絶縁膜１４である酸化タンタル
薄膜１４ｃを、ゲート電極１５Ｂと同一形状に加工す
る。その後、ｎチャネル薄膜トランジスタのソース・ド
レイン領域を形成するため、燐（Ｐ）イオンを注入す
る。このとき、ｎチャネル薄膜トランジスタのソース・
ドレイン領域の燐濃度が最大となるような加速電圧にて
注入する。この燐イオンの注入条件は、加速電圧７０ｋ
Ｖ，注入量１×１０15 ion／ｃｍ2 であり、水素希釈率
９５％のＰＨ3 ガスをプラズマ分解してイオンを生成
し、生成したイオンの質量分離工程を行うことなく加速
して基板に注入している。
ル薄膜トランジスタ側において、ゲート電極１５Ｂを加
工成形し、上層のゲート絶縁膜１４である酸化タンタル
薄膜１４ｃを、ゲート電極１５Ｂと同一形状に加工す
る。その後、ｎチャネル薄膜トランジスタのソース・ド
レイン領域を形成するため、燐（Ｐ）イオンを注入す
る。このとき、ｎチャネル薄膜トランジスタのソース・
ドレイン領域の燐濃度が最大となるような加速電圧にて
注入する。この燐イオンの注入条件は、加速電圧７０ｋ
Ｖ，注入量１×１０15 ion／ｃｍ2 であり、水素希釈率
９５％のＰＨ3 ガスをプラズマ分解してイオンを生成
し、生成したイオンの質量分離工程を行うことなく加速
して基板に注入している。
【００３５】燐イオンを注入後、注入した不純物の活性
化処理を行い、その後、図２（ｃ）に示すように、酸化
シリコンからなる層間絶縁膜１８を４００ｎｍ形成す
る。層間絶縁膜１８を形成後、ｐチャネルおよびｎチャ
ネルの薄膜トランジスタのソース・ドレイン領域上にコ
ンタクトホールを開口し、Ａｌからなるソース・ドレイ
ン配線１９を形成してＣＭＯＳ構成の半導体装置が完成
する。
化処理を行い、その後、図２（ｃ）に示すように、酸化
シリコンからなる層間絶縁膜１８を４００ｎｍ形成す
る。層間絶縁膜１８を形成後、ｐチャネルおよびｎチャ
ネルの薄膜トランジスタのソース・ドレイン領域上にコ
ンタクトホールを開口し、Ａｌからなるソース・ドレイ
ン配線１９を形成してＣＭＯＳ構成の半導体装置が完成
する。
【００３６】この製造方法によれば、第１の実施の形態
同様、ｎチャネル薄膜トランジスタのソース・ドレイン
領域には燐イオンのみが注入され、ｐチャネル薄膜トラ
ンジスタのソース・ドレイン領域にはホウ素イオンと燐
イオンの両方が注入されることになるが、ｐチャネル薄
膜トランジスタでは、燐イオンは酸化タンタル薄膜１４
ｃと酸化シリコン薄膜１４ａの２層からなるゲート絶縁
膜１４を通してソース・ドレイン領域に注入されること
になり、従来例で示した手法に比べ、ｐチャネル薄膜ト
ランジスタのソース・ドレイン領域に注入される燐濃度
を２桁以上低減することができる。このため、ｐチャネ
ル薄膜トランジスタの特性を確保するために従来はホウ
素イオンの注入量が燐イオンの注入量の３〜５倍程度必
要であったのに対し、ホウ素イオンの注入量を燐イオン
の注入量の２倍程度に減少させることが可能となり、ホ
ウ素イオンの注入時間を約６０％削減でき、製造工程の
スループットを向上させることができる。
同様、ｎチャネル薄膜トランジスタのソース・ドレイン
領域には燐イオンのみが注入され、ｐチャネル薄膜トラ
ンジスタのソース・ドレイン領域にはホウ素イオンと燐
イオンの両方が注入されることになるが、ｐチャネル薄
膜トランジスタでは、燐イオンは酸化タンタル薄膜１４
ｃと酸化シリコン薄膜１４ａの２層からなるゲート絶縁
膜１４を通してソース・ドレイン領域に注入されること
になり、従来例で示した手法に比べ、ｐチャネル薄膜ト
ランジスタのソース・ドレイン領域に注入される燐濃度
を２桁以上低減することができる。このため、ｐチャネ
ル薄膜トランジスタの特性を確保するために従来はホウ
素イオンの注入量が燐イオンの注入量の３〜５倍程度必
要であったのに対し、ホウ素イオンの注入量を燐イオン
の注入量の２倍程度に減少させることが可能となり、ホ
ウ素イオンの注入時間を約６０％削減でき、製造工程の
スループットを向上させることができる。
【００３７】また、第１の実施の形態同様、ゲート絶縁
膜１４が多層構造であるため、ピンホール等に対する冗
長性が向上し、製造歩留まりを大幅に向上することがで
きるとともに、ゲート絶縁膜１４の耐圧ならびに薄膜ト
ランジスタの信頼性を大幅に向上することができる。な
お、ゲート絶縁膜１４を、第１の実施の形態では酸化シ
リコン薄膜１４ａと窒化シリコン薄膜１４ｂの２層構造
の積層膜とし、第２の実施の形態では酸化シリコン薄膜
１４ａと酸化タンタル薄膜１４ｃの２層構造の積層膜と
したが、３層以上の多層構造の積層膜としてもよい。例
えば、ゲート絶縁膜として、酸化シリコン薄膜，酸化タ
ンタル薄膜，窒化シリコン薄膜を積層した多層構造を用
いることができ、燐イオンの注入時に、ｎチャネル薄膜
トランジスタ側のゲート絶縁膜の多層のうち少なくとも
最上層のソース・ドレイン領域上における少なくとも一
部を除去するようにすればよい。
膜１４が多層構造であるため、ピンホール等に対する冗
長性が向上し、製造歩留まりを大幅に向上することがで
きるとともに、ゲート絶縁膜１４の耐圧ならびに薄膜ト
ランジスタの信頼性を大幅に向上することができる。な
お、ゲート絶縁膜１４を、第１の実施の形態では酸化シ
リコン薄膜１４ａと窒化シリコン薄膜１４ｂの２層構造
の積層膜とし、第２の実施の形態では酸化シリコン薄膜
１４ａと酸化タンタル薄膜１４ｃの２層構造の積層膜と
したが、３層以上の多層構造の積層膜としてもよい。例
えば、ゲート絶縁膜として、酸化シリコン薄膜，酸化タ
ンタル薄膜，窒化シリコン薄膜を積層した多層構造を用
いることができ、燐イオンの注入時に、ｎチャネル薄膜
トランジスタ側のゲート絶縁膜の多層のうち少なくとも
最上層のソース・ドレイン領域上における少なくとも一
部を除去するようにすればよい。
【００３８】なお、上記第１および第２の実施の形態で
は、ｎチャネル薄膜トランジスタ側において、ゲート電
極材料１５で被覆した状態でホウ素イオンを注入し、そ
の後でゲート電極１５Ｂを加工成形するようにしたが、
ｐチャネル薄膜トランジスタのゲート電極１５Ａを形成
するときに同時にｎチャネル薄膜トランジスタのゲート
電極１５Ｂを形成しておき、その後、レジスト等の有機
物からなるマスクでｎチャネル薄膜トランジスタ側のみ
ホウ素イオンが注入されないように被覆し、その後でホ
ウ素イオンを注入し、注入後、有機物からなるマスクを
除去するようにしてもよい。
は、ｎチャネル薄膜トランジスタ側において、ゲート電
極材料１５で被覆した状態でホウ素イオンを注入し、そ
の後でゲート電極１５Ｂを加工成形するようにしたが、
ｐチャネル薄膜トランジスタのゲート電極１５Ａを形成
するときに同時にｎチャネル薄膜トランジスタのゲート
電極１５Ｂを形成しておき、その後、レジスト等の有機
物からなるマスクでｎチャネル薄膜トランジスタ側のみ
ホウ素イオンが注入されないように被覆し、その後でホ
ウ素イオンを注入し、注入後、有機物からなるマスクを
除去するようにしてもよい。
【００３９】また、上記第１および第２の実施の形態で
は、ホウ素を第１の導電型の不純物，ｐチャネルを第１
の導電型チャネルとし、燐を第２の導電型の不純物，ｎ
チャネルを第２の導電型チャネルとしたが、ホウ素を第
２の導電型の不純物，ｐチャネルを第２の導電型チャネ
ルとし、燐を第１の導電型の不純物，ｎチャネルを第１
の導電型チャネルとして、まず、燐イオンをｎチャネル
薄膜トランジスタのソース・ドレイン領域に注入し、そ
の後、ｐチャネル薄膜トランジスタのゲート絶縁膜の上
層の一部を除去した後、ホウ素イオンを注入するように
しても同様の効果が得られる。
は、ホウ素を第１の導電型の不純物，ｐチャネルを第１
の導電型チャネルとし、燐を第２の導電型の不純物，ｎ
チャネルを第２の導電型チャネルとしたが、ホウ素を第
２の導電型の不純物，ｐチャネルを第２の導電型チャネ
ルとし、燐を第１の導電型の不純物，ｎチャネルを第１
の導電型チャネルとして、まず、燐イオンをｎチャネル
薄膜トランジスタのソース・ドレイン領域に注入し、そ
の後、ｐチャネル薄膜トランジスタのゲート絶縁膜の上
層の一部を除去した後、ホウ素イオンを注入するように
しても同様の効果が得られる。
【００４０】また、基板として、ガラス基板等の透光性
基板１１を用いたが、これは、液晶表示装置用の駆動回
路に用いることを前提としたためであり、液晶表示装置
以外のものに用いる場合には、基板として透光性基板１
１に限定する必要はない。また、ホウ素および燐イオン
の注入は、上記実施の形態で述べた方法に限定されるも
のではなく、生成したイオンを質量分離し、加速注入し
てもよい。
基板１１を用いたが、これは、液晶表示装置用の駆動回
路に用いることを前提としたためであり、液晶表示装置
以外のものに用いる場合には、基板として透光性基板１
１に限定する必要はない。また、ホウ素および燐イオン
の注入は、上記実施の形態で述べた方法に限定されるも
のではなく、生成したイオンを質量分離し、加速注入し
てもよい。
【００４１】また、ｎチャネル薄膜トランジスタには、
不純物として燐を導入したが、砒素などドナーとして働
くものなら何でもよく、ｐチャネル薄膜トランジスタに
は、ほう素のほかアクセプタとして働くものならば何で
もよい。 〔第３の実施の形態〕図３はこの発明の第３の実施の形
態における液晶表示装置用のアクティブマトリックスア
レイ基板の製造方法を示す工程断面図である。このアク
ティブマトリックスアレイ基板は、表示領域を形成する
マトリックスアレイと駆動回路とを同一基板上に集積化
している。
不純物として燐を導入したが、砒素などドナーとして働
くものなら何でもよく、ｐチャネル薄膜トランジスタに
は、ほう素のほかアクセプタとして働くものならば何で
もよい。 〔第３の実施の形態〕図３はこの発明の第３の実施の形
態における液晶表示装置用のアクティブマトリックスア
レイ基板の製造方法を示す工程断面図である。このアク
ティブマトリックスアレイ基板は、表示領域を形成する
マトリックスアレイと駆動回路とを同一基板上に集積化
している。
【００４２】図４は図３に示した製造方法より作製され
るアクティブマトリックスアレイ基板を用いた液晶表示
装置の回路構成図の一例であり、図４（ａ）はその１つ
の表示画素について示し、図４（ｂ）は全体を示してい
る。図４（ａ）に示すように、１画素は走査線ｎおよび
データ線ｎに接続された薄膜トランジスタ３１から形成
されており、薄膜トランジスタ３１を介して液晶容量Ｃ
LCが充電され画像表示される。補助容量ＣS は、１フレ
ーム中で液晶容量Ｃ LCに充電された電荷を保持するた
め、液晶容量ＣLCに並列に形成されている。図４（ｂ）
において、３４が図４（ａ）に示した１画素であり、走
査線は走査側駆動回路３２に、データ線はデータ側駆動
回路３３に接続されている。各駆動回路３２，３３はＣ
ＭＯＳ構成からなるシフトレジスタやバッファ等の回路
要素にて構成されている。
るアクティブマトリックスアレイ基板を用いた液晶表示
装置の回路構成図の一例であり、図４（ａ）はその１つ
の表示画素について示し、図４（ｂ）は全体を示してい
る。図４（ａ）に示すように、１画素は走査線ｎおよび
データ線ｎに接続された薄膜トランジスタ３１から形成
されており、薄膜トランジスタ３１を介して液晶容量Ｃ
LCが充電され画像表示される。補助容量ＣS は、１フレ
ーム中で液晶容量Ｃ LCに充電された電荷を保持するた
め、液晶容量ＣLCに並列に形成されている。図４（ｂ）
において、３４が図４（ａ）に示した１画素であり、走
査線は走査側駆動回路３２に、データ線はデータ側駆動
回路３３に接続されている。各駆動回路３２，３３はＣ
ＭＯＳ構成からなるシフトレジスタやバッファ等の回路
要素にて構成されている。
【００４３】図３（ａ），（ｂ），（ｃ）におけるそれ
ぞれの左側は図４中の駆動回路３２，３３を形成する回
路要素の１つであるインバータの製造工程断面図の一例
であり、図３（ａ），（ｂ），（ｃ）におけるそれぞれ
の右側は図４中の画素３４を駆動する薄膜トランジスタ
３１の製造工程断面図の一例を示したものである。ま
ず、図３（ａ）に示すように、透光性基板１１上に多結
晶シリコン薄膜１３を形成する。多結晶シリコン薄膜１
３は、プラズマＣＶＤ法にて膜厚５０ｎｍの非晶質シリ
コン薄膜を形成し、４５０℃，９０分の熱処理により膜
中の水素濃度を低減したのち、エネルギー密度４００ｍ
Ｊ／ｃｍ2 のエキシマレーザ光を照射して溶融・結晶化
させ形成する。多結晶シリコン薄膜１３を形成後、薄膜
トランジスタの形状に加工し、プラズマＣＶＤ法を用い
て酸化シリコン薄膜１４ａを９０ｎｍ形成し、その上に
酸化タンタル薄膜１４ｃを５０ｎｍ堆積し、ゲート絶縁
膜１４を形成する。酸化タンタル薄膜１４ｃは反応性ス
パッタリング法にて、タンタルターゲットをアルゴンと
酸素の混合ガスによりスパッタすることにより形成して
いる。２層薄膜を積層したゲート絶縁膜１４を形成後、
その上にゲート電極材料１５を形成し、駆動回路部のｐ
チャネル薄膜トランジスタ側のゲート電極１５Ａを加工
成形する。このとき、駆動回路部のｎチャネル薄膜トラ
ンジスタ側と画素部のｎチャネル薄膜トランジスタ側と
はゲート電極材料１５にて被覆しておく。その後、ｐチ
ャネル薄膜トランジスタのゲート電極１５Ａをマスクと
してホウ素（Ｂ）イオンを注入する。ホウ素イオンは水
素希釈率９５％のＢ2 Ｈ6 ガスをプラズマ分解してイオ
ンを生成し、生成したイオンの質量分離工程を行うこと
なく加速して基板に注入している。注入条件は加速電圧
７０ｋＶ，注入量２×１０15 ion／ｃｍ2 である。これ
により、駆動回路部および画素部のｎチャネル薄膜トラ
ンジスタ側はゲート電極材料１５にて被覆されているた
め、ｐチャネル薄膜トランジスタ側にのみホウ素イオン
が注入されソース・ドレイン領域が形成される。
ぞれの左側は図４中の駆動回路３２，３３を形成する回
路要素の１つであるインバータの製造工程断面図の一例
であり、図３（ａ），（ｂ），（ｃ）におけるそれぞれ
の右側は図４中の画素３４を駆動する薄膜トランジスタ
３１の製造工程断面図の一例を示したものである。ま
ず、図３（ａ）に示すように、透光性基板１１上に多結
晶シリコン薄膜１３を形成する。多結晶シリコン薄膜１
３は、プラズマＣＶＤ法にて膜厚５０ｎｍの非晶質シリ
コン薄膜を形成し、４５０℃，９０分の熱処理により膜
中の水素濃度を低減したのち、エネルギー密度４００ｍ
Ｊ／ｃｍ2 のエキシマレーザ光を照射して溶融・結晶化
させ形成する。多結晶シリコン薄膜１３を形成後、薄膜
トランジスタの形状に加工し、プラズマＣＶＤ法を用い
て酸化シリコン薄膜１４ａを９０ｎｍ形成し、その上に
酸化タンタル薄膜１４ｃを５０ｎｍ堆積し、ゲート絶縁
膜１４を形成する。酸化タンタル薄膜１４ｃは反応性ス
パッタリング法にて、タンタルターゲットをアルゴンと
酸素の混合ガスによりスパッタすることにより形成して
いる。２層薄膜を積層したゲート絶縁膜１４を形成後、
その上にゲート電極材料１５を形成し、駆動回路部のｐ
チャネル薄膜トランジスタ側のゲート電極１５Ａを加工
成形する。このとき、駆動回路部のｎチャネル薄膜トラ
ンジスタ側と画素部のｎチャネル薄膜トランジスタ側と
はゲート電極材料１５にて被覆しておく。その後、ｐチ
ャネル薄膜トランジスタのゲート電極１５Ａをマスクと
してホウ素（Ｂ）イオンを注入する。ホウ素イオンは水
素希釈率９５％のＢ2 Ｈ6 ガスをプラズマ分解してイオ
ンを生成し、生成したイオンの質量分離工程を行うこと
なく加速して基板に注入している。注入条件は加速電圧
７０ｋＶ，注入量２×１０15 ion／ｃｍ2 である。これ
により、駆動回路部および画素部のｎチャネル薄膜トラ
ンジスタ側はゲート電極材料１５にて被覆されているた
め、ｐチャネル薄膜トランジスタ側にのみホウ素イオン
が注入されソース・ドレイン領域が形成される。
【００４４】次に、図３（ｂ）に示すように、駆動回路
部および画素部のｎチャネル薄膜トランジスタ側におい
て、ゲート電極１５Ｂ，１５Ｃを加工成形した後、上層
のゲート絶縁膜１４である酸化タンタル薄膜１４ｃを選
択的に除去して図３（ｂ）に示した形状に加工する。す
なわち、駆動回路部のｎチャネル薄膜トランジスタ側の
酸化タンタル薄膜１４ｃはゲート電極１５Ｂと同一形状
に加工し、画素部のｎチャネル薄膜トランジスタの酸化
タンタル薄膜１４ｃはゲート電極１５Ｃの外側に各々２
μｍずつ大きく残してその他の領域を除去する。
部および画素部のｎチャネル薄膜トランジスタ側におい
て、ゲート電極１５Ｂ，１５Ｃを加工成形した後、上層
のゲート絶縁膜１４である酸化タンタル薄膜１４ｃを選
択的に除去して図３（ｂ）に示した形状に加工する。す
なわち、駆動回路部のｎチャネル薄膜トランジスタ側の
酸化タンタル薄膜１４ｃはゲート電極１５Ｂと同一形状
に加工し、画素部のｎチャネル薄膜トランジスタの酸化
タンタル薄膜１４ｃはゲート電極１５Ｃの外側に各々２
μｍずつ大きく残してその他の領域を除去する。
【００４５】つぎに、ｎチャネル薄膜トランジスタのソ
ース・ドレイン領域を形成するため、燐（Ｐ）イオンを
注入する。このとき、ｎチャネル薄膜トランジスタの酸
化タンタル薄膜１４ｃが除去されている領域下の多結晶
シリコン薄膜１３中の燐濃度が最大となるような加速電
圧にて注入する。この燐イオンの注入条件は加速電圧７
０ｋＶ，注入量１×１０15 ion／ｃｍ2 であり、水素希
釈率９５％のＰＨ3 ガスをプラズマ分解してイオンを生
成し、生成したイオンの質量分離工程を行うことなく加
速して基板に注入している。
ース・ドレイン領域を形成するため、燐（Ｐ）イオンを
注入する。このとき、ｎチャネル薄膜トランジスタの酸
化タンタル薄膜１４ｃが除去されている領域下の多結晶
シリコン薄膜１３中の燐濃度が最大となるような加速電
圧にて注入する。この燐イオンの注入条件は加速電圧７
０ｋＶ，注入量１×１０15 ion／ｃｍ2 であり、水素希
釈率９５％のＰＨ3 ガスをプラズマ分解してイオンを生
成し、生成したイオンの質量分離工程を行うことなく加
速して基板に注入している。
【００４６】これにより、駆動回路部のｎチャネル薄膜
トランジスタは高移動度な自己整合型となり、一方、画
素部のｎチャネル薄膜トランジスタでは、酸化タンタル
薄膜１４ｃをゲート電極１５Ｃの外側に残してあり、酸
化タンタル薄膜１４ｃが残存する領域下の多結晶シリコ
ン薄膜１３では、燐イオンは酸化タンタル薄膜１４ｃお
よび酸化シリコン薄膜１４ａの積層膜を通して注入され
るため、燐濃度は酸化タンタル薄膜１４ｃが除去されて
いる領域下の多結晶シリコン薄膜１３中に比べて２桁以
上小さくなり、一度の不純物注入により、ＬＤＤ(Light
ly-Doped-Drain）領域すなわち低濃度不純物注入領域１
３ｂと高濃度不純物注入領域１３ｃとが形成でき、画素
部はオフ電流の小さなＬＤＤ−ＴＦＴとなる。なお、１
３ａは不純物が注入されていない多結晶シリコン薄膜１
３からなるチャネル領域である。また、駆動回路部およ
び画素部のｎチャネル薄膜トランジスタのソース・ドレ
イン領域には燐イオンのみが注入されるが、ｐチャネル
薄膜トランジスタのソース・ドレイン領域にはホウ素イ
オンと燐イオンの両方が注入されることになる。しかし
ながら、ｐチャネル薄膜トランジスタでは、酸化タンタ
ル薄膜１４ｃと酸化シリコン薄膜１４ａの２層のゲート
絶縁膜１４を通して燐イオンがソース・ドレイン領域に
注入されることになり、燐イオンのｐチャネル薄膜トラ
ンジスタのソース・ドレイン領域への注入量は、従来例
で示した手法に比べ２桁以上低減可能となる。このた
め、ｐチャネル薄膜トランジスタの特性を確保するため
に従来はホウ素イオンの注入量が燐イオンの注入量の３
〜５倍程度必要であったのに対し、ホウ素イオンの注入
量を燐イオンの注入量の２倍程度に減少させることが可
能となり、ホウ素イオンの注入時間を約６０％削減で
き、製造工程のスループットを向上させることができ
る。
トランジスタは高移動度な自己整合型となり、一方、画
素部のｎチャネル薄膜トランジスタでは、酸化タンタル
薄膜１４ｃをゲート電極１５Ｃの外側に残してあり、酸
化タンタル薄膜１４ｃが残存する領域下の多結晶シリコ
ン薄膜１３では、燐イオンは酸化タンタル薄膜１４ｃお
よび酸化シリコン薄膜１４ａの積層膜を通して注入され
るため、燐濃度は酸化タンタル薄膜１４ｃが除去されて
いる領域下の多結晶シリコン薄膜１３中に比べて２桁以
上小さくなり、一度の不純物注入により、ＬＤＤ(Light
ly-Doped-Drain）領域すなわち低濃度不純物注入領域１
３ｂと高濃度不純物注入領域１３ｃとが形成でき、画素
部はオフ電流の小さなＬＤＤ−ＴＦＴとなる。なお、１
３ａは不純物が注入されていない多結晶シリコン薄膜１
３からなるチャネル領域である。また、駆動回路部およ
び画素部のｎチャネル薄膜トランジスタのソース・ドレ
イン領域には燐イオンのみが注入されるが、ｐチャネル
薄膜トランジスタのソース・ドレイン領域にはホウ素イ
オンと燐イオンの両方が注入されることになる。しかし
ながら、ｐチャネル薄膜トランジスタでは、酸化タンタ
ル薄膜１４ｃと酸化シリコン薄膜１４ａの２層のゲート
絶縁膜１４を通して燐イオンがソース・ドレイン領域に
注入されることになり、燐イオンのｐチャネル薄膜トラ
ンジスタのソース・ドレイン領域への注入量は、従来例
で示した手法に比べ２桁以上低減可能となる。このた
め、ｐチャネル薄膜トランジスタの特性を確保するため
に従来はホウ素イオンの注入量が燐イオンの注入量の３
〜５倍程度必要であったのに対し、ホウ素イオンの注入
量を燐イオンの注入量の２倍程度に減少させることが可
能となり、ホウ素イオンの注入時間を約６０％削減で
き、製造工程のスループットを向上させることができ
る。
【００４７】燐イオンを注入後、注入した不純物の活性
化処理を行い、その後、図３（ｃ）に示すように、酸化
シリコンからなる層間絶縁膜１８を４００ｎｍ形成す
る。層間絶縁膜１８を形成後、駆動回路部および画素部
の薄膜トランジスタのソース・ドレイン領域上にコンタ
クトホールを開口する。コンタクトホール開口後、画素
部の薄膜トランジスタのドレイン領域に接続される表示
電極２２をＩＴＯ（インジウムスズオキシド）薄膜によ
り形成する。表示電極２２を形成後、Ａｌからなるソー
ス・ドレイン配線１９を形成し、窒化シリコン薄膜から
なる保護絶縁膜２３を全面に形成する。保護絶縁膜２３
を全面に形成後、表示電極２２上の保護絶縁膜２３を選
択的に除去してアクティブマトリックスアレイ基板が完
成する。
化処理を行い、その後、図３（ｃ）に示すように、酸化
シリコンからなる層間絶縁膜１８を４００ｎｍ形成す
る。層間絶縁膜１８を形成後、駆動回路部および画素部
の薄膜トランジスタのソース・ドレイン領域上にコンタ
クトホールを開口する。コンタクトホール開口後、画素
部の薄膜トランジスタのドレイン領域に接続される表示
電極２２をＩＴＯ（インジウムスズオキシド）薄膜によ
り形成する。表示電極２２を形成後、Ａｌからなるソー
ス・ドレイン配線１９を形成し、窒化シリコン薄膜から
なる保護絶縁膜２３を全面に形成する。保護絶縁膜２３
を全面に形成後、表示電極２２上の保護絶縁膜２３を選
択的に除去してアクティブマトリックスアレイ基板が完
成する。
【００４８】このようにして完成したアクティブマトリ
ックスアレイ基板を用いた液晶表示装置の断面図を図５
に示す。アクティブマトリックスアレイ基板と対向配置
される対向基板には、対向側透光性基板４１上にカラー
フィルタ層４４およびブラックマトリックス４３が形成
されており、カラーフィルタ層４４およびブラックマト
リックス４３上にＩＴＯ薄膜からなる共通電極４５が形
成されている。対向配置するアクティブマトリックスア
レイ基板および対向基板のそれぞれの内側に配向膜４６
を塗布し、ラビング処理を行った後、両方の基板を張り
合わせて液晶４７を注入する。最後に、一対の偏光板４
２を両外側に貼り付けて液晶表示装置が完成する。
ックスアレイ基板を用いた液晶表示装置の断面図を図５
に示す。アクティブマトリックスアレイ基板と対向配置
される対向基板には、対向側透光性基板４１上にカラー
フィルタ層４４およびブラックマトリックス４３が形成
されており、カラーフィルタ層４４およびブラックマト
リックス４３上にＩＴＯ薄膜からなる共通電極４５が形
成されている。対向配置するアクティブマトリックスア
レイ基板および対向基板のそれぞれの内側に配向膜４６
を塗布し、ラビング処理を行った後、両方の基板を張り
合わせて液晶４７を注入する。最後に、一対の偏光板４
２を両外側に貼り付けて液晶表示装置が完成する。
【００４９】この実施の形態によれば、第１および第２
の実施の形態同様、ＣＭＯＳ構成の薄膜トランジスタを
形成する不純物の注入時間を短縮でき、アクティブマト
リックスアレイ基板のスループットを向上することがで
きる。したがって、それを用いた液晶表示装置のスルー
プットを向上することができる。
の実施の形態同様、ＣＭＯＳ構成の薄膜トランジスタを
形成する不純物の注入時間を短縮でき、アクティブマト
リックスアレイ基板のスループットを向上することがで
きる。したがって、それを用いた液晶表示装置のスルー
プットを向上することができる。
【００５０】
【発明の効果】この発明によれば、第２の導電型チャネ
ルの薄膜トランジスタの多結晶シリコン薄膜にソース・
ドレイン領域を形成するために第２の導電型の不純物を
注入する際、第２の導電型チャネルの薄膜トランジスタ
のゲート絶縁膜の多層構造のうち少なくとも最上層のソ
ース・ドレイン領域上における少なくとも一部を除去し
ているため、この除去部分下のソース・ドレイン領域の
不純物濃度が最大となるように注入され、このとき、第
１の導電型チャネルの薄膜トランジスタのソース・ドレ
イン領域にも第２の導電型の不純物が注入されるが、除
去部分がない多層構造のゲート絶縁膜を通して注入され
るため、注入量が少なくなる。このように、第１の導電
型チャネルの薄膜トランジスタのソース・ドレイン領域
に注入される第２の導電型の不純物を低減できるため、
第１の不純物の注入量を、従来、第２の不純物の注入量
の３〜５倍程度必要であったのに対し、２倍程度に低減
しても第１の導電型チャネルの薄膜トランジスタの特性
を確保できる。したがって、第１の不純物の注入量を低
減して不純物の注入時間を短縮し、スループットを向上
することができる。
ルの薄膜トランジスタの多結晶シリコン薄膜にソース・
ドレイン領域を形成するために第２の導電型の不純物を
注入する際、第２の導電型チャネルの薄膜トランジスタ
のゲート絶縁膜の多層構造のうち少なくとも最上層のソ
ース・ドレイン領域上における少なくとも一部を除去し
ているため、この除去部分下のソース・ドレイン領域の
不純物濃度が最大となるように注入され、このとき、第
１の導電型チャネルの薄膜トランジスタのソース・ドレ
イン領域にも第２の導電型の不純物が注入されるが、除
去部分がない多層構造のゲート絶縁膜を通して注入され
るため、注入量が少なくなる。このように、第１の導電
型チャネルの薄膜トランジスタのソース・ドレイン領域
に注入される第２の導電型の不純物を低減できるため、
第１の不純物の注入量を、従来、第２の不純物の注入量
の３〜５倍程度必要であったのに対し、２倍程度に低減
しても第１の導電型チャネルの薄膜トランジスタの特性
を確保できる。したがって、第１の不純物の注入量を低
減して不純物の注入時間を短縮し、スループットを向上
することができる。
【００５１】また、ゲート絶縁膜が多層構造であるた
め、ピンホール等に対する冗長性が向上し、製造歩留ま
りを大幅に向上することができるとともに、ゲート絶縁
膜の耐圧ならびに薄膜トランジスタの信頼性を大幅に向
上することができる。
め、ピンホール等に対する冗長性が向上し、製造歩留ま
りを大幅に向上することができるとともに、ゲート絶縁
膜の耐圧ならびに薄膜トランジスタの信頼性を大幅に向
上することができる。
【図１】この発明の第１の実施の形態における半導体装
置の製造方法を示す工程断面図である。
置の製造方法を示す工程断面図である。
【図２】この発明の第２の実施の形態における半導体装
置の製造方法を示す工程断面図である。
置の製造方法を示す工程断面図である。
【図３】この発明の第３の実施の形態におけるアクティ
ブマトリックスアレイ基板の製造方法を示す工程断面図
である。
ブマトリックスアレイ基板の製造方法を示す工程断面図
である。
【図４】この発明の第３の実施の形態における液晶表示
装置の回路構成図である。
装置の回路構成図である。
【図５】この発明の第３の実施の形態における液晶表示
装置の断面図である。
装置の断面図である。
【図６】従来の半導体装置の製造方法を示す工程断面図
である。
である。
１１ 透光性基板 １３ 多結晶シリコン薄膜 １３ａ チャネル領域 １３ｂ 低濃度不純物注入領域 １３ｃ 高濃度不純物注入領域 １４ ゲート絶縁膜 １４ａ 酸化シリコン薄膜 １４ｂ 窒化シリコン薄膜 １４ｃ 酸化タンタル薄膜 １５ ゲート電極材料 １５Ａ，１５Ｂ，１５Ｃ ゲート電極 １８ 層間絶縁膜 １９ ソース・ドレイン配線 ２２ 表示電極 ２３ 保護絶縁膜 ３１ 薄膜トランジスタ ３２ 走査側駆動回路 ３３ データ側駆動回路 ３４ 画素 ４１ 対向側透光性基板 ４２ 偏光板 ４３ ブラックマトリックス ４４ カラーフィルタ層 ４５ 共通電極 ４６ 配向膜 ４７ 液晶
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１６Ｌ ６１７Ａ
Claims (12)
- 【請求項１】 同一基板上に、ソース・ドレイン領域お
よびチャネル領域となる多結晶シリコン薄膜を形成し、
前記多結晶シリコン薄膜上にゲート絶縁膜を介してゲー
ト電極を形成した第１および第２の導電型チャネルの薄
膜トランジスタからなる半導体装置であって、 前記第１の導電型チャネルの薄膜トランジスタのゲート
絶縁膜は、ソース・ドレイン領域上を被覆するように異
種材料を積層した多層構造のゲート絶縁膜からなり、 前記第２の導電型チャネルの薄膜トランジスタのゲート
絶縁膜は、前記第１の導電型チャネルの薄膜トランジス
タと同種の多層構造のゲート絶縁膜からなり、かつ、前
記第２の導電型チャネルの薄膜トランジスタのゲート絶
縁膜の多層構造のうち少なくとも最上層のソース・ドレ
イン領域上における少なくとも一部を除去したことを特
徴とする半導体装置。 - 【請求項２】 ゲート絶縁膜は、多結晶シリコン薄膜上
に形成した酸化シリコン薄膜と、この酸化シリコン薄膜
上に形成した窒化シリコン薄膜とからなることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 ゲート絶縁膜は、多結晶シリコン薄膜上
に形成した酸化シリコン薄膜と、この酸化シリコン薄膜
上に形成した酸化タンタル薄膜とからなることを特徴と
する請求項１記載の半導体装置。 - 【請求項４】 窒化シリコン薄膜の膜厚が３０ｎｍ以上
１５０ｎｍ以下であることを特徴とする請求項２記載の
半導体装置。 - 【請求項５】 酸化タンタル薄膜の膜厚が２０ｎｍ以上
１００ｎｍ以下であることを特徴とする請求項３記載の
半導体装置。 - 【請求項６】 酸化シリコン薄膜の膜厚が３０ｎｍ以上
１００ｎｍ以下であることを特徴とする請求項２，３，
４または５記載の半導体装置。 - 【請求項７】 同一基板上に、ソース・ドレイン領域お
よびチャネル領域となる多結晶シリコン薄膜を形成し、
前記多結晶シリコン薄膜上にゲート絶縁膜を介してゲー
ト電極を形成した第１および第２の導電型チャネルの薄
膜トランジスタからなる半導体装置の製造方法であっ
て、 前記第１および第２の導電型チャネルの薄膜トランジス
タの多結晶シリコン薄膜を被覆するように、異種材料を
積層した多層構造の前記ゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上をゲート電極材料により被覆する工
程と、 前記第１の導電型チャネルの薄膜トランジスタのゲート
電極を前記ゲート電極材料からパターン形成した後、前
記第２の導電型チャネルの薄膜トランジスタ領域上は前
記ゲート電極材料により被覆した状態で、第１の導電型
の不純物を注入して前記第１の導電型チャネルの薄膜ト
ランジスタの多結晶シリコン薄膜にソース・ドレイン領
域を形成する工程と、 前記第２の導電型チャネルの薄膜トランジスタのゲート
電極を前記ゲート電極材料からパターン形成し、かつ前
記第２の導電型チャネルの薄膜トランジスタのゲート絶
縁膜の多層構造のうち少なくとも最上層のソース・ドレ
イン領域上における少なくとも一部を除去した後に、前
記第１の導電型チャネルの薄膜トランジスタのゲート絶
縁膜はソース・ドレイン領域上を前記多層構造により被
覆した状態で、第２の導電型の不純物を注入して前記第
２の導電型チャネルの薄膜トランジスタの多結晶シリコ
ン薄膜にソース・ドレイン領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 同一基板上に、ソース・ドレイン領域お
よびチャネル領域となる多結晶シリコン薄膜を形成し、
前記多結晶シリコン薄膜上にゲート絶縁膜を介してゲー
ト電極を形成した第１および第２の導電型チャネルの薄
膜トランジスタからなる半導体装置の製造方法であっ
て、 前記第１および第２の導電型チャネルの薄膜トランジス
タの多結晶シリコン薄膜を被覆するように、異種材料を
積層した多層構造の前記ゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜上に前記第１および第２の導電型チャ
ネルの薄膜トランジスタのゲート電極を形成する工程
と、 前記ゲート電極を形成した後、前記第２の導電型チャネ
ルの薄膜トランジスタ領域上を有機物からなるマスクに
より被覆し、その後、第１の導電型の不純物を注入して
前記第１の導電型チャネルの薄膜トランジスタの多結晶
シリコン薄膜にソース・ドレイン領域を形成する工程
と、 前記有機物からなるマスクを除去し、前記第２の導電型
チャネルの薄膜トランジスタのゲート絶縁膜の多層構造
のうち少なくとも最上層のソース・ドレイン領域上にお
ける少なくとも一部を除去した後に、前記第１の導電型
チャネルの薄膜トランジスタのゲート絶縁膜はソース・
ドレイン領域上を前記多層構造により被覆した状態で、
第２の導電型の不純物を注入して前記第２の導電型チャ
ネルの薄膜トランジスタの多結晶シリコン薄膜にソース
・ドレイン領域を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項９】 ゲート絶縁膜は、多結晶シリコン薄膜上
に形成した酸化シリコン薄膜と、この酸化シリコン薄膜
上に形成した窒化シリコン薄膜とからなることを特徴と
する請求項７または８記載の半導体装置の製造方法。 - 【請求項１０】 ゲート絶縁膜は、多結晶シリコン薄膜
上に形成した酸化シリコン薄膜と、この酸化シリコン薄
膜上に形成した酸化タンタル薄膜とからなることを特徴
とする請求項７または８記載の半導体装置の製造方法。 - 【請求項１１】 同一基板上に、表示領域を形成するマ
トリックスアレイと、前記マトリックスアレイを駆動す
る走査側駆動回路およびデータ側駆動回路とを集積化し
たアクティブマトリックスアレイ基板であって、 前記走査側およびデータ側駆動回路の少なくとも一部
に、請求項１記載の半導体装置を用いたことを特徴とす
るアクティブマトリックスアレイ基板。 - 【請求項１２】 請求項１１記載のアクティブマトリッ
クスアレイ基板と、対向基板との間に液晶を挟持したこ
とを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5891896A JPH09252136A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置およびその製造方法とアクティブマトリックスアレイ基板およびそれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5891896A JPH09252136A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置およびその製造方法とアクティブマトリックスアレイ基板およびそれを用いた液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252136A true JPH09252136A (ja) | 1997-09-22 |
Family
ID=13098211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5891896A Pending JPH09252136A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置およびその製造方法とアクティブマトリックスアレイ基板およびそれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252136A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150736A (ja) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| US7087963B1 (en) * | 1999-03-16 | 2006-08-08 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
| JP2007053343A (ja) * | 2005-08-13 | 2007-03-01 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| WO2007046169A1 (ja) * | 2005-10-20 | 2007-04-26 | Sharp Kabushiki Kaisha | 半導体装置、薄膜トランジスタ及びそれらの製造方法 |
| WO2007052393A1 (ja) * | 2005-11-02 | 2007-05-10 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| JP2009086667A (ja) * | 2007-09-28 | 2009-04-23 | Toppoly Optoelectronics Corp | 画像表示システム及びその製造方法 |
-
1996
- 1996-03-15 JP JP5891896A patent/JPH09252136A/ja active Pending
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| US7572685B2 (en) | 1999-03-16 | 2009-08-11 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
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| US8253202B2 (en) | 2005-08-13 | 2012-08-28 | Samsung Electronics Co., Ltd. | Thin film transistor substrate and method of manufacturing the same |
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| WO2007052393A1 (ja) * | 2005-11-02 | 2007-05-10 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US7968889B2 (en) | 2005-11-02 | 2011-06-28 | Sharp Kabushiki Kaisha | Semiconductor device with thinned gate insulating film and polycrystal semiconductor layer and production method thereof |
| JP2009086667A (ja) * | 2007-09-28 | 2009-04-23 | Toppoly Optoelectronics Corp | 画像表示システム及びその製造方法 |
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