CN1877432A

CN1877432A - 平面显示器的像素结构及其制造方法

Info

Publication number: CN1877432A
Application number: CN 200610101972
Authority: CN
Inventors: 郑逸圣
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2006-07-18
Filing date: 2006-07-18
Publication date: 2006-12-13
Anticipated expiration: 2026-07-18
Also published as: CN100483233C

Abstract

本发明揭示一种平面显示器的像素结构，其包括：储存电容、薄膜晶体管以及数据线。储存电容设置于基板上，其包括下金属电极、上金属电极以及夹设于其间的电容介电层。薄膜晶体管设置基板上并电连接储存电容，其包括：有源层、栅极电极、以及夹设于其间的栅极介电层。数据线设置于基板上，其电连接薄膜晶体管且与基板绝缘。上金属电极与栅极电极由同一金属层所定义而成，且下金属电极与数据线由同一金属层所定义而成。本发明亦揭示一种平面显示器的像素结构制造方法。

Description

平面显示器的像素结构及其制造方法

技术领域

本发明涉及一种平面显示器(flat panel display，FPD)技术，特别是涉及一种用于低温多晶硅平面显示器的像素结构及其制造方法，以增加储存电容的电容值。

背景技术

由于平面显示器，例如液晶显示器(LCD)，具有轻薄、省电等优点，目前已广泛应用于可携式个人电脑、数码相机、投影机等电子产品上。然而，在制造液晶显示器的像素结构过程中，常需使用多次的光刻步骤而使工艺复杂化并增加制造成本。

图1A至1F为绘示出传统低温多晶硅液晶显示器的像素结构制造方法剖面示意图。请参照图1A，提供透明基板100，其具有晶体管区10及电容区20。接着，通过现有沉积、光刻及蚀刻步骤，在晶体管区10及电容区20的基板100上分别形成半导体层102及104，其中位于晶体管区10中的半导体层102作为后续的薄膜晶体管的有源层(active layer)或沟道层。

接下来，请参照图1B，在基板100上形成绝缘层106且其覆盖半导体层102及104。其中位于晶体管区10中的绝缘层106作为栅极介电层。接着，在绝缘层106上形成金属层(未绘示)，并通过光刻及蚀刻技术以图案化金属层，而在半导体层102上形成栅极电极108且在半导体层104上形成下金属电极110。之后，进行离子注入111，以在半导体层102中形成源极/漏极区102a及沟道区102b。

接下来，请参照图1C，在绝缘层106上沉积层间介电(interlayer dielectric，ILD)层112且其覆盖栅极电极108及下金属电极110。之后，通过光刻及蚀刻技术以在晶体管区的层间介电层112中形成接触开口112a而露出源极/漏极区102a，其中位于电容区20中的层间介电层112作为后续的储存电容的电容介电层。

接下来，请参照图1D，在层间介电层112上形成金属层(未绘示)并填入接触开口112a。之后，通过光刻及蚀刻技术以图案化金属层，而在半导体层102上形成源极/漏极电极114且在下金属电极110上形成上金属电极116。

接下来，在层间介电层112上形成平坦层(保护层)120且其覆盖源极/漏极电极114及上金属电极116。之后，通过光刻及蚀刻技术以在晶体管区10的形成接触开口120a而露出其中源极/漏极电极114，如图1E所示。接下来，在平坦层120上形成透明导电层(未绘示)并填入接触开口120a。之后，通过光刻及蚀刻技术以图案化透明导电层，而形成像素电极122，如图1F所示。

上述所形成的像素结构中，须至少进行六次的光刻步骤而增加制造成本且使工艺复杂化。另外，由于上述的制造方法无法以半导体层104作为电容电极，故无法以厚度较薄的绝缘层106作为电容介电层而需以厚度较厚的层间介电层112作为电容介电层，使储存电容的电容量降低。

为了解决上述的问题，有必要发展新的像素结构，降低制造成本并提升储存电容的电容量。

发明内容

有鉴于此，本发明的实施例在于提供一种平面显示器的像素结构，其包括：储存电容、薄膜晶体管以及数据线。储存电容设置于基板上，其包括下金属电极、上金属电极以及夹设于其间的电容介电层。薄膜晶体管设置基板上并电连接储存电容，其包括：有源层、栅极电极、以及夹设于其间的栅极介电层。数据线设置于基板上，其电连接薄膜晶体管且与基板绝缘。上金属电极与栅极电极由同一金属层所定义而成，且下金属电极与数据线由同一金属层所定义而成。

本发明的又一实施例在于提供一种平面显示器的像素结构的制造方法。提供基板，其具有第一、第二及第三区。在基板上依序形成半导体层、第一绝缘层及第一金属层。图案化第一金属层、第一绝缘层及半导体层，以在第一及第三区分别形成下金属电极及数据线，并在第二区的基板上依序形成有源层。在下金属电极及有源层上覆盖第二绝缘层，以分别作为电容介电层及栅极介电层。在第二绝缘层上形成第二金属层。图案化第二金属层，以在电容介电层及栅极介电层上分别形成上金属电极及栅极电极。

附图说明

图1A至1F为绘示出传统低温多晶硅液晶显示器的像素结构制造方法剖面示意图。

图2A至2I为绘示出根据本发明实施例的平面显示器的像素结构制造方法剖面示意图。

简单符号说明

现有

10～晶体管区； 20～电容区；

100～基板； 102、104～半导体层；

106～绝缘层； 108～栅极电极；

110～下金属电极； 111～离子注入；

112～层间介电层； 112a～接触开口；

114～源极/漏极电极； 116～上金属电极；

120～平坦层。

本发明

30～第一区； 40～第二区；

50～第三区； 200～基板；

201a～浅掺杂漏极区； 201b～沟道区；

201c～源极/漏极区； 202～半导体层；

202a～有源层； 203～第一掩模层；

204～第一绝缘层； 204a～第一栅极介电层；

205～第二掩模层； 206～第一金属层；

206a～下金属电极； 206b～金属掩模层；

206c～数据线； 207～第三掩模层；

208～第二绝缘层； 208a～电容介电层；

208b～第二栅极介电层； 210～第二金属层；

210a～上金属电极； 210b～栅极电极；

211～重掺杂工艺； 212～储存电容；

213a～第四掩模层； 213b～第五掩模层；

214～薄膜晶体管； 215～浅掺杂工艺；

216～第三绝缘层； 216a、216b、216c～接触开口；

218～第一内连结构； 220～第二内连结构；

222～第一透明导电层； 224～第二透明导电层。

具体实施方式

以下配合实施例的说明平面显示器的像素结构，例如液晶显示器(LCD)或有机发光显示器(OLED)的像素结构及其制造方法。首先，请参照图2I，其绘示出平面显示器的像素结构剖面示意图。此像素结构包括：基板200、储存电容212、薄膜晶体管214、数据线206c、第一及第二内连结构218及220、第一及第二透明导电层222及224。在本实施例中，基板200，例如石英基板或玻璃基板，具有第一区(电容区)30、第二区(晶体管区)40以及第三区(数据线区)50。储存电容212设置于第一区30的基板200上，其包括下金属电极206a、上金属电极210a以及夹设于其间的电容介电层208a。薄膜晶体管214设置在第二区40的基板200上，其包括：有源层202a、栅极电极210b、以及夹设于其间的栅极介电层204a及208b。数据线206c设置于第三区50的基板200上，并与基板200绝缘。在本实施例中，特别的是储存电容212的上金属电极210a与薄膜晶体管214的栅极电极210b由同一金属层所定义而成，而储存电容212的下金属电极206a与数据线206c由同一金属层所定义而成。再者，储存电容212的电容介电层208a与薄膜晶体管214的栅极介电层208b由同一绝缘层208所构成。第一内连结构218设置于储存电容212与薄膜晶体管214之间，用以作为源极/漏极电极并电连接有源层202a与下金属电极206a。第二内连结构220设置于薄膜晶体管214与数据线206c之间，用以作为另一源极/漏极电极并电连接有源层202a与数据线206c。第一及第二透明导电层222及224，其分别覆盖第一及该第二内连结构218及220。

接下来，请参照图2A至2I，其绘示出根据本发明实施例的平面显示器的像素结构制造方法剖面示意图。请参照图2A，提供基板200，例如石英基板或玻璃基板，其具有第一区30、第二区40以及第三区50。接着，在基板200上依序形成半导体层202、第一绝缘层204及第一金属层206。在本实施例中，半导体层202可由非晶硅或多晶硅材料所构成。举例而言，半导体层202可为多晶硅层，并通过低温多晶硅(low temperature polysilicon，LTPS)工艺形成。第一绝缘层204可由氧化硅所构成，并通过化学气相沉积(CVD)或其它现有沉积技术形成，其厚度约在100至1500埃的范围。第一金属层206可由铜金属、铝金属、钼金属或其合金所构成，并通过CVD、溅射法、物理气相沉积(PVD)或其它现有沉积技术形成。

接着，图案化第一金属层206、第一绝缘层204及半导体层202，以在第一及第三区30及50分别形成由第一金属层206所定义而成的下金属电极206a及数据线206c。再者，在第二区40的基板200上依序形成由半导体层202所定义而成有源层202a及由第一绝缘层204所定义而成的第一栅极介电层204a，其中第一栅极介电层204a可去除而仅留下有源层202a。

举例而言，通过光刻工艺而在第一金属层206上形成第一、第二及第三掩模层203、205及207，例如光致抗蚀剂层，其分别对应于第一、第二、及第三区30、40及50，以定义下金属电极206a、有源层202a与第一栅极介电层204a、及数据线206c。此处，可通过半透光掩模(half-tone mask)法形成第一、第二及第三掩模层203、205及207，使得第二掩模层205厚度小于第一及第三掩模层203及207，如图2A所示。接着，蚀刻第一金属层206、第一绝缘层204及半导体层202，以在第一及第三区30及50分别形成下金属电极206a及数据线206c且在第二区40形成金属掩模层206b、第一栅极介电层204a及有源层202a，如图2B所示。由于第二掩模层205厚度小于第一及第三掩模层203及207，因此在完成蚀刻后，第二掩模层205被除去而露出金属掩模层206b。之后，再去除金属掩模层206b，而露出第一栅极介电层204a，如图2C所示。在其它实施例中，可选择性地去除第一栅极介电层204a而露出有源层202a(未绘示)。

接下来，请参照图2D，在去除第一及第三掩模层203及207之后，在基板200上沉积第二绝缘层208，例如氮化硅层、氧化硅层或其它介电层，且其覆盖下金属电极206a及第一栅极介电层204a。第二绝缘层208可通过CVD或其它现有沉积技术形成，且其厚度约在100至1500埃的范围。此处，位于第一区30的第二绝缘层208作为电容介电层208a，而位于第二区40的第二绝缘层208作为第二栅极介电层208b。接着，在第二绝缘层208上形成第二金属层210。第二金属层210可由铜金属、铝金属、钼金属或其合金所构成，并通过CVD、PVD、溅射法或其它现有沉积技术形成。

接下来，请参照图2E，通过光刻工艺而在第二金属层210上形成第四及第五掩模层213a及213b，例如光致抗蚀剂层，其分别对应于第一及第二区30及40，用以定义上金属电极与栅极电极。接着，蚀刻未被第四及第五掩模层213a及213b覆盖的第二金属层210，以在电容介电层208a及第二栅极介电层208b上分别形成上金属电极210a及栅极电极210b而在第一区30构成储存电容212。之后，进行重掺杂工艺211，以在有源层202a的两侧形成源极/漏极区201c。

接下来，请参照图2F，在去除第四及第五掩模层213a及213b之后，进行浅掺杂工艺215，以在有源层202a中形成浅掺杂漏极(lifhtly doped drain，LDD)区201a及沟道区201b，而在第二区40构成薄膜晶体管214，其通过浅掺杂漏极区201a降低漏电流。

接下来，请参照图2G，在第二绝缘层208上形成第三绝缘层216，例如氧化硅层，且其覆盖上金属电极210a及栅极电极210b，以作为层间介电层。接着，通过光刻及蚀刻技术以图案化第三绝缘层216、第二绝缘层208及第一栅极介电层204a，以在其中形成多个接触开口216a、216b及216c。在本实施例中，接触开口216a位于第一区30并露出下金属电极206a。接触开口216b位于第二区40并露出源极/漏极区201c。接触开口216c位于第三区50并露出数据线206c。

接下来，请参照图2H，在第三绝缘层216上形成第三金属层(未绘示)并填入接触开口216a、216b及216c。之后，通过光刻及蚀刻技术以图案化第三金属层，而形成电连接有源层202a与下金属层206a的第一内连线结构218以及电连接有源层202a与数据线206c的第二内连线结构220。第一内连线结构218及第二内连线结构220作为薄膜晶体管214的源极/漏极电极，其可由钛、钼、铝或铬所构成。之后，在第三绝缘层216上形成第一及第二透明导电层222及224且分别覆盖第一内连线结构218及第二内连线结构220，如图2I所示。第一及第二透明导电层222及224可通过图案化如铟锡氧化物(ITO)层或铟锌氧化物(IZO)层的透明导电层而形成。而在形成第一及第二透明导电层222及224的同时，亦可在第三绝缘层216上形成像素电极(未绘示)。

根据本发明，由于用以制作储存电容212的下金属电极206a及数据线206c的金属层与用以制作薄膜晶体管214的有源层202a通过同一光刻工艺定义之，故可减少光刻步骤而简化像素结构的制造程序，进而降低至制造成本。另外，储存电容212的下金属电极206a于制作薄膜晶体管214的栅极介电层(即，第二绝缘层208)之前形成。因此，储存电容可利用厚度较薄的第二绝缘层208作为电容介电层，进而增加储存电容212的电容量。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以权利要求所界定者为准。

Claims

1、一种平面显示器的像素结构，适于配置在基板上，包括：

储存电容，设置于该基板上，其包括下金属电极、上金属电极以及夹设于其间的电容介电层；

薄膜晶体管，设置该基板上并电连接该储存电容，其包括：有源层、栅极电极、以及夹设于其间的栅极介电层；以及

数据线，设置于该基板上，其电连接该薄膜晶体管且与该基板绝缘；

其中该上金属电极与该栅极电极由同一金属层所定义而成，且该下金属电极与该数据线由同一金属层所定义而成。

2、如权利要求1所述的平面显示器的像素结构，还包括：

第一内连结构，电连接该有源层与该下金属电极；以及

第二内连结构，电连接该有源层与该数据线。

3、如权利要求2所述的平面显示器的像素结构，其中该第一及该第二内连结构由钛或铬所构成。

4、如权利要求2所述的平面显示器的像素结构，还包括：第一及第二透明导电层，其分别覆盖该第一及该第二内连结构。

5、如权利要求1所述的平面显示器的像素结构，其中该栅极介电层与该电容介电层由同一绝缘层所构成。

6、如权利要求5所述的平面显示器的像素结构，其中该绝缘层由氮化硅所构成。

7、如权利要求5所述的平面显示器的像素结构，其中该绝缘层的厚度约在100至1500埃的范围。

8、如权利要求1所述的平面显示器的像素结构，其中该薄膜晶体管还包括氧化硅层，设置于该有源层与该栅极介电层之间。

9、如权利要求8所述的平面显示器的像素结构，其中该氧化硅层的厚度约在100至1500埃的范围。

10、一种平面显示器的像素结构的制造方法，包括：

提供基板，其具有第一、第二及第三区；

在该基板上依序形成半导体层、第一绝缘层及第一金属层；

图案化该第一金属层、该第一绝缘层及该半导体层，以在该第一及该第三区分别形成下金属电极及数据线，并在该第二区的该基板上形成有源层；

在该下金属电极及该有源层上覆盖第二绝缘层，以分别作为电容介电层及栅极介电层；

在该第二绝缘层上形成第二金属层；以及

图案化该第二金属层，以在该电容介电层及该栅极介电层上分别形成上金属电极及栅极电极。

11、如权利要求10所述的平面显示器的像素结构的制造方法，其中该图案化该第一金属层、该第一绝缘层及该半导体层的步骤包括：

在该第一金属层上形成第一、第二及第三掩模层，其分别对应于该第一、该第二、及该第三区，且该第二掩模层厚度小于该第一及该第三掩模层；

蚀刻未被覆盖的该第一金属层及下方的该第一绝缘层及该半导体层，以在该第一及该第三区分别形成该下金属电极及该数据线，并在该第二区的该基板上依序形成有源层及金属掩模层；以及

去除该金属掩模层。

12、如权利要求11所述的平面显示器的像素结构的制造方法，其中通过半透光掩模法形成该第一、该第二及该第三掩模层。

13、如权利要求11所述的平面显示器的像素结构的制造方法，其中通过该第一及该第三掩模层作为蚀刻掩模，以去除该第二掩模层及下方的该金属掩模层。

14、如权利要求10所述的平面显示器的像素结构的制造方法，还包括：

在该第二绝缘层上形成第三绝缘层并覆盖该上金属电极及该栅极电极；

图案化该第三绝缘层及该第二绝缘层，以在其中形成多个接触开口；

在该第三绝缘层上形成第三金属层并填入该等接触开口；以及

图案化该第三金属层，以形成电连接该有源层与该下金属层的第一内连线结构以及电连接该有源层与该数据线的第二内连线结构。

15、如权利要求14所述的平面显示器的像素结构的制造方法，还包括在该第一内连线结构及该第二内连线结构上分别覆盖第一及第二透明导电层。

16、如权利要求10所述的平面显示器的像素结构的制造方法，其中该第一绝缘层由氧化硅所构成。

17、如权利要求10所述的平面显示器的像素结构的制造方法，其中该第一绝缘层的厚度约在100至1500埃的范围。

18、如权利要求10所述的平面显示器的像素结构的制造方法，其中该第二绝缘层由氮化硅所构成。

19、如权利要求10所述的平面显示器的像素结构的制造方法，其中该第二绝缘层的厚度约在100至1500埃的范围。