CN1655039A - 薄膜晶体管、使用其的液晶显示器、以及其制造方法 - Google Patents

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Abstract

位于栅极电极上用来形成在源极电极和漏极电极之间的沟道区域的半导体膜具有比位于栅极电极上的源极电极的宽度和漏极电极的宽度宽的宽度。在沟道区中的两边部分上的半导体膜的宽度方向上形成了不规则。

Description

薄膜晶体管、使用其的液晶显示器、以及其制造方法
技术领域
本发明涉及薄膜晶体管、使用该薄膜晶体管的液晶显示器、以及制造该薄膜晶体管的方法。更具体地，本发明涉及具有改进的导通电流和沟道长度的薄膜晶体管、使用该薄膜晶体管的液晶显示器、以及该薄膜晶体管的制造方法。
背景技术
使用薄膜晶体管(TFT)作为开关元件的液晶显示器已经广泛地普及。在许多无定形硅(α-Si)TFT中采用了反交错结构(invertedstaggered structure)。尽管TFT分类为沟道保护型或沟道蚀刻型，但为了减少制造步骤的数量，在目前沟道蚀刻型是主流。
尽管通过使用五个或六个掩模来实现的制造沟道蚀刻型TFT的方法已经被常规地采用，但是为了进一步减少制造步骤的数量，已经公开了通过使用四个掩模来实现的制造沟道蚀刻型TFT的方法。
例如，根据日本未决专利No.2000-164886，通过使用在TFT的沟道区域薄薄地形成的并在源极和漏极电极形成区域中厚厚地形成的光敏膜，而在其它区域中去除光敏膜以便将由相同的金属层构成的源极和漏极电极隔离的方法，减小了制造步骤的数量。首先，在绝缘衬底上形成导电层，并且在应用光刻技术和蚀刻技术时通过使用第一光掩模来对导电层构图以形成栅极布线。在栅极布线上形成栅极绝缘膜并且层叠半导体层、n+掺杂半导体层以及源极和漏极金属层。接着，通过使用第二光掩模和光刻技术，光敏膜被厚厚地形成在源极电极形成区域上和漏极电极形成区域上并且被薄薄地形成在源极和漏极电极形成区域之间的区域上。此外，通过使用该光敏膜作为掩模来蚀刻源极和漏极金属层、n+掺杂半导体层以及半导体层以构图源极和漏极电极、n+掺杂半导体层以及半导体层。在n+掺杂半导体层和半导体层的蚀刻的同时，光敏膜的厚度通过去除源极和漏极电极形成区域之间的区域中的薄光敏层的受控量而被减少。
源极和漏极电极形成区域上的光敏膜的厚度减少了但仍保留在其上。通过蚀刻暴露在源极和漏极电极形成区域之间的源极和漏极金属层并且进一步蚀刻在源极和漏极电极形成区域之间的n+掺杂半导体层，来构图源极和漏极电极以及n+掺杂半导体层。然后，去除光敏膜。
接着，形成钝化层并在应用光刻技术和蚀刻技术时通过使用第三光掩模来形成接触孔。接着，形成透明导电膜并在应用光刻技术和蚀刻技术时通过使用第四光掩模来形成像素电极。
上述光敏膜在下文将被描述为光致抗蚀剂膜。
同时，日本未决专利No.2001-324725公开了光掩模图形，其构造为在源极和漏极电极形成区域厚厚地形成光致抗蚀剂图形并且在源极和漏极电极形成区域之间的区域薄薄地形成光致抗蚀剂图形。如图1 A所示，该光掩模图形包括用于覆盖以形成源极和漏极电极的两个光遮挡区域111a，以及布置在两个光遮挡区域111a之间的并同时分别插入缝隙113a的细长矩形光遮挡部分112a。使用上述光掩模图形进行曝光。基于这样的理解，即当使用上述掩模图形时，会产生在源极和漏极电极形成区域之间的沟道区域中的薄光致抗蚀剂图形的厚度变得不均匀的问题，所以还公开了一种光掩模图形，例如，其包括在两端上具有切角(cut-off corner)的光遮挡区域111b，如图1B所示。通过使用上述光掩模图形，形成光致抗蚀剂图形，并然后蚀刻金属层、n+α-Si层以及α-Si层以构图源极和漏极电极、α-Si层以及n+α-Si层。此后，去除在源极和漏极电极形成区域之间的光致抗蚀剂图形的薄的部分。此外，通过使用独立的光致抗蚀剂图形作为掩模蚀刻n+α-Si层和α-Si层。
同时，日本未决专利No.2002-55364还公开了各种形状的光掩模图形。例如，如图2A所示，公开了包括在两个光遮挡区域111d之间布置了多个细长矩形光遮挡部分112d并插入缝隙113d的光掩模图形。当通过使用该掩模图形制造薄膜晶体管时，由于光的干涉现象，以弯曲的方式形成了在栅极电极102上且在源极电极106a和漏极电极106b之间的半导体膜104，即半导体膜104中的沟道区域的每个端部，如图2C所示。在本申请中，TFT的沟道区域的这样的端部在下文将都被称作边缘部分(edge rim portion)。当弯曲发生在该半导体膜104的两边部分中时，TFT的导通电流路径也弯曲了。因此，通过以矩阵形式布置这样的TFT而形成的液晶显示器的图像质量将会降低。为防止发生两边部分上的弯曲，例如，还公开了一种技术以通过使用图2B所示的形状的光掩模图形来形成图2D所示的宽半导体膜104。
此外，日本未决专利No.2002-57338公开了薄光致抗蚀剂图形的厚度的均匀性通过使用图1A所示的上述光掩模图形而被降低，其中光致抗蚀剂图形用于在源极和漏极电极形成区域之间形成沟道区域。此外，该公报还公开下述问题，当使用如图1A所示的光掩模图形时，由于光致抗蚀剂图形的膜厚度的非均匀性而增加了TFT中的沟道长度的不均匀性，并且后果是液晶显示器的显示特性降低。为解决这些问题，如图1C所示公开了一种光掩模图形的光遮挡区域111c的形状的改进。
顺便提及，这些光掩模图形中的每一个都包括光透明部分、光遮挡区域以及半透明区域，该半透明区域低于曝光设备的分辨力的光透明和光遮挡图形构成。该半透明区域的光透射量被怀疑在制造中引起了光掩模图形的不均匀。例如，在图1B所示的光掩模图形中，孔缝隙的每个端部形成为比孔缝隙的中央部分宽，而半透明区域的宽度选择为等于或窄于曝光设备的分辨力。特别地，制造中引起的光掩模图形的不均匀的影响在端部比在孔缝隙的中心更为显著。因此，在半透明区域中的光透射量与在孔缝隙的中心和端部之间不同。因此，存在半透明区域中形成的光致抗蚀剂图形的厚度变得不均匀的问题。
同时，在图2B所示的光掩模图形中，在沟道区域中的半透明部分包括纵向排列的孔缝隙和光遮挡区域，并且在沟道区域的上部和下部上的两个边部分包括横向排列的孔缝隙和光遮挡区域。如果纵向中的光掩模图形的尺寸精度与横向中的尺寸精度不同，那么在沟道区域中形成的光致抗蚀剂图形的厚度与在沟道区域的上部和下部上将要形成的两个边部分上形成的光致抗蚀剂图形的厚度不同。如果在沟道区域的中央部分的光致抗蚀剂的厚度与在其两个边部分的光致抗蚀剂的厚度不同，那么由于曝光量的变化使沟道长度和沟道宽度的放大量波动，并因此难以稳定TFT的导通电流特性。例如，当在两个边部分的光致抗蚀剂的厚度变得比沟道区域的中心部分的光致抗蚀剂的厚度薄时，最适合沟道长度的曝光量波动并由此降低了TFT的导通电流。相反，当在两个边部分的光致抗蚀剂的厚度变得比沟道区域的中心部分的光致抗蚀剂的厚度厚时，TFT的导通电流增加但是必需确保自沟道宽度到栅极电极的端部的足够的间隔。因此，必需延长栅极电极。当该栅极电极被延长时，TFT所占据的区域扩展，而孔径比降低。因此，优选地设置在光掩模图形的纵向中和其横向中的二维精度在相同的程度，并且在制造中必需严格控制光掩模的不均匀。
此外，当光从透明绝缘衬底侧照射时，在光到达漏极电极的附近中的α-Si层而不被栅极电极遮挡时，TFT的截止电流，即，光漏电流会增加。如图2D所示，在用过使用图2B的光掩模形成的TFT中，突出于漏极电极之上并位于栅极电极之外的α-Si的每一部分都对产生漏电流有贡献。因此，光漏电流进一步增加。
同时，在图1C所示的掩模图形中，突出的部分形成在孔缝隙113c的端部的附近中的细长矩形部分112c中，而光透明区域的宽度选择为等于或低于曝光设备的分辨力。但是，制造中光掩模图形的不均匀的影响在孔缝隙113c的端部的附近中的突出部分比在其中心部分大。因此，产生了与使用图1B所示的掩模图形的情况相似的问题。
发明内容
因此，本发明的一个目标是提供一种能够稳定导通电流并抑制沟道长度的不均匀的薄膜晶体管，使用该薄膜晶体管的液晶显示器，以及制造该薄膜晶体管的方法。
此外，本发明的另一个目标是提供一种能够通过使用光掩模图形来降低对薄膜晶体管的导通电流特性的影响的制造薄膜晶体管的方法，该光掩模图形能够降低薄膜晶体管的导通电流特性的影响。
根据本发明的薄膜晶体管，在源极电极和漏极电极之间延伸的半导体膜的两个边上，在垂直于半导体膜的延伸方向中形成不规则。不规则的凹部位于连接源极电极和漏极电极的相对边的两端的一对虚拟直线所夹着的区域之外。
本发明的薄膜晶体管的特点在于半导体膜的宽度比位于栅极电极上的源极电极的宽度和漏极电极的宽度宽，并且在沟道区域中的两个边部分的半导体膜具有包括凹部和凸部的不规则形状。
本发明的液晶显示器包括具有形成在其上薄膜晶体管的有源矩阵衬底，以及与有源矩阵衬底相对并配置为插入液晶层的相对衬底。这里，薄膜晶体管包括半导体膜，以及位于沟道区域下面的栅极电极，在半导体膜和栅极电极之间插入了栅极绝缘膜。半导体膜在源极电极和漏极电极之间延伸。在垂直于其延伸方向中，半导体膜的两边上形成了不规则。此外，半导体膜的不规则的凹部位于源极电极和漏极电极的相对边的两端的一对虚拟直线所夹着的区域之外。栅极电极布置在沟道区域之下，在半导体膜和栅极电极之间插入栅极绝缘膜。
制造本发明的薄膜晶体管的方法包括如下步骤：在绝缘衬底上形成栅极电极；在绝缘衬底和栅极电极上形成半导体膜和导电膜，其中半导体膜和栅极电极之间插入栅极绝缘膜；在半导体膜上和导电膜上形成光致抗蚀剂膜；通过使用光致抗蚀剂膜作为掩模来构图导电膜和半导体膜，并由此以岛的形状形成导电膜和半导体膜；通过构图导电膜彼此隔离地形成源极电极和漏极电极；以及对源极电极和漏极电极之间的半导体膜进行沟道蚀刻。这里，在垂直于延伸方向的方向中，在沿其延伸方向提供的半导体膜的两个边上形成不规则。此外，不规则的凹部位于连接源极电极和漏极电极的相对边的两端的一对虚拟直线所夹着的区域之外。
优选地，光致抗蚀剂膜包括对应于厚的源极和漏极电极形成区域的厚的部分，以及对应于源极电极形成区域和漏极电极形成区域之间的区域的薄的部分。
优选地，使用包括具有不同光透射量的三个区域的光掩模时，通过曝光和显影形成光致抗蚀剂膜，并且光掩模包括对应于源极电极形成区域和漏极电极形成区域的一对光遮挡区域、位于一对光遮挡区域之间分别穿过缝隙的矩形部分、以及除了光遮挡区域和半透明区域之外的光透明区域，其中矩形部分与缝隙一起构成半透明区域。
优选地，光掩模的矩形部分比该对光遮挡区域的宽度宽。
优选地，光掩模的多个矩形部分穿过缝隙。
优选地，用于形成光致抗蚀剂膜的光掩模包括对应于源极和漏极形成区域的一对光遮挡区域、光透明区域、以及具有光透明和光遮挡图形的半透明区域，其具有等于或低于曝光设备的分辨力的尺寸。这里，光透明和光遮挡图形包括一对缝隙和一个细长矩形部分，并且细长矩形部分比对应于源极和漏极形成区域的该对光遮挡区域的相对部分的宽度长。
优选地，在对应于源极和漏极形成区域的该对光遮挡区域的相对部分处，构成光掩模的半透明区域的光透明和光遮挡图形的细长矩形部分比源极形成区域的宽度和漏极形成区域的宽度长1.5μm或更长。
优选地，在对应于源极和漏极形成区域的该对光遮挡区域的相对部分处，构成光掩模的半透明区域的光透明和光遮挡图形的细长矩形部分比源极形成区域的宽度和漏极形成区域的宽度在一侧上长包括1.5μm到3.0μm在内的范围并且在两侧上总共长包括3.0μm到6.0μm在内的范围。
在本发明中，薄膜晶体管的半导体膜在源极电极和漏极电极之间延伸。在沿延伸方向上的该半导体膜的两边上，在垂直于延伸方向的方向中形成不规则。此外，不规则的凹部位于连接源极电极和漏极电极的相对边的两端的一对虚拟直线所夹着的区域之外。因此，发生了TFT导通电流的路径弯曲，由此，可以抑制液晶显示器的图像质量的降低。
此外，在本发明中，用于形成光遮挡区域、光透明区域、以及半透明区域的光掩模包括对应于源极和漏极形成区域的光遮挡区域、光透明区域、以及由光透明和光遮挡图形构成的半透明区域，半透明区域具有等于或低于曝光设备的分辨力的尺寸。这里，光透明和光遮挡图形包括一对缝隙部分和一个细长矩形部分，或者可以替换地，包括多个缝隙部分和多个细长矩形部分，并且多个细长矩形部分中的一个或者每个都形成为比对应于源极和漏极形成区域的该对光遮挡区域的相对部分的宽度长。这样，甚至当光掩模图形中的纵向的尺寸精度与横向尺寸精度不同时，也能够避免沟道区域中的两边部分上形成的光致抗蚀剂图形比用于形成沟道区域的内部的光致抗蚀剂图形薄，并由此抑制了由于曝光量的变化从源极和漏极的沟道长度和沟道宽度的扩大量的波动。这样，能够稳定TFT的导通电流特性。因此，能够在制造光掩模中放松纵向或横向中的尺寸精度，从而抑制产量降低。此外，用于形成源极电极形成区域和漏极电极形成区域之间的沟道区域的薄的光致抗蚀剂图形的厚度的均匀性可以得到改善。因此，能够解决由于沟道长度的不均匀性引起的液晶显示器的显示特性降低的问题。
根据本发明的TFT和应用TFT的液晶显示器，具有稳定TFT的导通电流和抑制沟道长度的不均匀性的效果。此外，根据本发明的制造TFT的方法，具有减小在制造中引起的光掩模图形的不均匀性对TFT的导通特性的影响的效果。
附图说明
参考本申请并结合附图，本发明的这些和其它的目标和优点以及进一步的说明对于本领域技术人员将会更明显，其中：
图1A到图1C是示出了现有技术的光掩模图形的平面图。
图2A和图2B是示出了现有技术的光掩模图形的平面图，以及图2C和图2D是示出了通过使用图2A和图2B所示的光掩模图形制造的薄膜晶体管的平面图。
图3A是示出了使用根据本发明第一实施例的薄膜晶体管的在有源矩阵衬底上的单元像素，图3B是沿图3A中的线I-I的剖面图，以及图3C是用于说明连接源极和漏极电极的相对边的两端的一对虚拟直线的单元像素的另一个平面图。
图4A到图4D是示出了沿图3A中的线I-I的制造步骤顺序的剖面图。
图5是用于制造根据本发明第一实施例的薄膜晶体管的光掩模图形的平面图。
图6A是示出了图5所示的光掩模的矩形突出长度与沟道边和源极-漏极边之间的距离之间的关系的特性图，而图6B是示出了图5所示的光掩模的矩形突出长度和TFT的漏极电流-漏极电压之间的关系的特性图。
图7是使用图3A和图3B所示的有源矩阵衬底的液晶显示器的剖面图。
图8是示出了使用根据本发明第二实施例的薄膜晶体管的有源矩阵衬底上的单元像素的平面图，图8B是用于制造根据本发明第二实施例的薄膜晶体管的光掩模图形的平面图，以及图8C是用于解释连接源极和漏极电极的相对边的两端的一对虚拟直线的单元像素的另一个平面图。
具体实施方式
现在，参考附图说明本发明的优选实施例。将参考图3A到图7说明第一实施例并参考图8A到8C说明第二实施例。任何一个实施例的目的在于限定位于栅极电极上的半导体膜的宽度，半导体膜构成了在薄膜晶体管中的源极电极和漏极电极之间的沟道区域。特别地，半导体膜在源极电极和漏极电极之间延伸，并且在沿延伸方向上的该半导体膜的两边上，在垂直于延伸方向的方向中形成不规则。这里，不规则的凹部位于连接源极电极和漏极电极的相对边的两端的一对虚拟直线所夹着的区域之外。
首先，将参考附图说明第一实施例。如图3A所示，本实施例的薄膜晶体管的目的在于限定位于栅极电极2上的半导体膜4的宽度，该半导体膜构成了源极电极6a和漏极电极6b之间的沟道区域。具体地，半导体膜4在源极电极6a和漏极电极6b之间延伸，并且在沿延伸方向提供的该半导体膜4的两个边上，在垂直于延伸方向的方向上形成了不规则(凹部4b和凸部4a)。这里，如图3C所示，假设有连接源极电极6a和漏极电极6b的相对边的两端的一对虚拟直线30。不规则的凹部4b位于该对虚拟直线30所夹着的区域之外。换句话说，位于栅极电极2上的该半导体膜4的宽度比源极电极6a的宽度和漏极电极6b的宽度宽，并且在沟道区域的两个边部分的每个边处的半导体膜4具有包括凸部4a和凹部4b的不规则形状。
当具有上述形状的TFT用于液晶显示器时，TFT以矩阵形式布置在有源矩阵衬底上并且源极电极6a通过接触孔8电气连接到像素电极9。
参考图3B，在透明绝缘衬底1上形成由金属层等构成的栅极电极。要提供沟道区域的半导体膜4形成在该栅极电极2上，在半导体膜4和栅极电极2之间插入栅极绝缘膜3。此外，由金属层等构成的源极电极6a和漏极电极6b形成在该半导体膜4的两侧上，在半导体膜4和源极与漏极电极6a、6b之间插入高杂质掺杂半导体膜5。此外，形成钝化膜7以覆盖这些部分，并且形成像素电极9以通过在钝化膜7处开的接触孔8与源极电极6a电气连接。尽管TFT的源极和漏极由施加到栅极、源极和漏极上的工作电位决定，但在本申请中，连接到像素电极的电极被称为源极电极。
接着，将参考图4A到图5说明具有图3A所示的平面布局和图3B所示的剖面结构的TFT的制作方法。
首先，在诸如玻璃的透明绝缘衬底1上，通过使用溅射方法等，形成诸如Mo、Cr、Ta、或在Al上的Mo的叠层、或包含前述金属作为主要成分的合金层叠膜等的金属层，厚度在从200nm到300nm的范围内。此外，通过使用光刻技术和蚀刻技术将该金属层形成为栅极电极2。
接着，通过使用等离子体增强CVD方法形成由SiN膜或SiO2膜和SiN膜的层叠膜构成的栅极绝缘膜3，厚度从350nm到500nm。然后，依次形成厚度从100nm到250nm范围内的α-Si层4A作为半导体膜，并且然后形成厚度从20nm到50nm的n+α-Si层5作为用磷(P)掺杂的高杂质掺杂半导体膜。接着，通过使用溅射方法等将Mo、Cr、Ta，或Mo、Al以及Mo的层叠膜形成为用于源极和漏极电极的金属层6，厚度从200nm到300nm。此后，在绝缘衬底1上涂敷厚度从1μm到2μm的正光致抗蚀剂。
接着，通过使用如图5所示的光掩模图形将光致抗蚀剂曝光和显影。具体地，图5所示的光掩模图形是包括具有彼此不同的光透射量的三个区域的半色调(halftone)掩模，也就是说，包括光遮挡区域、半透明区域以及光透明区域。光遮挡区域包括用于形成源极和漏极区域的一对光遮挡区域11。半透明区域包括缝隙13、以及穿过缝隙13布置在该对光遮挡区域11之间并且具有大于该对光遮挡区域11的宽度的一个细长矩形部分12。也就是说，沿TFT栅极宽度方向的细长矩形部分12的宽度大于光遮挡区域11的宽度。在该实施例中，在该对光遮挡区域11之间布置单个的细长矩形部分12。此外，除了光遮挡部分和半透光部分之外的区域作为光透明区域。通过利用如此构造的光掩模图形进行曝光和显影。在该情况下，控制曝光量以便去除位于光透明区域中的光致抗蚀剂膜，保持与涂敷时基本上相同的光致抗蚀剂膜的厚度下保留位于光遮挡区域11中的光致抗蚀剂膜，以及保留在半透明区域中的薄光致抗蚀剂膜，该半透明区域包括细长矩形部分12和缝隙13，其具有等于或低于曝光设备的分辨力的尺寸。位于半透明区域中的光致抗蚀剂膜的厚度减小到变为光遮挡区域11中的光致抗蚀剂膜的厚度的20％到60％，或者例如到从大约200nm到600nm的厚度。这样，如图4A所示形成包括厚的源极和漏极形成部分10a和薄的沟道形成部分10b的光致抗蚀剂膜。
接着，使用剩余的光致抗蚀剂膜作为掩模，通过干法蚀刻或湿法蚀刻构图源极和漏极金属层6。例如，当源极和漏极金属层6由Cr制成时，应用CeNHO3蚀刻剂的湿法蚀刻，当源极和漏极金属层6由Mo制成时，应用SF6或CF4与O2气的混和气体的干法蚀刻。此后，通过使用SF6与HCl或O2的混和气体的干法蚀刻，蚀刻由n+α-Si制成的高杂质掺杂半导体膜5(5A)和由α-Si制成的半导体膜4(4A)的暴露的部分。这样，在图3A中的阴影部分，以及被源极电极6a、漏极电极6b以及漏极总线所覆盖的由n+α-Si制成的高杂质掺杂半导体膜5(5A)和由α-Si制成的半导体膜4(4A)部分被保留。保留的图形在对应于各单元像素的部分具有岛的形状，以单个漏极总线整体地形成。
这里，如图4C所示，包括厚的源极和漏极形成部分10a和薄的沟道形成部分10b的光致抗蚀剂膜也被蚀刻。对于整个光致抗蚀剂膜，薄的沟道形成区域10b被去除，而厚的源极和漏极形成区域10a被保留。通过使用这样保留的光致抗蚀剂膜进行源极和漏极金属层6、n+α-Si层5和α-Si层4的首次蚀刻。可以选择地，通过使用SF6或CF4与HCl或O2的混和气体的干法蚀刻，由n+α-Si制成的高杂质掺杂半导体膜5和由α-Si层制成的半导体膜4的部分被去除。当保留如图4B所示的薄的沟道形成部分10b时通过使用O2气体的干灰化(dryashing)去除光致抗蚀剂膜的薄的沟道形成部分10b，而如图4C所示保留了源极和漏极形成部分10a。在对光致抗蚀剂膜的平面布局的响应中，由n+α-Si制成的高杂质掺杂半导体膜5和由α-Si制成的半导体膜4形成为栅极电极2上面的不规则形状，该不规则形状包括凸部4a和凹部4b。
接着，如图4D所示，通过与用于源极和漏极金属层6以及n+α-Si层5A的首次蚀刻相似的蚀刻来进行用于源极和漏极金属层6和位于光致该对抗蚀剂膜10a之间的n+α-Si层5A的二次蚀刻。当蚀刻n+α-Si层5A时，α-Si层4A的部分表面被蚀刻以便保留一定厚度，如保留膜形成时从50％到80％范围的厚度以形成沟道4B。接着，通过去除光致抗蚀剂膜形成图4D所示的TFT。这里，在源极和漏极金属层6的二次蚀刻之后去除该光致抗蚀剂膜。可以替换的，在去除光致抗蚀剂膜之后，还能够通过使用源极和漏极金属层6作为掩模蚀刻n+α-Si层5A来形成沟道区域4B。
接着，通过等离子体增强CVD方法形成厚度为300nm到400nm的SiN制成的钝化膜7，然后通过使用光刻技术和蚀刻技术开接触孔8。尽管其中没有示出，在栅极绝缘膜3和钝化膜7上形成用于连接栅极布线的接触孔，并且在钝化膜7处开用于连接漏极布线的接触孔。此外，通过溅射方法在钝化膜7闪过形成ITO膜，厚度从40nm到140nm，并且然后通过使用光刻技术和蚀刻技术形成连接到源极电极6a的像素电极9。这样，能够制造使用图3A和图3B所示的薄膜晶体管的有源矩阵衬底。
接着，参考图6A说明光掩模图形的细长矩形部分12的突出长度d1与沟道边-源极和漏极距离d2之间的关系。距离图5所示的光掩模图形的光遮挡区域11的细长矩形部分12的突出量定义为光掩模矩形的突出长度d1。此外，源极和漏极电极6a和6b的边和在沟道区域中的半导体膜4的凹部4b的边之间的距离被定义为沟道边和源极-漏极边之间的距离d2，其中源极和漏极电极6a和6b是通过使用具有矩形突出长度d1的光掩模图形进行曝光和显影而制造的。也就是说，图6A示出了当改变用于形成半透明区域的细长矩形部分12的长度d1时，距离d2的变化。根据图6A，当突出长度d1超过1.5μm时，可以明显看出距离d2变为正，即，在沟道区域中的半导体区域4的凹部4b变得比源极和漏极电极6a和6b的边宽。
图6b示出了当改变突出长度d1分别到0μm、1.5μm和3.0μm时，TFT的漏极电流Id-漏极电压Vd特性。这里，栅极电压设为10V。从图6A和图6B可以明显看出，当光掩模矩形突出长度d1设置为等于或大于1.5μm时在沟道区域中的两个边部分上形成了不规则4a和4b，并且甚至当两边部分弯曲时，也能抑制对TFT导通电流的影响。
这里，在沟道区域中的半导体膜4的边和栅极电极2的边之间的距离定义为图6A所示的栅极电极突出长度d3。当从透明衬底1侧照射光时，如果光不被栅极电极2遮挡并且到达α-Si层4，那么TFT的截止电流，即，光漏电流增加。为抑制截止电流增加，栅极电极突出长度d3不能设置为短于预定的长度。因此，像素电极的面积减小并且孔径比由此减小。当矩形突出长度d1增加，不能同时减小栅极电极突出长度d3。但是，当矩形突出长度d1等于或低于3.0μm时不会产生这个问题。总而言之，在对应于源极和漏极形成区域的该对光遮挡区域的相对部分处，光掩模的半透明区域中的细长矩形部分12被设置为比源极和漏极形成区域的宽度在一侧上长包括1.5μm到3.0μm在内的范围并且在两侧上总共长包括3.0μm到6.0μm在内的范围。
接着，将简单说明使用上述薄膜晶体管的液晶显示器。参考图7，该液晶显示器在有源矩阵衬底和相对衬底之间插入了液晶层15，该有源矩阵衬底在其上形成了第一实施例的上述TFT，该相对衬底包括形成在透明绝缘衬底14上的光遮挡膜16、彩色滤光层17、用于平面化光遮挡膜16和彩色滤光膜17的表面的平面膜18、以及形成在平面膜18上的相对电极19。定向膜20分别形成在接触液晶层15的有源矩阵衬底和相对衬底的表面上。
如上所述，在本实施例的薄膜晶体管中，半导体膜4在源极电极6a和漏极电极6b之间延伸。沿延伸方向的该半导体膜4的两个边上，在垂直于延伸方向的方向上形成了不规则(凹部4b和凸部4a)。此外，不规则的凹部4b位于连接源极电极6a和漏极电极6b的相对边的两端的该对虚拟直线30所夹着的区域之外。因此，能够稳定导通电流和实现沟道长度不均匀性的抑制。
此外，在本实施例的液晶显示器中，薄膜晶体管的半导体膜4在源极电极6a和漏极电极6b之间延伸。沿延伸方向的该半导体膜4的两个边上，在垂直于延伸方向的方向上形成了不规则(凹部4b和凸部4a)。此外，不规则的凹部4b位于连接源极电极6a和漏极电极6b的相对边的两端的该对虚拟直线30所夹着的区域之外。因此，能够稳定薄膜晶体管的导通电流和实现沟道长度不均匀性的抑制。这样，能够防止显示特性的降低。
此外，通过使用包括矩形突出长度d1设计在1.5μm到3.0μm范围内的光掩模图形，在沟道区域中的两个边部分上形成了不规则4a和4b，并且即使在两个边部分发生弯曲时也能够抑制对TFT的导通电流的影响。此外，能够防止孔径比的降低且抑制了光漏电流的增加。
接着，将说明本发明的第二实施例。本实施例的薄膜晶体管也试图限定栅极电极2上的半导体膜4的宽度，该半导体膜4构成了源极电极6a和漏极电极6b之间的沟道区域。具体地，半导体膜4在源极电极6a和漏极电极6b之间延伸，并且在沿延伸方向提供的该半导体膜4的两个边上，在垂直于延伸方向的方向上形成了不规则(凹部4b和凸部4a)。这里，如图8C所示，假设有连接源极电极6a和漏极电极6b的相对边的两端的一对虚拟直线80。不规则的凹部4b位于该对虚拟直线80所夹着的区域之外。换句话说，该半导体膜4的宽度比位于栅极电极2上的源极电极6a的宽度和漏极电极6b的宽度宽，并且在沟道区域的两个边部分的每个处的半导体膜4具有包括凸部4a和凹部4b的不规则形状。在本实施例中，如图8A所示，在沟道区域中的半导体膜4的两个边部分的每一个具有包括两个凸部4a和三个凹部4b的不规则形状。也就是说，在半导体膜4的两个边部分的每一个中分别形成了多个凸部4a和多个凹部4b。
当制造该TFT时，与第一实施例的上述制造方法相似，使用了包括光遮挡区域、半透明区域以及光透明区域的半色调掩模。但是，这里使用的光掩模的图形与第一实施例的图形不同。在本实施例中，光遮挡区域包括一对光遮挡区域11。半透明区域包括缝隙13，以及穿过缝隙13布置在该对光遮挡区域11之间并且具有大于该对光遮挡区域11的宽度的细长矩形部分12。具体的，在本实施例中，在该对光遮挡区域11之间布置了两个细长矩形部分12和三个缝隙13。除了光遮挡部分和半透光部分之外的区域作为光透明区域。通过使用该光掩模图形进行曝光和显影形成了TFT，该光掩模图形包括半透明区域，其具有比光遮挡区域11的相对部分的宽度长的两个细长矩形部分12。
在本实施例的液晶显示器中，半导体膜4在源极电极6a和漏极电极6b之间延伸。沿延伸方向的该半导体膜4的两个边上，在垂直于延伸方向的方向上形成了不规则(凹部4b和凸部4a)。此外，不规则的凹部4b位于连接源极电极6a和漏极电极6b的相对边的两端的该对虚拟直线80所夹着的区域之外。因此，能够稳定薄膜晶体管的导通电流和实现沟道长度不均匀性的抑制。这样，能够防止显示特性的降低。
此外，在本实施例中，能够抑制在该曝光和显影中响应曝光量的变化的光致抗蚀剂膜的膜厚度的变化，该光致抗蚀剂膜用于形成源极和漏极形成区域之间的薄沟道区域。因此，该实施例与第一实施例相比具有能够进一步抑制沟道长度的不均匀性的优点。
此外，与第一实施例相似，通过使用光掩模图形在沟道区域中的两个边部分上形成了不规则4a和4b，该光掩模图形包括设计在从1.5μm到3.0μm范围内的光掩模矩形突出长度d1，并且即使在两边部分弯曲时也能抑制对TFT的导通电流的影响。此外，能够防止孔径比的降低且抑制了光漏电流的增加。
尽管已经参考附图说明了本发明的优选实施例，但对本领域技术人员显而易见的是可以作出各种变化和修改而不偏离本发明的真正范围。

Claims (10)

1.一种薄膜晶体管，包括：
在源极电极和漏极电极之间延伸的半导体膜，所述半导体膜包括沿半导体膜的延伸方向的其两个边上并且在垂直于延伸方向中形成的不规则，不规则的凹部位于连接所述源极电极和所述漏极电极的相对边的两端的一对虚拟直线所夹着的区域之外；以及
布置在所述沟道区域下的栅极电极，在所述半导体膜和所述栅极电极之间插入栅极绝缘膜。
2.一种液晶显示器，包括：
在其上形成了薄膜晶体管的有源矩阵衬底；以及
与所述有源矩阵衬底相对的用于插入液晶层的相对衬底，
其中，每个所述薄膜晶体管包括：
在源极电极和漏极电极之间延伸的半导体膜，所述半导体膜包括沿半导体膜的延伸方向的其两个边上并且在垂直于延伸方向中形成的不规则，不规则的凹部位于连接所述源极电极和所述漏极电极的相对边的两端的一对虚拟直线所夹着的区域之外；以及
布置在所述沟道区域下的栅极电极，在所述半导体膜和所述栅极电极之间插入栅极绝缘膜。
3.一种制造薄膜晶体管的方法，包括如下步骤：
在绝缘衬底上形成栅极电极；
在所述绝缘衬底上和所述栅极电极上形成半导体膜和导电膜，其中在所述绝缘衬底和所述栅极电极以及所述半导体膜之间插入栅极绝缘膜；
在所述半导体膜上和所述导电膜上形成光致抗蚀剂膜；
通过使用所述光致抗蚀剂膜作为掩模来构图所述导电膜和所述半导体膜，并由此以岛的形状形成导电膜和半导体膜；
通过构图所述导电膜彼此隔离地形成源极电极和漏极电极；以及
对所述源极电极和所述漏极电极之间的所述半导体膜进行沟道蚀刻，
其中，在沿延伸方向提供的所述半导体膜的两个边上并且在垂直于延伸方向的方向中形成不规则，并且
不规则的凹部位于连接所述源极电极和所述漏极电极的相对边的两端的一对虚拟直线所夹着的区域之外。
4.根据权利要求3的制造薄膜晶体管的方法，
其中所述光致抗蚀剂膜包括：
对应于源极电极形成区域和漏极电极形成区域的厚的部分；以及
对应于所述源极电极形成区域和所述漏极电极形成区域之间的沟道形成区域的薄的部分，其具有的厚度比所述厚的部分的厚度薄。
5.根据权利要求3的制造薄膜晶体管的方法，
其中所述光致抗蚀剂膜是使用包括具有不同光透射量的三个区域的光掩模时，通过曝光和显影形成的，以及
所述光掩模包括对应于所述源极电极形成区域和所述漏极电极形成区域的一对光遮挡区域、位于所述一对光遮挡区域之间分别穿过缝隙的矩形部分、以及除了所述光遮挡区域和所述半透明区域之外的光透明区域，其中所述矩形部分与所述缝隙一起构成半透明区域。
6.根据权利要求5的制造薄膜晶体管的方法，
其中，所述光掩模的所述矩形部分比所述一对光遮挡区域的宽度宽。
7.根据权利要求6的制造薄膜晶体管的方法，
其中，多个矩形部分穿过所述缝隙，每个矩形部分与所述光掩模的所述矩形部分相同。
8.根据权利要求4的制造薄膜晶体管的方法，
其中用于形成所述光致抗蚀剂膜的光掩模包括对应于源极和漏极形成区域的一对光遮挡区域、光透明区域、以及具有光透明和光遮挡图形的半透明区域，其具有等于或低于曝光设备的分辨力的尺寸，
所述光透明和光遮挡图形包括一对缝隙和一个细长矩形部分，并且
所述细长矩形部分比对应于所述源极和漏极形成区域的所述一对光遮挡区域的相对部分的宽度长。
9.根据权利要求8的制造薄膜晶体管的方法，
其中在对应于所述源极和漏极形成区域的所述一对光遮挡区域的相对部分处，构成所述光掩模的所述半透明区域的所述光透明和光遮挡图形的所述细长矩形部分比所述源极形成区域的宽度和所述漏极形成区域的宽度中的任何一个长1.5μm或更多。
10.根据权利要求4的制造薄膜晶体管的方法，
其中在对应于所述源极和漏极形成区域的所述一对光遮挡区域的相对部分处，构成所述光掩模的半透明区域的所述光透明和光遮挡图形的所述细长矩形部分比所述源极形成区域的宽度和所述漏极形成区域的宽度中的任何一个在一侧上长包括1.5μm到3.0μm在内的范围并且在两侧上总共长包括3.0μm到6.0μm在内的范围。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521717B2 (en) 2005-03-30 2009-04-21 Samsung Mobile Display Co., Ltd. Thin film transistor, flat panel display device, and method of fabricating the same
CN101645423A (zh) * 2008-08-08 2010-02-10 三星电子株式会社 薄膜晶体管基板及其制造方法
CN101382728B (zh) * 2007-09-07 2010-07-28 北京京东方光电科技有限公司 灰阶掩膜版结构
CN102005389A (zh) * 2010-10-15 2011-04-06 信利半导体有限公司 降低背沟道刻蚀型tft漏电率的方法
CN102184969A (zh) * 2007-07-20 2011-09-14 株式会社半导体能源研究所 液晶显示装置
US8062811B2 (en) 2007-05-30 2011-11-22 Beijing Boe Optoelectronics Mask for manufacturing TFT, TFT, and manufacturing thereof
CN101369604B (zh) * 2007-08-17 2012-12-05 株式会社半导体能源研究所 半导体装置及其制造方法
CN102023425B (zh) * 2009-09-10 2013-06-19 北京京东方光电科技有限公司 Tft-lcd阵列基板及制造该阵列基板的双调掩膜板
CN106449656A (zh) * 2016-10-26 2017-02-22 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板和显示装置
WO2017080004A1 (zh) * 2015-11-10 2017-05-18 深圳市华星光电技术有限公司 液晶显示面板及液晶显示装置
CN111162091A (zh) * 2018-11-05 2020-05-15 三星显示有限公司 液晶显示器及用于制造液晶显示器的方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4299717B2 (ja) * 2004-04-14 2009-07-22 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
CN1949080B (zh) * 2005-10-13 2010-05-12 群康科技(深圳)有限公司 薄膜晶体管的制造装置和制造方法
KR101190071B1 (ko) * 2005-12-29 2012-10-12 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
TWI300625B (en) 2006-05-16 2008-09-01 Ind Tech Res Inst Structure of semiconductor device and fabrication method
KR101229277B1 (ko) * 2006-10-12 2013-02-04 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
CN101387825B (zh) * 2007-09-10 2011-04-06 北京京东方光电科技有限公司 补偿型灰阶掩膜版结构
JP5542364B2 (ja) 2008-04-25 2014-07-09 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5346494B2 (ja) * 2008-05-26 2013-11-20 株式会社ジャパンディスプレイ 表示装置およびその製造方法
US20100003290A1 (en) * 2008-09-28 2010-01-07 Kobo Products, Inc. Oil and water repellent cosmetic powder and methods of making and using same
US9312156B2 (en) * 2009-03-27 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
WO2010113229A1 (ja) * 2009-04-03 2010-10-07 シャープ株式会社 半導体装置及びその製造方法
TW202420563A (zh) * 2009-08-07 2024-05-16 日商半導體能源研究所股份有限公司 半導體裝置
JP2011086962A (ja) * 2011-01-26 2011-04-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP6076612B2 (ja) * 2012-04-17 2017-02-08 株式会社半導体エネルギー研究所 半導体装置
TWI621270B (zh) * 2013-02-07 2018-04-11 群創光電股份有限公司 薄膜電晶體元件與薄膜電晶體顯示裝置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5213990A (en) * 1992-04-01 1993-05-25 Texas Instruments, Incorporated Method for forming a stacked semiconductor structure
JP3425851B2 (ja) * 1997-06-30 2003-07-14 日本電気株式会社 液晶表示装置用薄膜トランジスタ
US6255130B1 (en) * 1998-11-19 2001-07-03 Samsung Electronics Co., Ltd. Thin film transistor array panel and a method for manufacturing the same
JP3420201B2 (ja) * 1999-12-22 2003-06-23 日本電気株式会社 液晶表示装置
JP2001324725A (ja) 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
KR100494683B1 (ko) * 2000-05-31 2005-06-13 비오이 하이디스 테크놀로지 주식회사 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크
JP4582877B2 (ja) 2000-08-09 2010-11-17 三菱電機株式会社 Ｔｆｔアレイの製造方法
JP3544349B2 (ja) * 2000-09-27 2004-07-21 シャープ株式会社 液晶表示装置
KR100803177B1 (ko) * 2001-05-14 2008-02-14 삼성전자주식회사 액정표시장치용 박막 트랜지스터 및 그 제조방법
JP4920140B2 (ja) * 2001-05-18 2012-04-18 ゲットナー・ファンデーション・エルエルシー 液晶表示装置及びその製造方法
JP3714244B2 (ja) * 2001-12-14 2005-11-09 セイコーエプソン株式会社 半透過・反射型電気光学装置の製造方法、半透過・反射型電気光学装置、および電子機器
KR100652214B1 (ko) * 2003-04-03 2006-11-30 엘지.필립스 엘시디 주식회사 액정표시장치의 제조방법
JP4593094B2 (ja) * 2003-08-21 2010-12-08 日本電気株式会社 液晶表示装置及びその製造方法
JP2005079560A (ja) * 2003-09-04 2005-03-24 Hitachi Ltd 薄膜トランジスタ，表示装置、およびその製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521717B2 (en) 2005-03-30 2009-04-21 Samsung Mobile Display Co., Ltd. Thin film transistor, flat panel display device, and method of fabricating the same
US8062811B2 (en) 2007-05-30 2011-11-22 Beijing Boe Optoelectronics Mask for manufacturing TFT, TFT, and manufacturing thereof
CN101350367B (zh) * 2007-07-20 2013-02-13 株式会社半导体能源研究所 液晶显示装置
US9142632B2 (en) 2007-07-20 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8896778B2 (en) 2007-07-20 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
CN102184969B (zh) * 2007-07-20 2014-06-25 株式会社半导体能源研究所 薄膜晶体管
CN102184969A (zh) * 2007-07-20 2011-09-14 株式会社半导体能源研究所 液晶显示装置
US8395158B2 (en) 2007-08-17 2013-03-12 Semiconductor Energy Labortory Co., Ltd. Thin film transistor having microcrystalline semiconductor layer
CN101369604B (zh) * 2007-08-17 2012-12-05 株式会社半导体能源研究所 半导体装置及其制造方法
TWI487031B (zh) * 2007-08-17 2015-06-01 Semiconductor Energy Lab 半導體裝置和其製造方法
CN101382728B (zh) * 2007-09-07 2010-07-28 北京京东方光电科技有限公司 灰阶掩膜版结构
CN101645423A (zh) * 2008-08-08 2010-02-10 三星电子株式会社 薄膜晶体管基板及其制造方法
CN102023425B (zh) * 2009-09-10 2013-06-19 北京京东方光电科技有限公司 Tft-lcd阵列基板及制造该阵列基板的双调掩膜板
CN102005389A (zh) * 2010-10-15 2011-04-06 信利半导体有限公司 降低背沟道刻蚀型tft漏电率的方法
WO2017080004A1 (zh) * 2015-11-10 2017-05-18 深圳市华星光电技术有限公司 液晶显示面板及液晶显示装置
CN106449656A (zh) * 2016-10-26 2017-02-22 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板和显示装置
CN111162091A (zh) * 2018-11-05 2020-05-15 三星显示有限公司 液晶显示器及用于制造液晶显示器的方法

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