KR101190071B1 - 액정표시장치 및 그 제조방법 - Google Patents

액정표시장치 및 그 제조방법 Download PDF

Info

Publication number
KR101190071B1
KR101190071B1 KR1020050134389A KR20050134389A KR101190071B1 KR 101190071 B1 KR101190071 B1 KR 101190071B1 KR 1020050134389 A KR1020050134389 A KR 1020050134389A KR 20050134389 A KR20050134389 A KR 20050134389A KR 101190071 B1 KR101190071 B1 KR 101190071B1
Authority
KR
South Korea
Prior art keywords
active pattern
substrate
insulating film
electrode
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1020050134389A
Other languages
English (en)
Other versions
KR20070071166A (ko
Inventor
김유진
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020050134389A priority Critical patent/KR101190071B1/ko
Priority to US11/476,092 priority patent/US8355089B2/en
Priority to CNB2006101005949A priority patent/CN100573284C/zh
Publication of KR20070071166A publication Critical patent/KR20070071166A/ko
Application granted granted Critical
Publication of KR101190071B1 publication Critical patent/KR101190071B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 액정표시장치 및 그 제조방법은 하부막의 측면에 톱니와 같은 패턴을 형성하여 상부막과 하부막 사이의 접촉면을 증가시킴으로써 상기 상부막의 패터닝시 식각액(etchant)에 의한 상부막의 단선을 방지하기 위한 것으로, 기판 위에 액티브패턴을 형성하되, 그 측면이 톱니 형태를 가지도록 액티브패턴을 형성하는 단계; 상기 액티브패턴이 형성된 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막이 형성된 액티브패턴의 상부에 상기 액티브패턴의 측면을 가로지르는 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막이 형성된 기판 위에 액티브패턴의 소오스영역과 드레인영역에 각각 전기적으로 접속하는 소오스전극과 드레인전극을 형성하는 단계; 상기 소오스전극과 드레인전극이 형성된 기판 위에 제 3 절연막을 형성하는 단계; 및 상기 제 3 절연막이 형성된 기판 위에 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
상부막, 하부막, 습식식각, 단선

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THEREOF}
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 사시도.
도 2a 내지 도 2c는 일반적인 패턴 형성방법을 순차적으로 나타내는 평면도.
도 3a 내지 도 3c는 일반적인 패턴 형성방법을 순차적으로 나타내는 단면도.
도 4a 및 도 4b는 본 발명의 실시예에 따른 패턴 형성방법을 개략적으로 나타내는 평면도.
도 5a 및 도 5b는 본 발명의 실시예에 따른 패턴 형성방법을 개략적으로 나타내는 단면도.
도 6은 본 발명의 실시예에 따른 다른 형태의 하부막 패턴을 개략적으로 나타내는 평면도.
도 7은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 8a 내지 도 8f는 도 7에 도시된 어레이 기판의 IV-IV'선에 따른 제조공정을 순차적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110 : 어레이 기판 121 : 게이트전극
122 : 소오스전극 123 : 드레인전극
124 : 액티브패턴 124a : 소오스영역
124b : 드레인영역 124c : 채널영역
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 도전막의 단선불량을 방지하여 수율을 향상시킨 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명 한다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
이와 같이 구성된 액정표시장치는 그 구성에 있어서 하부막 위로 소정의 상부막이 상기 하부막을 가로질러 배열되는 경우가 많으며, 이때 상기 상부막을 패터 닝하는 과정에서 상기 하부막의 경사면 각도인 테이퍼(taper)가 나쁜 경우에는 상기 상부막이 단선되는 불량이 발생하게 되는데, 이를 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2c는 일반적인 패턴 형성방법을 순차적으로 나타내는 평면도로써, 액티브패턴 위에 게이트전극이 형성되는 경우를 예를 들어 나타내고 있다.
또한, 도 3a 내지 도 3c는 일반적인 패턴 형성방법을 순차적으로 나타내는 단면도로써, 상기 도 2a 내지 도 2c에 도시된 패턴 형성방법을 A-A'선에 따른 단면을 통해 순차적으로 나타내고 있다.
도 2a 및 도 3a에 도시된 바와 같이, 기판(10) 위에 실리콘 박막으로 이루어진 액티브패턴(24)을 형성한다.
그리고, 도 2b 및 도 3b에 도시된 바와 같이, 상기 기판(10) 전면에 차례대로 절연막(15A)과 도전막(20)을 증착한다.
이때, 상기 하부막인 액티브패턴(24)의 테이퍼가 우수한 경우에는 상부막인 도전막(20)의 덮임성도 우수하지만, 상기 액티브패턴(24)의 테이퍼가 나쁜 경우에는 상기 도전막(20)과의 계면에 빈 공간(void)(V)이 형성되게 된다.
여기서, 상기 테이퍼는 소정의 박막이 패터닝된 후의 경사면 각도를 의미한다.
이와 같이 형성된 빈 공간(V)은 도 2c 및 도 3c에 도시된 바와 같이, 포토리소그래피(photolithography)공정을 통해 상기 도전막을 패터닝하는 과정에서 식각액의 침투 경로로 작용하여 패터닝된 게이트전극(21)의 단선을 유발하게 된다.
특히, 이와 같은 상부막의 단선불량은 하부막의 테이퍼가 나쁜 상태에서 상부막을 습식식각을 통해 형성하는 경우에 자주 발생하게 된다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 상부막의 패터닝시 식각액에 의한 상부막의 단선을 방지하도록 한 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치의 제조방법은 기판 위에 액티브패턴을 형성하되, 그 측면이 톱니 형태를 가지도록 액티브패턴을 형성하는 단계; 상기 액티브패턴이 형성된 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막이 형성된 액티브패턴의 상부에 상기 액티브패턴의 측면을 가로지르는 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막이 형성된 기판 위에 액티브패턴의 소오스영역과 드레인영역에 각각 전기적으로 접속하는 소오스전극과 드레인전극을 형성하는 단계; 상기 소오스전극과 드레인전극이 형성된 기판 위에 제 3 절연막을 형성하는 단계; 및 상기 제 3 절연막이 형성된 기판 위에 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시장치는 기판 위에 형성되며, 그 측면이 톱니 형태를 가진 액티브패턴; 상기 액티브패턴이 형성된 기판 위에 형성된 제 1 절연막; 상기 제 1 절연막이 형성된 액티브패턴의 상부에 상기 액티브패턴의 측면을 가로지르도록 형성된 게이트전극; 상기 게이트전극이 형성된 기판 위에 형성된 제 2 절연막; 상기 제 2 절연막이 형성된 기판 위에 형성되며, 상기 액티브패턴의 소오스영역과 드레인영역에 각각 전기적으로 접속하는 소오스전극과 드레인전극; 상기 소오스전극과 드레인전극이 형성된 기판 위에 형성된 제 3 절연막; 및 상기 제 3 절연막이 형성된 기판 위에 형성되며, 상기 드레인전극과 전기적으로 접속하는 화소전극을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 패턴 형성방법을 개략적으로 나타내는 평면도이다.
또한, 도 5a 및 도 5b는 본 발명의 실시예에 따른 패턴 형성방법을 개략적으로 나타내는 단면도로써, 상기 도 4a 및 도 4b에 도시된 패턴 형성방법을 B-B'선에 따른 단면을 통해 나타내고 있다.
이때, 본 실시예는 액티브패턴 상부에 게이트전극이 형성되는 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 소정의 하부막 상부에 소정의 상부막을 습식식각을 통해 형성하는 경우에는 적용 가능하다.
도 4a 및 도 5a에 도시된 바와 같이, 기판(110) 위에 실리콘 박막으로 이루어진 액티브패턴(124)을 형성한다.
이때, 상기 액티브패턴(124)은 상부막이 지나가는 소정 측면이 톱니와 같은 형태로 패터닝되어 있으며, 상기 톱니는 삼각형의 모양을 하고 있다.
다음으로, 도 4b 및 도 5b에 도시된 바와 같이, 상기 기판(110) 전면에 차례대로 절연막(115A)과 도전막을 증착한다.
이때, 상기 하부막인 액티브패턴(124)의 테이퍼가 우수한 경우에는 상부막인 도전막의 덮임성도 우수하지만, 상기 액티브패턴(124)의 테이퍼가 나쁜 경우에는 상기 도전막과의 계면에 빈 공간이 형성되기도 한다.
여기서, 상기 테이퍼는 소정의 박막이 패터닝된 후의 경사면 각도를 의미한다.
이때, 상기 액티브패턴(124)과 도전막 사이의 계면에 빈 공간이 형성되더라도 상기 빈 공간을 통한 식각액의 침투 경로가 길어져서 패터닝된 게이트전극(121)의 단선을 방지할 수 있게 된다. 즉, 상기 액티브패턴(124) 측면의 톱니 패턴은 상기 게이트전극(121)의 패터닝시 식각액이 침투하는 경로를 길어지게 하는 역할을 하며, 상기 액티브패턴(124)과 도전막 사이의 계면에 빈 공간이 형성되더라도 상기 게이트전극(121) 전체가 단선되는 것을 방지할 수 있게 된다.
이와 같은 식각 경로를 길게 하기 위한 하부막의 패턴은 여러 가지 형태를 가질 수 있으며, 식각액의 침투 경로가 길어지는 어떠한 형태라도 가질 수 있다.
도 7은 본 발명의 실시예에 따른 다른 형태의 하부막 패턴을 개략적으로 나타내는 평면도로써, 도면에 도시된 바와 같이 사각의 톱니 형태를 가진 액티브패턴(224)을 예를 들어 나타내고 있다.
이때, 박막 트랜지스터와 같은 경우에는 하부막의 패턴 형태에 따라 그 특성이 바뀔 수 있으므로 용도에 따라 하부막 패턴의 형태를 결정할 수 있다.
또한, 이러한 단선불량은 직접적으로 상부막과 하부막 사이에서 발생할 뿐만 아니라 본 실시예와 같이 상기 상부막과 하부막 사이에 절연막이 존재하는 경우에도 발생하며 상기 절연막의 덮임성에 따라 증가되기도 하며 감소되기도 한다. 따라서, 상기 상부막과 하부막 사이에 개재되는 물질의 종류에 따라서 상기 하부막 패 턴의 형태를 결정할 수 있다.
도 7은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 특히 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 한 화소만을 나타내었다.
이때, 본 실시예에서는 채널층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 상기 박막 트랜지스터의 채널층으로 비정질 실리콘 박막을 이용할 수도 있다.
또한, 본 실시예에서는 액티브패턴을 하부막으로 하고 상기 하부막 상부에 게이트전극을 상부막으로 적층하는 경우의 패턴 형성방법을 예를 들어 설명하고 있으나, 전술한 바와 같이 본 발명이 이에 한정되는 것은 아니다.
도면에 도시된 바와 같이, 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터 라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(124)을 포함한다.
이때, 상기 제 1 절연막과 제 2 절연막에 형성된 제 1 콘택홀(140A)을 통해 상기 소오스전극(122)의 일부는 상기 액티브패턴(124)의 소오스영역과 전기적으로 접속하며 제 2 콘택홀(140B)을 통해 상기 드레인전극(123)의 일부는 상기 액티브패턴(124)의 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(122)의 다른 일부는 일방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 다른 일부는 화소영역 쪽으로 연장되어 제 3 절연막(미도시)에 형성된 제 3 콘택홀(140C)을 통해 상기 화소전극(118)에 전기적으로 접속하게 된다.
이때, 전술한 바와 같이 상기 액티브패턴(124)은 상부의 게이트전극(121)이 지나가는 측면이 톱니 형태를 가짐으로써 게이트전극(121) 패터닝시 상기 게이트전극(121)이 단선되는 불량을 방지할 수 있게 되는데, 이를 다음의 액정표시장치의 제조공정을 통해 상세히 설명한다.
도 8a 내지 도 8f는 도 7에 도시된 어레이 기판의 IV-IV'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.
도 8a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판 (110) 위에 포토리소그래피공정을 이용하여 실리콘층으로 이루어진 액티브패턴(124)을 형성한다.
이때, 상기 기판(110) 위에 실리콘산화막(SiO2)으로 구성되는 버퍼막(buffer layer)을 형성한 후 상기 버퍼막 위에 액티브패턴(124)을 형성할 수 있다. 상기 버퍼막은 유리기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
상기 액티브패턴(124)은 비정질 실리콘 박막 또는 결정화된 실리콘 박막으로 형성할 수 있으나, 본 실시예에서는 결정화된 다결정 실리콘 박막을 이용하여 박막 트랜지스터를 구성한 경우를 예를 들어 나타내고 있다. 이때, 다결정 실리콘 박막은 기판 위에 비정질 실리콘 박막을 증착한 후 여러 가지 결정화 방식을 이용하여 형성할 수 있으며, 이를 설명하면 다음과 같다.
먼저, 비정질 실리콘 박막은 여러 가지 방법으로 증착하여 형성할 수 있으며, 상기 비정질 실리콘 박막을 증착하는 대표적인 방법으로는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다.
이후, 상기 비정질 실리콘 박막 내에 존재하는 수소원자를 제거하기 위한 탈수소화(dehydrogenation)공정을 진행한 뒤 결정화를 실시한다. 이때, 비정질 실리콘 박막을 결정화하는 방법으로는 크게 비정질 실리콘 박막을 고온 요로(furnace)에서 열처리하는 고상 결정화(Solid Phase Crystallization; SPC)방법과 레이저를 이용하는 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 있다.
상기 레이저 결정화로는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링방법이 주로 이용되나, 근래에는 그레인(grain)을 수평방향으로 성장시켜 결정화특성을 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법이 연구되고 있다.
이때, 상기 액티브패턴(124)의 측면에는 톱니와 같은 패턴이 형성되어 있다.
다음으로, 도 8b에 도시된 바와 같이, 상기 액티브패턴(124)이 형성되어 있는 상기 기판(110) 전면에 차례대로 제 1 절연막(115A)과 제 1 도전막을 형성한다.
이때, 상기 제 1 도전막은 게이트전극을 포함하는 게이트라인을 구성하기 위하여 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전성물질을 사용할 수 있다.
그리고, 포토리소그래피공정을 이용하여 상기 제 1 도전막을 선택적으로 패터닝함으로써 상기 기판(110) 위에 게이트전극(121)과 게이트라인(미도시)을 형성한다.
이때, 전술한 바와 같이 상기 액티브패턴(124)은 그 측면에 톱니와 같은 패턴을 형성하여 상기 하부막인 액티브패턴(124)과 상부막인 게이트전극(121) 사이의 접촉면을 증가시킴으로써 상기 게이트전극(121)의 패터닝시 식각액에 의한 게이트전극(121)의 단선을 방지하게 된다. 이와 같이 상부막과 하부막 사이의 접촉면을 증가시키는 경우에는 하부막의 패터닝시 식각액 침투 경로를 증가시킬 수 있게 되 어 상기 상부막의 형성시 상기 하부막과의 계면에 빈 공간이 형성되더라도 상부막의 단선을 방지할 수 있게 된다.
이후, 상기 게이트전극(121)을 마스크로 상기 액티브패턴(124)의 소정 영역에 불순물 이온을 주입하여 오믹-콘택층(ohmic contact layer)인 소오스영역(124a)과 드레인영역(124b)을 형성한다. 이때, 상기 게이트전극(121)은 액티브패턴(124)의 채널영역(124c)으로 도펀트(dopant)가 침투하는 것을 방지하는 이온-스타퍼(ion stopper)의 역할을 하게 된다.
상기 액티브패턴(124)의 전기적 특성은 주입되는 도펀트의 종류에 따라 바뀌게 되며, 상기 주입되는 도펀트가 붕소(B) 등의 3족 원소에 해당하면 P-타입 박막 트랜지스터로 인(P) 등의 5족 원소에 해당하면 N-타입 박막 트랜지스터로 동작을 하게 된다.
이때, 상기 이온 주입공정 후에 주입된 도펀트를 활성화하는 공정을 진행할 수 있다.
다음으로, 도 8c에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인이 형성된 기판(110) 전면에 제 2 절연막(115B)을 증착한 후, 포토리소그래피공정을 통해 상기 제 1 절연막(115A)과 제 2 절연막(115B)의 일부 영역을 제거하여 상기 소오스영역(124a)의 일부를 노출시키는 제 1 콘택홀(140A)과 상기 드레인영역(140b)의 일부를 노출시키는 제 2 콘택홀(140B)을 형성한다.
상기 제 2 절연막(115B)은 고개구율을 위해 벤조사이클로부텐(Benzocyclobutene; BCB) 또는 아크릴계 수지(resin)와 같은 투명 유기절연물질로 형성할 수 있다.
다음으로, 도 8d에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 도전막을 증착한 후, 포토리소그래피공정을 통해 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 제 1 콘택홀(140A)을 통해 상기 소오스영역(124a)과 전기적으로 접속하는 소오스전극(122)과 상기 제 2 콘택홀(140B)을 통해 상기 드레인영역(124b)과 전기적으로 접속하는 드레인전극(123)을 형성한다.
이때, 상기 소오스전극(122)의 일부는 일방향으로 연장되어 데이터라인(117)을 구성하게 된다.
그리고, 도 8e에 도시된 바와 같이, 상기 기판(110) 전면에 제 3 절연막(115C)을 증착한 후, 포토리소그래피공정을 이용하여 상기 드레인전극(123)의 일부를 노출시키는 제 3 콘택홀(140C)을 형성한다.
다음으로, 도 8f에 도시된 바와 같이, 상기 제 3 절연막(115C)이 형성된 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정을 이용하여 패터닝함으로써 상기 제 3 콘택홀(140C)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118)을 형성한다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 하부막을 가로지르는 상부막의 패터닝시 상기 상부막이 단선되는 불량이 방지됨으로써 수율이 향상되는 효과를 제공한다.

Claims (10)

  1. 기판 위에 액티브패턴을 형성하되, 그 측면이 톱니 형태를 가지도록 액티브패턴을 형성하는 단계;
    상기 액티브패턴이 형성된 기판 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막이 형성된 액티브패턴의 상부에 상기 액티브패턴의 측면을 가로지르는 게이트전극을 형성하는 단계;
    상기 게이트전극이 형성된 기판 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막이 형성된 기판 위에 액티브패턴의 소오스영역과 드레인영역에 각각 전기적으로 접속하는 소오스전극과 드레인전극을 형성하는 단계;
    상기 소오스전극과 드레인전극이 형성된 기판 위에 제 3 절연막을 형성하는 단계; 및
    상기 제 3 절연막이 형성된 기판 위에 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 액티브패턴은 실리콘층으로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 1 항에 있어서, 상기 액티브패턴의 측면은 삼각의 톱니 형태를 가지는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 1 항에 있어서, 상기 액티브패턴의 측면은 사각의 톱니 형태를 가지는 것 을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 1 항에 있어서, 상기 게이트전극은 습식식각을 이용하여 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 5 항에 있어서, 상기 게이트전극의 패터닝 시 식각액의 침투 경로가 길어지도록 상기 액티브패턴의 측면에 톱니 형태를 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 삭제
  8. 기판 위에 형성되며, 그 측면이 톱니 형태를 가진 액티브패턴;
    상기 액티브패턴이 형성된 기판 위에 형성된 제 1 절연막;
    상기 제 1 절연막이 형성된 액티브패턴의 상부에 상기 액티브패턴의 측면을 가로지르도록 형성된 게이트전극;
    상기 게이트전극이 형성된 기판 위에 형성된 제 2 절연막;
    상기 제 2 절연막이 형성된 기판 위에 형성되며, 상기 액티브패턴의 소오스영역과 드레인영역에 각각 전기적으로 접속하는 소오스전극과 드레인전극;
    상기 소오스전극과 드레인전극이 형성된 기판 위에 형성된 제 3 절연막; 및
    상기 제 3 절연막이 형성된 기판 위에 형성되며, 상기 드레인전극과 전기적으로 접속하는 화소전극을 포함하는 액정표시장치.
  9. 제 8 항에 있어서, 상기 액티브패턴의 측면은 삼각의 톱니 형태를 가지는 것을 특징으로 하는 액정표시장치.
  10. 제 8 항에 있어서, 상기 액티브패턴의 측면은 사각의 톱니 형태를 가지는 것을 특징으로 하는 액정표시장치.
KR1020050134389A 2005-12-29 2005-12-29 액정표시장치 및 그 제조방법 Expired - Lifetime KR101190071B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050134389A KR101190071B1 (ko) 2005-12-29 2005-12-29 액정표시장치 및 그 제조방법
US11/476,092 US8355089B2 (en) 2005-12-29 2006-06-28 Liquid crystal display device and fabrication method thereof
CNB2006101005949A CN100573284C (zh) 2005-12-29 2006-06-30 液晶显示装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134389A KR101190071B1 (ko) 2005-12-29 2005-12-29 액정표시장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20070071166A KR20070071166A (ko) 2007-07-04
KR101190071B1 true KR101190071B1 (ko) 2012-10-12

Family

ID=38213888

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134389A Expired - Lifetime KR101190071B1 (ko) 2005-12-29 2005-12-29 액정표시장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US8355089B2 (ko)
KR (1) KR101190071B1 (ko)
CN (1) CN100573284C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11765936B2 (en) 2020-10-22 2023-09-19 Samsung Display Co., Ltd. Display device including a semiconductor layer having a region with a widened width

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN120051002A (zh) * 2025-01-24 2025-05-27 惠科股份有限公司 驱动基板及其制作方法、显示面板、显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330592A (ja) 1995-05-31 1996-12-13 Nec Corp 薄膜トランジスタおよび液晶表示装置
JP3425851B2 (ja) * 1997-06-30 2003-07-14 日本電気株式会社 液晶表示装置用薄膜トランジスタ
US6559906B1 (en) * 1998-01-30 2003-05-06 Hitachi, Ltd. Liquid crystal display device having gate electrode with two conducting layers, one used for self-aligned formation of the TFT semiconductor regions
JP3420201B2 (ja) * 1999-12-22 2003-06-23 日本電気株式会社 液晶表示装置
JP2001354968A (ja) * 2000-06-09 2001-12-25 Hitachi Ltd アクティブ・マトリクス型液晶表示装置およびその液晶組成物質
KR100491821B1 (ko) * 2002-05-23 2005-05-27 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP2005164854A (ja) * 2003-12-01 2005-06-23 Nec Lcd Technologies Ltd 液晶表示装置
KR100595454B1 (ko) * 2003-12-23 2006-06-30 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
JP2005209696A (ja) * 2004-01-20 2005-08-04 Seiko Epson Corp 半導体装置の製造方法
JP4221314B2 (ja) * 2004-02-10 2009-02-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法
KR101052960B1 (ko) 2004-04-29 2011-07-29 엘지디스플레이 주식회사 반투과형 폴리실리콘 액정표시소자 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11765936B2 (en) 2020-10-22 2023-09-19 Samsung Display Co., Ltd. Display device including a semiconductor layer having a region with a widened width

Also Published As

Publication number Publication date
CN1991542A (zh) 2007-07-04
US8355089B2 (en) 2013-01-15
KR20070071166A (ko) 2007-07-04
US20070153150A1 (en) 2007-07-05
CN100573284C (zh) 2009-12-23

Similar Documents

Publication Publication Date Title
US6373546B1 (en) Structure of a liquid crystal display and the method of manufacturing the same
US6038003A (en) Liquid crystal display and method of manufacturing the same
US6624864B1 (en) Liquid crystal display device, matrix array substrate, and method for manufacturing matrix array substrate
US7666695B2 (en) Array substrates of liquid crystal display and fabrication method thereof
US6930732B2 (en) Array substrate for a liquid crystal display
KR101282897B1 (ko) 폴리실리콘 박막트랜지스터 및 그 제조방법
US7358528B2 (en) Liquid crystal display device and fabrication method thereof
US7361535B2 (en) Liquid crystal display device having polycrystalline TFT and fabricating method thereof
KR101073403B1 (ko) 액정표시소자 및 그 제조방법
KR100493382B1 (ko) 액정표시장치의 제조방법
KR20180010655A (ko) 박막트랜지스터를 이용한 평판표시장치 제조방법
US7414691B2 (en) Liquid crystal display device with prevention of defective disconnection of drain/pixel electrodes by forming two conductive layers on top of entire pixel electrode and then removing a portion of both therefrom
KR101190071B1 (ko) 액정표시장치 및 그 제조방법
JP2000305483A (ja) アクティブマトリクス基板の製造方法
KR101050899B1 (ko) 액정표시소자 및 그 제조방법
KR101201707B1 (ko) 액정표시장치 및 그 제조방법
JP4346841B2 (ja) 薄膜トランジスタ、液晶表示装置及び薄膜トランジスタの製造方法
KR100390457B1 (ko) 박막트랜지스터의 구조 및 제조 방법
KR101021693B1 (ko) 액정표시패널 및 그 제조방법
KR101012495B1 (ko) 액정표시장치용 어레이 기판 제조 방법
KR20080058913A (ko) 액정표시장치 및 제조방법
KR100922305B1 (ko) 다결정 박막트랜지스터를 포함하는 액정표시장치용어레이기판과 그 제조방법
US7701524B2 (en) LCD device comprising the drain electrode connected to an upper and a side portion of the pixel electrode and fabrication method thereof
KR100243813B1 (ko) 액정 표시 장치 및 그 제조 방법
KR100514764B1 (ko) 액정 표시 장치의 구조 및 그 액정 표시 장치 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

FPAY Annual fee payment

Payment date: 20180917

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

U11 Full renewal or maintenance fee paid

Free format text: ST27 STATUS EVENT CODE: A-4-4-U10-U11-OTH-PR1001 (AS PROVIDED BY THE NATIONAL OFFICE)

Year of fee payment: 14