KR101705726B1 - 반도체 기판의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000000034 method Methods 0.000 title claims abstract description 92
- 239000000758 substrate Substances 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title abstract description 20
- 230000000903 blocking effect Effects 0.000 claims abstract description 89
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 26
- 229910002601 GaN Inorganic materials 0.000 claims description 25
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 19
- 238000005229 chemical vapour deposition Methods 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- OKKJLVBELUTLKV-UHFFFAOYSA-N Methanol Chemical compound OC OKKJLVBELUTLKV-UHFFFAOYSA-N 0.000 description 3
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- -1 InP compound Chemical class 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
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- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02389—Nitrides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02458—Nitrides
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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Abstract
본 발명은 반도체 기판의 제조방법을 개시한다. 그의 방법은, 기판의 가장자리를 둘러싸는 차단 패턴을 형성하는 단계와, 상기 차단 패턴을 제외한 상기 기판의 전면에 이완 층을 형성하는 단계와, 상기 이완 층 및 상기 차단 패턴 상에 에피 반도체 층을 형성하는 단계를 포함한다. 여기서, 상기 에피 반도체 층은 상기 차단 패턴 상에서부터 성장되지 않고, 상기 이완 층의 측벽 및 상부에 등방적으로 성장되는 선택적 등방성 성장방법에 의해 상기 차단 패턴을 점진적으로 덮을 수 있다.
Description
본 발명은 반도체 제조방법에 관한 것으로 보다 구체적으로 갈륨나이트라이드와 같은 에피 반도체 기판의 제조방법에 관한 것이다.
GaN계 화합물 반도체는 직접 천이형 반도체로서, 가시광선에서 자외선까지 파장 제어가 가능하며, 높은 열적?화학적 안정성, 높은 전자 이동도 및 포화 전자속도, 큰 에너지 밴드갭 등 기존의 GaAs 및 InP계 화합물 반도체에 비하여 뛰어난 물성을 가지고 있다. 이러한 특성을 바탕으로 가시광 영역의 발광 다이오드(LED) 및 레이저 다이오드(LD)등의 광소자, 고출력 및 고주파 특성이 요구되는 차세대 무선통신 및 위성통신 시스템에 사용되는 전자소자 등 기존의 화합물 반도체로는 한계성을 가지는 분야로 응용범위가 확대되고 있다. 특히 대구경 실리콘 기판을 이용한 GaN 반도체 성장기술은 대량생산을 통한 저가격화, 높은 수준의 실리콘 반도체 공정기술 적용 및 다양한 반도체와의 집적화 가능성으로 인하여 전세계적으로 많은 연구가 진행되었으며, 상용화를 위한 초기단계에 이르고 있다.
육방정계 구조를 가지는 실리콘 기판(111)에 고품위의 질화물 반도체를 성장하는 것은 실리콘 기판과 GaN 반도체 사이에 존재하는 격자상수 차이 및 열팽창 계수의 차이로 인하여 GaN 반도체 내부에 스트레스가 존재하게 되며, 이로 인하여 크랙이 발생되기 쉽다. GaN 반도체에 발생된 크랙은 실리콘 기판을 이용한 광소자 및 전자소자의 상용화에 가장 큰 기술적 장벽으로 대두되고 있으며, 이를 해결하기 위하여 다양한 에피구조와 성장기술에 대한 연구가 이루어 지고 있다. 일본공개특허공보 특개제2006-114829호는 GaN 반도체 장치, 그 제조 방법 및 반도체 장치를 위한 기판에 대해 개시하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 기판 가장자리에서 유발되는 크랙 불량을 방지할 수 있는 반도체 기판의 제조법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 기판의 제조방법은, 기판의 가장자리를 둘러싸는 차단 패턴을 형성하는 단계; 상기 차단 패턴을 제외한 상기 기판의 전면에 이완 층을 형성하는 단계; 및 상기 이완 층 및 상기 차단 패턴 상에 에피 반도체 층을 형성하는 단계를 포함한다. 여기서, 상기 이완 층은 알루미늄나이트라이드와 갈륨나이트라이드의 적층 구조를 포함할 수 있다. 상기 에피 반도체 층은 상기 차단 패턴 상에서부터 성장되지 않고, 상기 이완 층의 측벽 및 상부에 등방적으로 성장되는 선택적 등방성 성장방법에 의해 상기 차단 패턴을 점진적으로 덮을 수 있다.
본 발명의 일 실시 예에 따르면, 상기 에피 반도체 층은 갈륨나이트라이드를 포함할 수 있다. 상기 갈륨나이트라이드는 화학기상증착방법 또는 원자층 증착방법에 의해 형성될 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 알루미늄나이트라이드 및 상기 갈륨나이트라이드는 화학기상증착방법 또는 원자층 증착방법에 의해 형성될 수 있다.
본 발명의 일 실시 예에 따르면, 상기 이완 층은 상기 차단 패턴 상에서 성장되지 않고 상기 차단 패턴으로부터 노출되는 상기 기판에서부터 성장되는 선택적 비등방성 성장방법에 의해 형성될 수 있다. 상기 기판과 상기 이완 층 사이에 상기 버퍼 층을 형성하는 단계를 더 포함할 수 있다. 상기 버퍼 층은 상기 알루미늄나이트라이드를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 차단 패턴은 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함할 수 있다. 상기 실리콘 옥사이드는 선택적 열산화 공정으로 형성된 반도체 기판의 제조방법.
본 발명의 일 실시 예에 따르면, 상기 차단 패턴의 형성 단계는, 상기 기판에 트렌치를 형성하는 단계; 상기 기판의 전면에 유전체 막을 형성하는 단계; 및 상기 기판이 노출되도록 상기 유전체막을 평탄화하는 단계를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 기판의 제조방법은, 기판 상에 차단 층 및 이완 층을 형성하는 단계; 상기 기판의 가장자리를 둘러싸는 상기 차단 층을 노출하도록 상기 이완 층을 패터닝하는 단계; 및 상기 이완 층 및 상기 차단 층 상에 에피 반도체 층을 형성하는 단계를 포함한다. 여기서, 상기 이완 층은 알루미늄나이트라이드와 갈륨나이트라이드의 적층 구조를 포함할 수 있다. 상기 에피 반도체 층은 상기 이완 층으로부터 노출된 상기 차단 층에서 성장되지 않고, 상기 이완 층의 상부 표면 및 측벽에서 등방적으로 성장되는 선택적 등방적 방법에 의해 상기 차단 층을 점진적으로 덮을 수 있다.
본 발명의 일 실시 예에 따르면, 상기 에피 반도체 층은 갈륨나이트라이드를 포함을 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 알루미늄나이트라이드 및 갈륨나이트라이드는 화학기상증착방법 또는 스퍼터링방법으로 형성될 수 있다.
본 발명의 일 실시 예에 따르면, 상기 차단 층과 이완 층 사이에 버퍼 층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 버퍼 층은 상기 알루미늄나이트라이드를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 차단 층은 열산화공정 또는 화학기상증착방법으로 형성된 실리콘옥사이드 또는 실리콘나이트라이드를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 기판의 제조방법은 베이스 기판의 가장자리를 둘러싸는 차단 패턴을 형성하고, 상기 차단 패턴에 의해 중심영역과 가장자리 영역이 분리되는 버퍼 층 및 이완 층을 형성할 수 있다. 다음, 상기 차단 패턴 상에서부터 성장되지 않고, 버퍼 층 및 이완 층의 상부 표면 및 측벽으로부터 등방적으로 성장되는 선택적 등방성 성장방법으로 에피 반도체 층을 형성한다. 에피 반도체 층은 차단 패턴을 점진적으로 덮어갈 수 있다. 에피 반도체 층의 성장 시에 크랙은 주로 베이스 기판의 가장자리에서 중심으로 진행될 수 있다. 크랙은 차단 패턴의 상부에서 중지되어 그의 진행이 억제될 수 있다. 에피 반도체 층이 차단 패턴 상에서 분리되어 있기 때문이다.
따라서, 본 발명의 실시예에 따른 반도체 기판의 제조방법은 에피 반도체 층의 크랙 불량을 방지할 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 반도체 기판(100)을 나타내는 평면도이다.
도 2는 도 1의 I-I' 선상을 절취하여 나타낸 단면도이다.
도 3 내지 도 9는 도 3을 근거로 하여 본 발명의 제 1 실시 예에 따른 반도체 기판의 제조방법을 순차적으로 나타낸 공정 단면도들이다.
도 10 내지 도 13은 본 발명의 응용 예에 따른 에피 반도체 층의 제조방법을 순차적으로 나타낸 공정 단면도들이다
도 14는 본 발명의 제 2 실시 예에 따른 반도체기판을 나타내는 평면도이다.
도 15는 도 14의 II-II' 선상을 절취하여 나타낸 단면도이다.
도 16 내지 도 20은 도 15를 근거하여 본 발명의 제 2 실시 예에 따른 반도체 기판의 제조방법을 순차적으로 나타낸 공정 단면도들이다.
도 2는 도 1의 I-I' 선상을 절취하여 나타낸 단면도이다.
도 3 내지 도 9는 도 3을 근거로 하여 본 발명의 제 1 실시 예에 따른 반도체 기판의 제조방법을 순차적으로 나타낸 공정 단면도들이다.
도 10 내지 도 13은 본 발명의 응용 예에 따른 에피 반도체 층의 제조방법을 순차적으로 나타낸 공정 단면도들이다
도 14는 본 발명의 제 2 실시 예에 따른 반도체기판을 나타내는 평면도이다.
도 15는 도 14의 II-II' 선상을 절취하여 나타낸 단면도이다.
도 16 내지 도 20은 도 15를 근거하여 본 발명의 제 2 실시 예에 따른 반도체 기판의 제조방법을 순차적으로 나타낸 공정 단면도들이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 제 1 실시 예에 따른 반도체 기판(100)을 나타내는 평면도이다. 도 2는 도 1의 I-I' 선상을 절취하여 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100)은 베이스 기판(base substrate, 10), 제 1 차단 패턴(stop pattern, 12), 제 2 차단 패턴(14), 버퍼 층(buffer layer, 20), 이완 층(transition layer, 30), 및 에피 반도체 층(epi semiconductor layer, 40)을 포함할 수 있다.
베이스 기판(10)은 결정 실리콘을 포함할 수 있다. 베이스 기판(10)은 원반 모양을 가질 수 있다. 제 1 차단 패턴(12), 및 제 2 차단 패턴(14)은 베이스 기판(10)의 가장자리를 둘러싸는 링 모양을 가질 수 있다. 또한, 제 1 차단 패턴(12), 및 제 2 차단 패턴(14)은 베이스 기판(10)의 상부 표면에 배치될 수 있다. 제 1 차단 패턴(12)은 제 2 차단 패턴(14)의 외곽에 배치될 수 있다. 버퍼 층(20) 및 이완 층(30)은 제 1 차단 패턴(12), 및 제 2 차단 패턴(14)을 제외한 베이스 기판(10) 상에 배치될 수 있다. 버퍼 층(20)은 알루미늄나이트라이드(AlN)을 포함할 수 있다. 이완 층(30)은 초격자 층(superlattice layer)을 포함할 수 있다. 초격자 층은 알루미늄나이트라이드 및 갈륨나이트라이드(GaN)의 적층구조(stack)를 포함할 수 있다. 에피 반도체 층(40)은 갈륨나이트라이드를 포함할 수 있다. 에피 반도체 층(40)은 제 1 차단 패턴(12), 제 2 차단 패턴(14), 버퍼 층(20) 및 이완 층(30)에 접촉될 수 있다. 베이스 기판(10)의 중심과 가장자리에서 버퍼 층(20)과 이완 층(30)이 분리될 수 있다. 버퍼 층(20) 및 이완 층(30)의 측벽들과, 제 1 차단 패턴(12), 제 2 차단 패턴(14)은 제 1 그루브들(22)로 정의될 수 있다 즉, 베이스 기판(10) 상의 버퍼 층(20)과 이완 층(30)은 제 1 그루브들(22)에 의해 중심 영역과 가장자리 영역으로 구분될 수 있다. 에피 반도체 층(40)의 상부 표면은 평탄할 수 있다. 에피 반도체 층(40)은 이완 층(30)에서보다 제 1 그루브들에서 두꺼워질 수 있다. 에피 반도체 층(40)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14) 또는 제 1 그루브들(22)에 의해 그의 성장 시에 크랙 불량이 방지될 수 있다.
이와 같이 구성된 본 발명의 제 1 실시 예에 따른 반도체 기판(100)의 제조방법을 설명하면 다음과 같다.
도 3 내지 도 9는 도 3을 근거로 하여 본 발명의 제 1 실시 예에 따른 반도체 기판(100)의 제조방법을 순차적으로 나타낸 공정 단면도들이다.
도 3을 참조하면, 베이스 기판(10) 상에 마스크 층(16)을 형성한다. 베이스 기판(10)은 결정 실리콘을 포함할 수 있다. 마스크 층(16)은 포토레지스트 패턴 또는 하드 마스크 패턴을 포함할 수 있다. 포토레지스트 패턴은 스핀 코팅 및 포토리소그래피 공정으로 형성될 수 있다. 하드 마스크 패턴은 실리콘 나이트라이드를 포함할 수 있다.
도 1 및 도 4를 참조하면, 베이스 기판(10)의 상부 표면에 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)을 형성한다. 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)은 실리콘 옥사이드를 포함할 수 있다. 실리콘 옥사이드는 선택적 산화 공정에 의해 형성될 수 있다. 선택적 산화 공정은 마스크 층(16)으로부터 노출된 베이스 기판(10)의 상부 표면에서부터 일정 깊이까지 실리콘 옥사이드를 형성시키는 공정이다. 선택적 산화 공정은 열산화 공정을 포함할 수 있다. 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)은 베이스 기판(10)의 가장자리를 둘러쌀 수 있다.
도 5를 참조하면, 마스크 층(16)을 제거한다. 마스크 층(16)이 포토레지스트 패턴일 경우, 포토레지스트 패턴은 메탄올 또는 에탄올과 같은 휘발성 유기 용제 또는 에싱 공정에 의해 제거될 수 있다. 마스크 층(16)이 하드 마스크 패턴일 경우, 하드 마스크 패턴은 습식식각방법 또는 건식식각방법에 의해 제거될 수 있다.
도 6을 참조하면, 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)을 제외한 베이스 기판(10)의 전면에 버퍼 층(20)을 형성한다. 버퍼 층(20)은 알루미늄나이트라이드를 포함할 수 있다. 버퍼 층(20)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)으로부터 노출되는 베이스 기판(10) 상에 선택적 비등방성 성장방법에 의해 형성될 수 있다. 선택적 비등방성 성장방법은 화학적기상증착방법 또는 원자층 증착방법을 포함할 수 있다. 버퍼 층(20)은 베이스 기판(10)에 대해 수직으로 형성될 수 있다. 버퍼 층(20)은 약 10nm 내지 200nm 정도의 두께로 형성될 있다.
도 7을 참조하면, 버퍼 층(20) 상에 이완 층(30)을 형성한다. 이완 층(30)은 버퍼 층(20) 상에 선택적으로 형성될 수 있다. 이완 층(30)은 초격자(superlattice) 층을 포함할 수 있다. 초격자 층은 알루미늄나이트라이드/갈륨나이트라이드의 적층 구조를 가질 수 있다. 마찬가지로, 이완 층(30)은 화학적기상증착방법 또는 원자층 증착방법의 선택적 비등방성 성장방법에 의해 형성될 수 있다. 이완 층(30)은 약 100nm 내지 약 1000nm 정도의 두께로 형성될 수 있다. 버퍼 층(20) 및 이완 층(30)의 측벽과, 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)은 제 1 그루브들(22)을 만들 수 있다.
도 1, 도 2, 및 도 8을 참조하면, 이완 층(30)의 상부 및 상기 이완 층(30) 및 버퍼 층(20)의 측벽에 에피 반도체 층(40)을 형성한다. 에피 반도체 층(40)은 선택적 등방성 성장방법에 의해 형성될 수 있다. 선택적 등방성 성장방법은 화학기상증착방법 또는 원자층 증착방법을 포함할 수 있다. 에피 반도체 층(40)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)으로부터 성장되지 않고, 버퍼 층(20) 및 이완 층(30)의 측벽 표면과 상부 표면에서 성장될 수 있다. 여기서, 에피 반도체 층(40)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14) 각각을 점진적으로 덮을 수 있다. 이때, 에피 반도체 층(40)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14) 상에서 분리되어 있기 때문에 베이스 기판(10)의 가장자리에서 발생되는 크랙으로부터 보호될 수 있다. 일반적으로, 에피 반도체 층(40)의 크랙은 베이스 기판(10)의 가장자리로부터 발생될 수 있다. 또한, 크랙은 에피 반도체 층(40)의 성장 중에 스트레스(stress)에 의해 발생될 수 있다. 크랙의 진행은 제 1 그루브들(22)에서 중단(stop)될 수 있다. 왜냐하면, 제 1 그루브들(22) 내에는 크랙이 진행될 수 있는 에피 반도체 층(40)이 존재하지 않기 때문이다. 즉, 베이스 기판(10) 상의 에피 반도체 층(40)은 중심 영역과 가장자리 영역으로 분리되어 성장될 수 있다. 따라서, 본 발명의 제 1 실시 예에 따른 반도체 기판(100)의 제조방법은 에피 반도체 층(40)의 크랙 불량을 방지할 수 있다.
도 9를 참조하면, 에피 반도체 층(40)을 평탄하게 형성한다. 에피 반도체 층(40)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)을 덮을 수 있다. 에피 반도체 층(40)은 약 0.5㎛이상의 두께로 형성될 수 있다.
도 10 내지 도 13은 본 발명의 응용 예에 따른 에피 반도체 층의 제조방법을 순차적으로 나타낸 공정 단면도들이다.
도 10을 참조하면, 베이스 기판(10) 상에 마스크 층(16)을 형성한다. 마스크 층(16)은 포토레지스트 패턴 또는 하드 마스크 패턴을 포함할 수 있다. 하드 마스크 패턴은 실리콘 옥사이드 또는 실리콘 나이트라이드일 수 있다.
도 11을 참조하면, 마스크 층(16)으로부터 노출된 베이스 기판(10)을 식각하여 트렌치들(18)을 형성한다. 트렌치들(18)은 베이스 기판(10)의 가장자리를 둘러쌀 수 있다. 트렌치들(18)은 건식식각공정 또는 습식식각공정에 의해 형성될 수 있다. 불산과 같은 강산은 결정 실리콘의 베이스 기판(10)을 식각할 수 있다. 마스크 층(16)이 하드 마스크 패턴이고, 베이스 기판(10)과 상기 하드 마스크 패턴의 식각 선택비가 유사할 경우, 상기 하드 마스크 패턴은 트렌치(18)의 형성 중에 제거될 수 있다.
도 12를 참조하면, 마스크 층(16)을 제거한다. 포토 레지스트 패턴의 마스크 층(16)은 유기 용제 또는 에싱 공정에 의해 제거될 수 있다. 실리콘 옥사이드 또는 실리콘 나이트라이드의 마스크 층(16)은 건식식각공정 또는 습식식각공정으로 제거될 수 있다.
도 13을 참조하면, 트렌치들(18) 내에 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)을 각각 형성한다. 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)은 실리콘 나이트라이드를 포함할 수 있다. 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)은 증착 공정과 화학적기계적연마(Chemical Mechanical Polishing: CMP)방법으로 형성될 수 있다. 증착 공정은 화학기상증착공정을 포함할 수 있다. 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)은 베이스 기판(10)의 가장자리를 둘러쌀 수 있다. 본 발명의 응용 예에 따른 반도체 기판(100)의 제조방법은 트렌치들(18) 내에 제 1 실시 예에서의 제 1 차단 패턴(12)과 제 2 차단 패턴(14)을 충진하는 방법이다.
도 6 내지 9를 참조하면, 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)를 제외한 베이스 기판(10)의 전면에 버퍼 층(20)과 이완 층(30)을 형성한다. 버퍼 층(20)은 알루미늄나이트라이드를 포함할 수 있다. 이완 층(30)은 초격자(superlattice) 층을 포함할 수 있다. 초격자 층은 알루미늄나이트라이드/갈륨나이트라이드의 적층 구조를 가질 수 있다. 버퍼 층(20) 및 이완 층(30)은 선택적 비등방성 성장방법에 의해 형성될 수 있다. 버퍼 층(20) 및 이완 층(30)의 측벽과, 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)은 제 1 그루브들(22)을 만들 수 있다.
다음, 이완 층(30)의 상부 및 상기 이완 층(30) 및 버퍼 층(20)의 측벽으로부터 에피 반도체 층(40)을 형성한다. 에피 반도체 층(40)은 선택적 등방성 성장방법에 의해 형성될 수 있다. 선택적 등방성 성장방법은 화학기상증착방법 또는 원자층 증착방법을 포함할 수 있다. 에피 반도체 층(40)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)으로부터 성장되지 않고, 버퍼 층(20) 및 이완 층(30)의 측벽 표면과 상부 표면에서 성장될 수 있다. 여기서, 에피 반도체 층(40)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)을 점진적으로 덮을 수있다. 이때, 에피 반도체 층(40)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)상에서 분리되어 있기 때문에 베이스 기판(10)의 가장자리에서 발생되는 크랙으로부터 보호될 수 있다. 에피 반도체 층(40)의 크랙은 베이스 기판(10)의 가장자리로부터 발생될 수 있다. 또한, 크랙은 에피 반도체 층(40)의 성장 중에 스트레스(stress)에 의해 발생될 수 있다. 크랙의 진행은 제 1 그루브들(22)에서 중단(stop)될 수 있다.
이후에, 에피 반도체 층(40)을 평탄하게 형성한다. 에피 반도체 층(40)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)을 덮을 수 있다.
도 14는 본 발명의 제 2 실시 예에 따른 반도체기판(100)을 나타내는 평면도이다. 도 15는 도 14의 II-II' 선상을 절취하여 나타낸 단면도이다.
도 14 및 도 15를 참조하면, 본 발명의 제 2 실시 예에 따른 반도체 기판(100)은 베이스 기판(10), 차단 층(50), 버퍼 층(20), 이완 층(30) 및 에피 반도체 층40)을 포함할 수 있다. 차단 층(50)은 베이스 기판(10)의 전면에 배치될 수 있다. 버퍼 층(20) 및 이완 층(30)은 차단 층(50)을 부분적으로 덮을 수 있다. 여기서, 버퍼 층(20) 및 이완 층(30)에 의해 차단 층(50)이 노출된 부분을 제 2 그루브들(24)로 정의될 수 있다. 제 2 그루브들(24)는 베이스 기판(10)의 가장자리를 둘러쌀 수 있다. 본 발명의 제 2 실시 예에 따른 반도체 기판(100)은 제 1 실시 예에서의 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)이 제 2 그루브(24)의 차단 층(50)으로 대체된 것이다.
도 16 내지 도 20은 도 15를 근거하여 본 발명의 제 2 실시 예에 따른 반도체 기판(100)의 제조방법을 순차적으로 나타낸 공정 단면도들이다.
도 16을 참조하면, 베이스 기판(10) 상에 차단 층(50)을 형성한다. 차단 층(50)은 실리콘옥사이드 또는 실리콘나이트라이드를 포함할 수 있다. 실리콘 옥사이드는 열산화 공정 또는 화학기상증착방법에 의해 형성될 수 있다. 실리콘 나이트라이드는 화학기상증착방법에 의해 형성될 수 있다.
도 17을 참조하면, 차단 층(50) 상에 버퍼 층(20) 및 이완 층(30)을 순차적으로 형성한다. 버퍼 층(20)은 화학기상증착방법 또는 스퍼터링방법에 의해 형성된 알루미늄나이트라이드를 포함할 수 있다. 이완 층(30)은 초격자 층을 포함할 수 있다. 초격자 층은 알루미늄나이트라이드/갈륨나이트라이드의 적층 구조를 가질 수 있다. 이완 층(30)은 화학기상증착방법에 의해 형성될 수 있다.
도 18을 참조하면, 버퍼 층(20) 및 이완 층(30)을 패터닝하여 제 2 그루브들(24)을 형성한다. 버퍼 층(20) 및 이완 층(30)은 포토리소그래피 공정 및 식각 공정에 의해 패터닝될 수 있다.
도 19를 참조하면 이완 층(30)의 상부 및 상기 이완 층(30) 및 버퍼 층(20)의 측벽으로부터 에피 반도체 층(40)을 형성한다. 에피 반도체 층(40)은 선택적 등방성 성장방법에 의해 형성될 수 있다. 선택적 등방성 성장방법은 화학기상증착방법 또는 원자층 증착방법을 포함할 수 있다. 에피 반도체 층(40)은 차단 층(50)으로부터 성장되지 않고, 버퍼 층(20) 및 이완 층(30)의 측벽 표면과 상부 표면에서 성장될 수 있다. 에피 반도체 층(40)은 차단 층(50) 상에서 분리되어 있기 때문에 베이스 기판(10)의 가장자리에서 발생되는 크랙으로부터 보호될 수 있다. 에피 반도체 층(40)의 크랙은 베이스 기판(10)의 가장자리로부터 발생될 수 있다. 크랙의 진행은 제 2 그루브들(24)에서 중단(stop)될 수 있다. 따라서, 본 발명의 제 2 실시 예에 따른 반도체 기판(100)의 제조방법은 에피 반도체 층(40)의 크랙 불량을 방지할 수 있다.
도 20을 참조하면, 에피 반도체 층(40)을 평탄하게 형성한다. 에피 반도체 층(40)은 제 1 차단 패턴(12) 및 제 2 차단 패턴(14)을 덮을 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10: 기판 12: 제 1 차단 패턴
14: 제 2 차단 패턴 16: 마스크 층
18: 트렌치 20: 버퍼 층
22: 제 1 그루브 24: 제 2 그루브
30: 이완 층 40: 에피 반도체 층
50: 차단 층
14: 제 2 차단 패턴 16: 마스크 층
18: 트렌치 20: 버퍼 층
22: 제 1 그루브 24: 제 2 그루브
30: 이완 층 40: 에피 반도체 층
50: 차단 층
Claims (20)
- 기판의 가장자리를 둘러싸는 차단 패턴을 형성하는 단계;
상기 차단 패턴을 제외한 상기 기판의 전면에 이완 층을 형성하는 단계; 및
상기 이완 층 및 상기 차단 패턴 상에 에피 반도체 층을 형성하는 단계를 포함하되,
상기 이완 층은 알루미늄나이트라이드와 갈륨나이트라이드의 적층 구조를 포함하되,
상기 에피 반도체 층은 상기 차단 패턴 상에서부터 성장되지 않고, 상기 이완 층의 측벽 및 상부에 등방적으로 성장되는 선택적 등방성 성장방법에 의해 상기 차단 패턴을 점진적으로 덮는 반도체 기판의 제조방법. - 제 1 항에 있어서,
상기 에피 반도체 층은 갈륨나이트라이드를 포함하는 반도체 기판의 제조방법. - 제 2 항에 있어서,
상기 갈륨나이트라이드는 화학기상증착방법 또는 원자층 증착방법에 의해 형성되는 반도체 기판의 제조방법. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 알루미늄나이트라이드와 상기 갈륨나이트라이드는 화학기상증착방법 또는 원자층 증착방법에 의해 형성되는 반도체 기판의 제조방법. - 제 1 항에 있어서,
상기 이완 층은 상기 차단 패턴 상에서 성장되지 않고 상기 차단 패턴으로부터 노출되는 상기 기판에서부터 성장되는 선택적 비등방성 성장방법에 의해 형성되는 반도체 기판의 제조방법. - 제 7 항에 있어서,
상기 기판과 상기 이완 층 사이에 버퍼 층을 형성하는 단계를 더 포함하는 반도체 기판의 제조방법. - 제 8 항에 있어서,
상기 버퍼 층은 알루미늄나이트라이드를 포함하는 반도체 기판의 제조방법. - 제 1 항에 있어서,
상기 차단 패턴은 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함하는 반도체 기판의 제조방법. - 제 10 항에 있어서,
상기 실리콘 옥사이드는 선택적 열산화 공정으로 형성된 반도체 기판의 제조방법. - 제 1 항에 있어서,
상기 차단 패턴의 형성 단계는,
상기 기판에 트렌치를 형성하는 단계;
상기 기판의 전면에 유전체 막을 형성하는 단계; 및
상기 기판이 노출되도록 상기 유전체막을 평탄화하는 단계를 포함하는 반도체 기판의 제조방법. - 기판 상에 차단 층 및 이완 층을 형성하는 단계;
상기 기판의 가장자리를 둘러싸는 상기 차단 층을 노출하도록 상기 이완 층을 패터닝하는 단계; 및
상기 이완 층 및 상기 차단 층 상에 에피 반도체 층을 형성하는 단계를 포함하되,
상기 이완 층은 알루미늄나이트라이드와 갈륨나이트라이드의 적층 구조를 포함하되,
상기 에피 반도체 층은 상기 이완 층으로부터 노출된 상기 차단 층에서 성장되지 않고, 상기 이완 층의 상부 표면 및 측벽에서 등방적으로 성장되는 선택적 등방적 방법에 의해 상기 차단 층을 점진적으로 덮는 반도체 기판의 제조방법. - 제 13항에 있어서,
상기 에피 반도체 층은 갈륨나이트라이드를 포함하는 반도체 기판의 제조방법. - 삭제
- 삭제
- 제 13 항에 있어서,
상기 알루미늄나이트라이드 및 상기 갈륨나이트라이드는 화학기상증착방법 또는 스퍼터링방법으로 형성되는 반도체 기판의 제조방법. - 제 13 항에 있어서,
상기 차단 층과 이완 층 사이에 버퍼 층을 형성하는 단계를 더 포함하는 반도체 기판의 제조방법. - 제 18 항에 있어서,
상기 버퍼 층은 알루미늄나이트라이드를 포함하는 반도체 기판의 제조방법. - 제 13 항에 있어서,
상기 차단 층은 열산화공정 또는 화학기상증착방법으로 형성된 실리콘옥사이드 또는 실리콘나이트라이드를 포함하는 반도체 기판의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120152409A KR101705726B1 (ko) | 2012-12-24 | 2012-12-24 | 반도체 기판의 제조방법 |
| US13/897,706 US8759204B1 (en) | 2012-12-24 | 2013-05-20 | Method for manufacturing semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120152409A KR101705726B1 (ko) | 2012-12-24 | 2012-12-24 | 반도체 기판의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140091093A KR20140091093A (ko) | 2014-07-21 |
| KR101705726B1 true KR101705726B1 (ko) | 2017-02-13 |
Family
ID=50944015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120152409A KR101705726B1 (ko) | 2012-12-24 | 2012-12-24 | 반도체 기판의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8759204B1 (ko) |
| KR (1) | KR101705726B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2592905A (en) * | 2020-01-31 | 2021-09-15 | Smart Photonics Holding B V | Processing a wafer of a semiconductor material |
| US11798899B2 (en) * | 2021-05-19 | 2023-10-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Crack stop ring trench to prevent epitaxy crack propagation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114829A (ja) * | 2004-10-18 | 2006-04-27 | Rohm Co Ltd | 半導体装置およびその製造方法、ならびに半導体装置のための基板 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101153861B1 (ko) * | 2006-06-01 | 2012-06-18 | 삼성코닝정밀소재 주식회사 | 실리콘 웨이퍼 상에 ＧａＮ 박막을 형성하는 방법 |
| US8278193B2 (en) * | 2008-10-30 | 2012-10-02 | Soitec | Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same |
| KR20120065606A (ko) * | 2010-12-13 | 2012-06-21 | 삼성엘이디 주식회사 | 발광 소자용 질화물 에피택셜 웨이퍼 및 그 제조방법, 이를 이용한 질화물 발광소자 제조방법 |
-
2012
- 2012-12-24 KR KR1020120152409A patent/KR101705726B1/ko active IP Right Grant
-
2013
- 2013-05-20 US US13/897,706 patent/US8759204B1/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114829A (ja) * | 2004-10-18 | 2006-04-27 | Rohm Co Ltd | 半導体装置およびその製造方法、ならびに半導体装置のための基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8759204B1 (en) | 2014-06-24 |
| KR20140091093A (ko) | 2014-07-21 |
| US20140179088A1 (en) | 2014-06-26 |
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