KR102125324B1 - 단파장을 위한 이종 집적회로 - Google Patents

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Abstract

이종 반도체구조물은 제 1 집적회로 및 광자집적회로인 제 2 집적회로를 포함한다. 이종 반도체구조물은 제 2 집적회로를 형성하기 위해, 플립칩 방식으로 다층의 소스 다이를 제 1 집적회로에 본딩하고, 소스 다이의 기판을 제거하고, 식각공정 및/또는 증착공정을 이용하여 소스 다이 상에 하나 이상의 소자들을 제조함으로써 제조될 수 있다. 제 2 집적회로는, 입방 상 질화갈륨 화합물로부터 제조되고 450nm보다 짧은 파장에서 동작하도록 구성된 소자들을 포함할 수 있다.

Description

단파장을 위한 이종 집적회로{HETEROGENEOUS INTEGRATED CIRCUIT FOR SHORT WAVELENGTHS}
본 개시에 따른 실시예들의 하나 이상의 양상들은 집적회로에 관한 것이며, 보다 구체적으로는 광기능 소자 및 전기기능 소자를 결합한 이종 집적회로에 관한 것이다.
지난 20년 동안, 연구자들은 트랜지스터의 광자 등가물을 개발해왔으며, 전광논리회로(all-optical logic circuits)를 구성할 수 있었다. 이러한 소자들은 기존의 실리콘 트랜지스터 등가물들에 비해 훨씬 빠르게 제조될 수 있다. 하지만, 오늘날의 광소자들의 전력 요구량 및 광소자들의 크기는 트랜지스터 등가물보다 수십 배 높다. 이러한 광소자들의 전력손실은 광소자들로 달성될 수 있는 집적밀도(integration density)를 제한할 수 있다.
따라서, 광기능을 제공하는 개선된 집적회로 구조물에 대한 필요성이 존재한다.
본 개시가 이루고자 하는 기술적 과제는 종래의 광소자의 단점을 보완 및 개선하기 위해 단파장을 이용하여 이종 집적한 이종 반도체구조물 및 이러한 구조물의 제조방법을 제공하는데 있다.
본 개시의 실시예들의 양상들은 제 1 집적회로 및 광자집적회로인 제 2 집적회로를 포함하는 이종 반도체구조물에 관한 것이다. 이종 반도체구조물은 제 2 집적회로를 형성하기 위해, 플립칩(filp-chip) 방식으로 다층의 소스 다이를 제 1 집적회로에 본딩하고, 소스 다이의 기판을 제거하고, 식각공정 및/또는 증착공정을 이용하여 소스 다이 상에 하나 이상의 소자들을 제조함으로써 제조될 수 있다. 제 2 집적회로는, 입방 상(cubic phase)의 질화갈륨 화합물로부터 제조되고 450nm보다 짧은 파장에서 동작하도록 구성된 소자들을 포함할 수 있다.
본 개시의 실시예에 따르면, 실리콘 기판을 갖는 제 1 집적회로; 제 1 집적회로 상에 구비되는 본딩층; 및 본딩층 상에 구비되며. 주성분으로서 입방 상 질화갈륨 화합물을 함유한 제 2 집적회로를 포함하는 이종 반도체구조물이 제공된다.
본 개시의 일 실시예에 있어서, 제 2 집적회로의 전체 두께는 2미크론 미만이다.
본 개시의 일 실시예에 있어서, 제 2 집적회로는 본딩층 상에 수동 도파로(passive waveguide)를 포함한다.
본 개시의 일 실시예에 있어서, 수동 도파로는 최저차(the lowest order) 횡방향자계 모드(Transverse Magnetic mode, 이하 TM00 모드라고 함)를 위해 500nm 미만의 차단파장(cut-off wavelength)을 가진다.
본 개시의 일 실시예에 있어서, 수동 도파로는 30nm 초과, 80nm 미만의 폭을 갖는다.
본 개시의 일 실시예에 있어서, 수동 도파로는 20nm 초과, 50nm미만의 두께를 갖는다.
본 개시의 일 실시예에 있어서, 수동 도파로는 본딩층 상에 제 1 도핑농도로 도핑된 제 1 n-도핑 AlGaN층; 및 제 1 n-도핑 AlGaN층 상에 제 1 도핑농도보다 높은 제 2 도핑농도로 도핑된 제 2 n-도핑 AlGaN층을 포함한다.
본 개시의 일 실시예에 있어서, 반도체구조물은 본딩층 상에 능동소자를 포함한다.
본 개시의 일 실시예에 있어서, 능동소자는, 제 1 n-도핑 AlGaN층; 제 2 n-도핑 AlGaN층; 진성 AlGaN으로 구성된 제 1 장벽층; 진성 AlGaN으로 구성된 양자우물층; 진성 AlGaN으로 구성된 제 2 장벽층; 및 p-도핑 AlGaN층을 포함한다.
본 개시의 일 실시예에 있어서, 양자우물층은 5nm 미만의 두께를 갖는다.
본 개시의 일 실시예에 있어서, 제 1 장벽층 및 제 2 장벽층 각각은 10nm 미만의 두께를 갖는다.
본 개시의 일 실시예에 있어서, 능동소자는 광이득 소자, 변조기 및 검출기로 이루어지는 군으로부터 선택된 소자로서 동작하도록 구성된다.
본 개시의 실시예를 따르면, 이종 반도체구조물의 제조방법이 제공된다. 본 방법은, GaAs 기판 및 GaAs 기판 상의 제 1 복수층들을 포함한 소스 다이를 대상 웨이퍼에 본딩하는 단계; 전술한 본딩하는 단계는 제 1 복수층들이 대상 웨이퍼와 대향하도록 소스 다이를 대상 웨이퍼에 본딩하는 단계를 포함하며, 제 1 복수층들 각각은 주성분으로서 입방 상의 질화갈륨 화합물을 함유하며, GaAs 기판을 제거하는 단계를 포함한다.
본 개시의 일 실시예에 있어서, 제 1 복수층들은 2미크론 미만의 전체 두께를 갖는다.
본 개시의 일 실시예에 있어서, 본 방법은 능동소자의 제 1 부분을 형성하도록 능동소자 상부층을 식각하는 단계를 포함한다.
본 개시의 일 실시예에 있어서, 본 방법은 수동 도파로 및 능동소자의 제 2 부분(접촉패드 표면을 가짐)을 형성하도록 광 도파로층을 패터닝하고 식각하는 단계, 및 접촉패드 표면 상의 금속접촉패드를 형성하는 단계를 포함한다.
본 개시의 일 실시예에 있어서, 수동 도파로는 30nm 초과, 80nm 미만의 폭 및 20nm 초과, 50nm 미만의 두께를 갖는다.
본 개시의 일 실시예에 있어서, 능동소자는 제 1 도핑농도로 도핑된 제 1 n-도핑 AlGaN층; 제 1 도핑농도보다 높은 농도로 도핑된 제 2 n-도핑 AlGaN층; 진성 AlGaN으로 구성된 제 1 장벽층; 진성 AlGaN으로 구성된 양자우물층; 진성 AlGaN으로 구성된 제 2 장벽층; 및 p-도핑 AlGaN층을 포함한다.
본 개시의 일 실시예에 있어서, 양자우물층은 5nm 미만의 두께를 가지며, 제 1 장벽층 및 제 2 장벽층 각각은 10nm 미만의 두께를 갖는다.
본 개시의 실시예에 따르면, 실리콘 기판을 갖는 제 1 집적회로; 제 1 집적회로 상의 본딩층; 및 본딩층 상에 구비되며, 500nm 미만의 전체 두께를 갖는 제 2 집적회로를 포함하는 이종 반도체구조물이 제공된다.
본 개시의 실시예들을 따르면, 파장을 짧게 하여 광소자들의 크기를 소형화시킬 수 있으며, 이로써 향상된 집적밀도를 성취할 수 있다. 또한 본 개시의 실시예들은 Ⅲ족 질화물들과 같은 재료들을 사용하여, 단파장에서 동작하는 광자회로의 개발이 가능하며, 집적의 목표 수준을 달성하기 위해 요구되는 공정과 높은 호환성을 가지고, 비용을 저감할 수 있다.
도 1a는 본 개시의 실시예에 따른 소스 웨이퍼에 대한 개략도이다.
도 1b는 본 개시의 실시예에 따른 소스 웨이퍼에 대한 개략도이다.
도 1c는 본 개시의 실시예에 따른 소스 웨이퍼에 대한 개략도이다.
도 2a는 본 개시의 실시예에 따른 소스 다이 일부에 대한 개략도이다.
도 2b는 본 개시의 실시예에 따른 층별 특성들을 나타내는 표이다.
도 3은 본 개시의 실시예에 따른 설계 및 제조 흐름도이다.
도 4a는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4b는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4c는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4d는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4e는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4f는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4g는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4h는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4i는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4j는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4k는 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4l은 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4m은 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4n은 본 개시의 실시예에 따른 이종 반도체구조물 제조 시 중간생성물 일부에 대한 개략도이다.
도 4o는 본 개시의 실시예에 따른 이종 반도체구조물 일부에 대한 개략도이다.
첨부도면과 관련하여 후술될 상세한 설명은 본 개시에 따라 제공되는 단파장을 위한 이종 집적회로의 예시적인 실시예들의 설명으로서 의도되며, 본 개시가 구성되고 활용될 수 있는 형태만을 나타내도록 의도되지는 않는다. 본 설명은 도시된 실시예들에 관한 본 개시의 특징들을 제시한다. 하지만, 동일하거나 동등한 기능들 및 구조들은 본 개시의 사상 및 범위 내에 포함되도록 의도된 다른 실시예들에 의해 달성될 수 있음을 이해해야 한다. 본 명세서의 다른 곳에서 나타낸 바와 같이, 동일한 소자의 번호들은 유사한 소자들 또는 특징들을 의미하도록 의도된다.
광자집적회로에 있어서, 광 도파로들과 능동소자들의 크기는 동작 파장에 맞게 변경될 수 있다. 예를 들면, 파장이 그에 맞게 짧아진다면, 보다 작은 소자들은 허용성능을 가질 수 있다. 즉, 보다 작은 소자들을 사용하면, 성취 가능한 집적밀도를 향상시킬 수 있다. Ⅲ족 질화물들과 같은 특정 재료들은 다른 광자집적회로들(예: 실리콘계)에 비해 훨씬 짧은 파장에서 광생성 및 광검출을 가능하게 한다. AlGaN 재료 및 GaN 재료는 200nm만큼의 단파장에서 동작 가능하게 한다. 이는 능동소자들의 직경을 100nm 이하로 감소시킬 수 있고, 도파로들의 폭을 50nm만큼 좁게, 두께를 10nm만큼 얇게 만들 수 있다. 일부 실시예들에 있어서, 동작 파장의 범위 내에서 최저차 횡방향전계 모드(Transverse Electric mode, 이하 TE00 모드라고 함)는 전파 가능하고 최저차 TM00 모드는 차단되도록, 능동소자들 및 도파로들의 크기가 선택된다. 예를 들면, 도파로는 최저차 TM00 모드의 경우에 500nm 미만의 차단파장을 가질 수 있다. 능동소자들의 크기는 근소하게 더 클 수 있으며, 최저차 TM00 모드는 능동소자들 내에서 차단되지 않을 수 있다. 이러한 도파로들은 수 마이크로암페어(a few microamperes) 이하의 구동전류로 최대 10cm의 신호를 전송할 수 있다.
도 1a 내지 1c에 도시된 바와 같은 소스 웨이퍼들을 형성하기 위해, 에피택시(에피택셜 성장, epitaxy)를 이용하여 GaAs 기판 상에 복수의 층들을 증착함으로써, 이종 반도체구조물 일부를 형성하기 위한 웨이퍼(또는 "소스 웨이퍼")가 형성될 수 있다. 도 1a의 소스 웨이퍼는 수동 도파로층(105), 능동소자 음극층(an active device cathode layer)(110), 능동소자층(115), 능동소자 양극층(an active device anode layer) (120), 식각저지층(140) 및 갈륨비소(GaAs) 소스기판(150)을 포함한다. 수동 도파로층(105) 및 능동소자 음극층(110)은 후술될 리지 도파로들 및/또는 채널 도파로들과 같은 광 도파로를 제조하는데 사용될 수 있는 (복합) 광 도파로층(112)을 함께 형성할 수 있다. 본 명세서에 사용된 바와 같이, "채널 도파로"는 직사각형의 단면을 가지며, "리지 도파로"는 계단형의 단면을 가진다. 이와 유사하게, 능동소자층(115)은 예를 들어 이하에 보다 상세하게 후술될 하나 이상의 장벽층들과 하나 이상의 양자우물층들을 포함하는 복합층일 수 있다. 본 명세서에 사용된 바와 같이, "층"은 내부구조물이 없는 모놀리식 층(식각저지층(140)과 유사함)일 수 있거나, 하나 이상의 (모놀리식 또는 복합)층들을 포함하는 복합층(광 도파로층(112)과 유사함)일 수 있다.
도 1a 내지 1c를 참조하면, 일부 실시예들에 있어서 Ⅲ족 질화물 재료들은 GaAs 기판 상에 집적되어, 단파장에서 동작하는 광자회로들의 개발을 가능하게 한다. GaAs 기판들은 임의의 다른 Ⅲ-Ⅴ족 재료들보다 큰 직경(예: 150mm, 200mm 또는 300mm)에서 용이하게 사용될 수 있고 집적의 목표 수준(즉, 초미세(deep submicron) 광소자들)을 달성하기 위해 요구되는 공정들과의 호환성이 높고 저비용일 수 있기 때문에, Ⅲ족 질화물 재료들로 구성된 구조물들을 형성하기 위해 GaAs 기판을 사용하는 것이 유리할 수 있다. 또한, GaAs는 다른 기판들(예: SiC 기판 또는 사파이어 기판)에 비해 낮은 항복강도를 가지므로, 에피택셜 막들과는 반대로 기판 내에서 균열(크랙) 및 소성변형이 발생할 가능성이 클 수 있다. 이러한 특성은 에피택셜 막의 품질을 보다 향상시킬 수 있다. 또한, GaAs 및 GaN 모두는 공통의 갈륨 원자를 공유하는 Ⅲ?-V족계 재료들이기 때문에 GaAs의 등전자구조(isoelectronic structure)가 유리할 수 있으며, GaAs 웨이퍼(GaAs 또는 AlGaAs)와 중간층(GaN/AlN)의 표면상태의 선택은 Ⅲ족 질화물 재료의 성장각도 및 결정대칭(입방형 또는 육방형)의 고유한 선택을 허용한다. 육방형 상보다 높은 결정학적 대칭을 보여주는 입방형 GaN은 낮은 포논산란(phonon scattering)과 낮은 전자 유효질량과 같은 우수한 전기특성 및 광특성을 가질 수 있다. 평행 벽개면이 Ⅲ족 질화물 에피택시와 GaAs 기판 사이에 존재할 수 있다. GaAs 기판들은 극성(polar) 또는 비극성(non-polar) 적층을 갖는 광범위한 결정학적 기판 배향으로 상용화될 수 있다. (001) 결정면과 평행한 GaAs 웨이퍼((001) GaAs로도 지칭 가능)는 준안정 섬아연광형 GaN(metastable zincblende GaN) 막들이 자연적으로 형성될 소수의 반도체 기판들 중 하나이며, (111) GaAs는 소자 제조를 위한 GaN 후막(厚膜, thick films)의 성장에 훨씬 우수한 템플릿을 제공할 수 있으며, 헤테로에피택시와 관련된 많은 문제점들을 해결할 수 있다.
도 1b 및 1c의 구조물들과 p-형의 Ⅲ족 질화물 재료들을 접촉시키는 2가지 방법이 각각 사용될 수 있다. 도 1b의 실시예에 있어서, p-형 GaAs접촉층(122)(도시됨) 또는 AlGaAs접촉층은 식각저치층(140) 상에 형성된다. 도 1c의 실시예에 있어서, 터널접합층(125)이 Ⅲ족 질화물 양극층(120)과 n-형 Ⅲ족 질화물층(127) 사이에 형성된다. 보다 상세하게 후술되고 도시된 바와 같이, 그 후에 p-형 접촉층(도 1b의 실시예) 또는 n-형 Ⅲ족 질화물층(도 1c의 실시예) 상에 금속접촉이 형성될 수 있다.
광모드를 제한 및 가이드할 수 있는 광자구조의 기능, 또는 광 비선형성 간의 상호작용을 허용하도록 광모드들 사이를 상당히 중첩시킬 수 있는 기능에 의해 광자구조의 크기가 기능적으로 결정될 수 있다. 파장이 짧을수록 광모드를 더 밀집시킬 수 있다. 일부 실시예들에 있어서, 200nm 내지 450nm의 동작 파장이 사용된다. 일부 실시예들에 있어서, 30nm 내지 80nm의 폭 및 20nm 내지 50nm의 두께를 갖는 도파로들이 사용된다. 일부 실시예들에 있어서, 도파로들과 능동소자들 사이의 낮은 교차결합에 의해 부분적으로 가능한, 50nm 에서 120nm 사이의 최소한의 소자공간이 사용된다.
일부 실시예들에 있어서, 공통의 공진-광이득소자(resonant optical gain element)는 방사선을 생성 및 검출하는데 사용된다. 공진-광이득소자들은 가요성이며, (광 비선형성들 및 위상 제어를 통한) 광 스위치, (큰 비선형성들 및 광학적으로 도입된 위상 편이들을 통한) 광 논리게이트 및 (예를 들어, 광자들이 흡수되어 전자를 전도대 상태로 이끈 후, 전자들이 역방향 바이어스 하에서 배출되는) 방사선의 신호검출을 위한 검출기들과 같은 광자회로 내에 광범위한 기능소자들을 구현하는데 사용될 수 있다. 임계값 미만에서 검출하기 위해, 공동(cavity) 내에 결합된 광신호는 흡수되어, 전자-정공 쌍(EHP: Electron Hole Pair)을 생성한다. 공진 구조를 가지면, 신호가 다수의 전달로들(passes)을 만들기 때문에 광흡수가 향상되어, 유효 흡수거리를 증가시킨다. 생성된 캐리어들은 접합 다이오드(diode junction)에 캐리어 분포 차이를 만들게 되어, 결국 측정 가능한 전류를 생성한다. 공진 이득소자가 광자 생성 및/또는 증폭을 위해 바이어스된 상태에서, 신호를 측정하는 것은 다른 상호작용의 집합을 수반한다. 여기서, 입력신호가 공동 내 광자밀도를 변화시키기 때문에, 이와 대응되는 캐리어의 밀도도 변화될 것이다. 이는 준 페르미 준위(quasi-Fermi level)에 비례하는 효과를 가지며, 전하 주입 레벨 및 다이오드 전압에 영향을 준다.
공진 이득소자들은 광신호들을 검출하기 위해 유연한 방식으로 사용될 수 있으며, 빛을 방출하거나 오프 상태일 때에도 검출할 수 있다. 소자 내 다른 물리적 상호작용들은 각각의 경우의 검출에 대해 관여한다. 이는 수신소자의 방출상태를 제어함으로써 공진 이득소자들의 적용을 최적화하는 것을 가능하게 한다. 또한, 동일한 도파로에서 양방향 데이터 전송을 가능하게 하는 링크들을 구성할 수 있게 한다.
도 1a 내지 1c의 (보다 상세하게 후술될 패터닝 및 식각단계에 의해 형성될 수 있는 도파로들로부터) 수동 도파로층은 도핑된 AlN 및/또는 AlGaN 재료들로 구성될 수 있다.
도 2a는 기판 및 식각저지층이 제거된 후(후술함), 그리고 금속층(예: 티타늄/알루미늄 접촉층)이 n-형 Ⅲ족 질화물층(즉, 도 2a의 n-AlGaN층) 상에 형성된 후(후술함)의 도 1c의 층들에 대한 상세도를 도시한다. 도 2b의 표는 도 2a의 구조물 층들의 특징들 및 소자의 처리 후에 추가될 수 있는 음극 접촉층의 특징들(마지막 열)을 도시한다. 이러한 구조물은 2차 및 3차 Ⅲ족 질화물 에피택시층들(도시된 바와 같음)뿐만 아니라 4차 Ⅲ족 질화물 에피택시층들을 포함할 수 있다. 이러한 층들은 상술한 바와 같이 에피택시에 의해 GaAs 기판 상에서 성장될 수 있다. 사용된 재료들은 3가지 2차 성분들(GaN, AlN 및 InN)에 기반할 수 있고, 또한 이들 재료의 합금들(예: AlInGaN, InGaNAs, InGaN, InAlN 및 GaNAs)을 포함할 수 있다. 이들 합금들은 "질화갈륨 화합물들"로 총괄하여 지칭될 수 있다.
일부 실시예들에서 이종 반도체구조물을 형성하기 위한 공정이 플립칩 방식(도 1c의 수동 도파로층이 대상 웨이퍼 쪽을 향하도록), 즉 "뒤집기 방식(upside down)"으로 도 1c의 웨이퍼를 대상 웨이퍼에 본딩하는 단계를 포함하기 때문에, 도 2a는 도 1c에 대하여 반전되어 있다. 일부 실시예들에 있어서, 기판과 식각저지층을 제거한 후에 남아있는 층들은 수동 도파로층(105), 음극층(110)(수동 도파로층(105)과는 달리 도핑될 수 있음), 다중 양자우물층(115)을 함께 형성하는 복수의 비의도적 도핑(Not-Intentionally-Doped: "nid" 또는 "NID", 또는 "진성")층들, 양극층(120)을 함께 형성하는 2개의 층들, 터널접합층(125) 및 양극접촉층(130)을 포함한다. 도 2a에도 도시된 양극 금속접촉층(135)은 보다 상세하게 후술할 후속 공정단계 시 추가될 수 있다. 음극층(110)과 양극 금속접촉층(135) 사이의 층들은 총괄하여 능동소자 상부층(205)으로 지칭될 수 있다.
도 1a 내지 1c에 도시된 바와 같이 소스 웨이퍼로부터 커팅된 다이는 대상 웨이퍼(예: 실리콘 CMOS 웨이퍼)와 결합되어 이종 반도체구조물(후술함)을 형성할 수 있다. 도 3은 이종 반도체구조물의 제조공정에 대한 흐름도이다. 단계 305에서 이종 반도체구조물이 설계되고, 단계 310에서 에피택시를 이용하여 소스 웨이퍼가 제조되며, 단계 315에서 얇은 산화물이 소스 웨이퍼에 증착되고, 단계 320에서 다이 개별화가 수행되어, 복수의 소스 다이들을 형성한다. 단계 325에서 대상 웨이퍼의 구조물이 설계되며, 단계 330에서 대상 웨이퍼가 제조된다. 단계 335에서 (대상 웨이퍼에 소스 다이들을 본딩하는)다이 본딩이 수행된다. 단계 340에서 소스 기판이 (각각의 소스 다이로부터)제거되고, 단계 345에서 Ⅲ족 질화물 처리단계들이 수행되며, 단계 350에서 소스 다이와 대상 웨이퍼 사이의 상호연결들이 형성되어, 단계 355에서 완성된 이종 반도체구조물을 형성한다. 이러한 단계들은 이하에 보다 상세하게 설명된다.
일부 실시예들에 있어서, 이종 반도체구조물의 제조에 있어서 제 1 중간생성물은 그 일부가 도 4a에 도시된 대상 웨이퍼이며, 예를 들어 집적회로(예: CMOS 집적회로)가 제조된 실리콘 웨이퍼일 수 있다. 대상 웨이퍼는 200mm 또는 300mm의 직경을 가질 수 있다. 대상 웨이퍼는 보다 상세하게 후술되는 바와 같이, CMOS 집적회로 내에 상호연결들(예를 들면, 회로의 트랜지스터들 사이, 미도시)을 형성할 수 있고, 소스 다이로 연결하는데 사용될 수도 있는 하나 이상의 비아들(vias)(405) 및 하나 이상의 패턴화된 금속층(410)들을 포함한다. 다른 실시예들에 있어서, 대상 웨이퍼는 석영(quartz), 유리 또는 플라스틱 웨이퍼이거나, 일반적으로 250℃ 내지 400℃ 범위의 온도를 견딜 수 있는 비교적 평평한 표면을 갖는 임의의 기타 웨이퍼이다.
도 4b를 참조하면, 얇은 실리콘 이산화물층(415) 또는 당업계에서 알려진 유사한 층이 소스 웨이퍼 표면 상에(즉, 광 도파로층(112) 상에) 형성된다. 얇은 실리콘 이산화물층(415)은 10nm 에서 200nm 사이의 두께를 가질 수 있으며, 플라즈마 기반의 증착법과 같이 소스 재료에 적합한 임의의 방법으로 증착될 수 있다. 보다 상세하게 후술되는 바와 같이, 실리콘 이산화물층(415)은 예를 들어 본딩될 수 있는 스핀온글라스층에 대해 개선된 본딩 표면을 제공하며, 개별화 공정 시 보호 장벽을 제공한다. 그 후에, 소스 웨이퍼는 임시보호층(예: 스핀온폴리머층)으로 코팅되어, 특정 폭과 길이(예를 들면, 약 7mm×7mm)를 갖는 개별 다이로 다이싱, 스크라이빙, 또는 레이저 커팅(후면)될 수 있다. 보호 코팅은 소스 다이로부터 제거되고, 소스 다이는 캐리어에 이송되어 대상 웨이퍼에 본딩되도록 준비된다.
도 4c를 참조하면, 일부 실시예들에 있어서, 이후에 얇은 스핀온글라스층(420)이 대상 웨이퍼 상에 형성된다. 이는 다양한 방식, 예를 들어 본딩되는 소스 다이의 접지면(footprint)과 일치하고, 배치된 재료와 다이가 서로 중첩되도록 본딩하기 위한 목표위치에 위치한 영역에 재료가 국한되도록(도 4d에 도시된 바와 같음) 잉크젯 프린팅 기법을 사용하는 등의 방식으로 달성될 수 있다. 또한, 얇은 스핀온글라스층(420)은 통상적인 스핀코팅 방법, 나노 분배도구 또는 임프린트 리소그래피(imprint lithography)에 의해 도포될 수 있다.
그 후에, 소스 다이는 대상 웨이퍼 상에 "플립칩 본딩"된다. 즉, 소스 다이의 실리콘 이산화물층(415)이 대상 웨이퍼의 얇은 스핀온글라스층(420)과 접촉하도록 소스 다이들이 대상 웨이퍼 상에 배치되어 도 4d에 도시된 중간 생성물을 형성한다. 원하는 본딩 라인의 두께를 달성하기 위해 힘이 가해진다. 힘이 가해지는 동안, 다이의 온도는 150℃에서 250℃ 사이까지 상승하여 재료들을 안정화시킨다. 모든 다이가 본딩되면, 어닐링 단계가 수행될 수 있는데, 예를 들면 이때 웨이퍼의 온도는 스핀온글라스 재료들이 완전히 변환되고 충분히 강하게 본딩될 수 있도록 일반적으로 275℃에서 400℃ 사이까지 상승될 수 있다. 이는 노(furnace) 또는 급속열처리 도구로 달성될 수 있다. 일부 실시예들에 있어서, 어닐링 단계 시 주변환경이 제어된다. 예들 들면, 질소분위기 또는 아르곤분위기가 사용될 수 있다. 예를 들어 1Torr에서 200Torr 사이의 압력을 갖는 감압 분위기가 어닐링 단계에 사용될 수 있다. 본 명세서에서 사용되는 "소스 다이"라는 용어는 도 1a 내지 도 1c에 도시된 바와 같은 웨이퍼로부터 커팅된 다이를 지칭하며, 보다 상세하게 후술되는 후속공정(예를 들면, 기판 및 다른 초기 층들의 일부를 제거, 제거한 부분에 새로운 층들 또는 구조물들을 추가하는 공정)에 따른 잔여 다이 또는 증대된 다이를 지칭한다.
그 후에, 도 4e에 도시된 중간생성물을 형성하기 위해 소스 다이 기판(150)이 제거된다. 기판을 제거하는 도중에 소스 다이의 모서리에 대한 파손을 제한하고 대상 웨이퍼의 하면을 보호하도록, 기판을 제거하기 전에 소스 다이 사이에 임시충전제가 도포된다. 기판의 대부분은 기계적 연삭(grinding) 및/또는 래핑(lapping)을 조합하여 제거될 수 있다. 이러한 공정은 소스 다이 기판(150)의 10미크론 내지 40미크론을 제외한 나머지 전부를 제거하는데 이용될 수 있다. 다음으로, 잔여 소스 다이 기판(150)을 제거하도록(즉, AlGaAs 식각저지층(140)까지) 플라즈마 제거 단계(예를 들면, SiCl4 및 SF6 함유)가 진행된다.
도 4f에 도시된 중간생성물을 형성하기 위해 습각식각법을 이용하여 AlGaAs 식각저지층(140)이 제거된다. 완충 불산액(buffered HF) 또는 희석 피라나 식각(dilute Piranha etch)(H2SO4: H2O2: H2O) 등의 매우 선택적인 여러 습식식각법 중 임의의 공법이 사용될 수 있다.
그 후에, 도 4g에 도시된 중간생성물을 형성하기 위해 유전체 하드마스크(425)가 표면에 도포된다. 유전체 하드 마스크는 예를 들어 10nm 내지 20nm의 SiO2 및 50nm 내지 250nm의 SiNx로 이루어질 수 있다.
도 4h에 도시된 중간생성물을 형성하도록, 웨이퍼는 식각되기 위해 패터닝되고, 하드마스크(425)가 식각되어 구조물이 능동소자 음극층(110)(도시된 복합 광 도파로층(112) 내의 상부층)까지 식각되거나, 근소하게 능동소자 음극층(110) 내부까지 식각된다. 하드마스크에 의해 보호되지 않는 영역에서의 식각 깊이는 수동 도파로층(105)과 능동소자 음극층(110)의 대부분 또는 전부가 남아 있을 정도가 될 수 있다.
그 후에, 식각되지 않는 영역(즉, 수동 도파로층(105)과 음극층(110)이 유지되는 영역)을 보호하기 위해 제 2 패턴(즉, 제 2 마스크)이 사용된다. 일부 후속공정 단계 중에도, 유전체 하드마스크는 유지되어야 할 능동소자 상부층(205)의 일부를 지속적으로 보존한다. 도 4i에 도시된 중간생성물을 형성하기 위해, 광 도파로층(112)은 소스 다이와 대상 웨이퍼 사이에 위치한 유전체층(즉, 소스 다이의 실리콘 이산화물층(415)과 대상 웨이퍼의 얇은 스핀온글라스층(420)을 포함하는 본딩층)까지 식각되며, 하나 이상의 능동소자들(423)과 하나 이상의 채널 도파로들(422)(또는 "수동 도파로들")을 포함한다. 각각의 능동소자에서, 하드마스크에 의해 보호되는 영역에 인접한 영역 또는 그 주변 영역이 마스킹(masking)될 수 있으므로, 후속 식각공정은 이후에 음극접촉부가 형성될 수 있는 셸프(shelf)(430)를 남길 수 있다. 그 후에, 도 4j에 도시된 중간생성물을 형성하기 위해 음극에 대한 금속 접촉부들(435)이 형성된다.
동작 파장에서 적절한 굴절률과 수용 가능한 저손실 특성을 갖는 재료로 구성된 클래딩층(미도시)은 도파로들 상에 증착된다. 그 후에, 도 4k에 도시된 중간생성물을 형성하기 위해 두꺼운 실리콘 이산화물(즉, 유리)층(437)이 증착된다. 증착된 유리층(437)은 유전체 하드마스크(425)의 질화물층에서 저지되도록 연마(예를 들어, 실리콘 질화물에 선택적인 화학적-기계적 연마를 사용)된다. 유전체 하드마스크(425)의 질화물층이 제거되고, 얇은 실리콘 이산화물층이 추가되며, 금속 음극접촉층(435) 및 대상 웨이퍼 상의 마지막 금속층(410)까지 비아들(405)이 형성되어 도 4m에 도시된 중간생성물이 형성된다. 산화물(즉, 실리콘 이산화물층)은 패터닝되어 능동소자 상부층(205)의 표면을 개방하도록 식각되며, 금속 양극접촉층들(440)이 증착되고 식각되어 도 4n에 도시된 중간생성물을 형성한다. 도 4o에 도시된 이종 반도체구조물을 형성하기 위해, 원하는 상호연결 층수까지 후공정(BEOL: Back End Of Line) 금속배선(metallization)이 지속된다.
상술한 공정단계를 반복함으로써(즉, 도 4o의 이종 반도체구조물들을 대상 웨이퍼로서 사용함으로써) 이종으로 집적된 재료(광자 또는 전자)의 추가적인 층들이 위와 유사한 방식으로 추가될 수 있음은 이해될 것이다. 예를 들면, 스핀온글라스층이 도 4o의 이종 반도체구조물 상에 증착될 수 있으며, 추가적인 소스 다이가 스핀온글라스층에 본딩될 수 있고, 소스 다이는 도4d 내지 4o와 관련된 단락에서 설명된 바와 유사한 방식으로 처리될 수 있다.
일부 실시예들에 있어서, 본 명세서에서 기재된 바와 같은 이종 집적기술들을 사용하면, 보다 복잡한 시스템 레벨의 토폴로지들이 가능하다. 재료 또는 회로의 다수의 영역들은 다이 표면의 다른 영역들에 본딩될 수 있다. 일부 실시예들에 있어서, 후속하는 마이크로범프(microbump)층이 초기의 혼성층에 배치되는 플립칩 범프 집적(flip chip bumped integration) 기법은 고도로 복잡하고, 고도로 집적된 시스템 온 칩(system on chip) 소자들을 가능하게 한다. 이러한 기법은 광데이터 통신용 시스템 레벨 기능들을 통합하는데 사용될 수 있다. 이 경우에 있어서, 저비용의 실리콘 CMOS 또는 양극성-CMOS-DMOS(Bipolar CMOS double DMOS, DMOS: Diffused Metal Oxide Semiconductor) 웨이퍼가 대상 웨이퍼로 사용되어, 광자 소자들을 위한 동조, 인터페이스 및 제어 기능들과 고속 신호를 위한 신호 라우팅을 제공할 수 있다. 그 후에, 고속의 특정용도 논리회로와 광자 다이가 마이크로범프를 사용하여 앞면에 집적될 수 있다. 이러한 기법은 패키지 소자의 전체 구조물을 단순화함과 동시에 신호들의 복잡한 인쇄 회로기판 라우팅을 보다 제어된 환경으로 이동시킬 수 있다. 이러한 유형의 복잡성 감소는 저비용, 높은 데이터 속도의 광데이터 링크들 및 능동 광케이블들의 구현과 유관할 수 있다.
본 명세서에 사용된 바와 같이, "집적회로"라는 용어는 전자집적회로 또는 광자집적회로를 의미한다. 광자집적회로는 10미크론보다 작은 피쳐를 갖는 구조물들(예를 들면, 1미크론 미만의 선폭을 가진 반도체 광 도파로들)을 포함하며, 전기신호를 광신호로 변환시키거나(예를 들면, 변조기) 광신호를 전기신호로 변환하는(예를 들면, 광검출기) 하나 이상의 장치들을 포함하는 제품이다. 또한, 광자집적회로는 전자 소자들(예: 트랜지스터)을 포함할 수 있다. 이와 같이, 집적회로는 전자집적회로 또는 광자집적회로 모두일 수 있다.
본 명세서에서 "제 1", "제 2", "제 3" 등의 용어가 다양한 요소, 구성 요소, 영역, 층 및/또는 부분을 설명하기 위해 사용되지만, 이들 요소, 구성 요소, 영역, 층 및/또는 부분은 이들 용어에 의해 한정되지 않아야 함은 이해될 것이다. 이들 용어는 하나의 요소, 구성 요소, 영역, 층 또는 부분을 다른 요소, 구성 요소, 영역, 층 또는 부분과 구별하는데 사용될 뿐이다. 따라서, 본 명세서에 논의된 제 1 요소, 제 1 구성 요소, 제 1 영역, 제 1 층 또는 제 1 부분은 본 개시의 사상 및 범위에서 벗어나지 않고 제 2 요소, 제 2 구성 요소, 제 2 영역, 제 2 층 또는 제 2 부분으로 칭할 수 있다.
"아래", "밑", "하부", "하", "위", "상부" 등의 공간과 관련된 용어는 도면에 도시된 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)과의 관계를 용이하게 설명하기 위해 본 명세서에서 사용될 수 있다. 이러한 공간과 관련된 용어는 도면에 도시된 방향 이외에도 사용 또는 동작 시 장치에 대한 다른 방향들도 포함하도록 의도됨을 이해할 것이다. 예를 들면, 도면의 장치를 뒤집는 경우, 다른 요소들 또는 특징들의 "밑에" 또는 "아래에" 또는 "하에"로 기재된 요소들은 다른 요소들 또는 특징들의 "위" 방향을 향하게 될 것이다. 따라서, 이러한 "밑에" 및 "아래에"라는 용어는 상향 및 하향 모두를 포함할 수 있다. 장치는 다른 방향으로 배향될 수 있으며(예를 들면, 90°또는 기타 방향으로 회전), 본 명세서에 사용된 공간에 관한 설명어구는 그에 따라 해석되어야 한다. 또한, 어느 층이 두 층들 "사이"에 존재하는 것으로 지칭되는 경우, 이 층은 두 층들 사이의 유일한 층이 될 수 있거나 하나 이상의 중간 층이 존재할 수도 있다.
본 명세서에 사용된 전문용어는 특정 실시예들을 설명하기 위한 목적일 뿐이며, 본 개시의 내용을 한정하려는 의도는 아니다. 본 명세서에 사용된 바와 같이, "실질적으로", "대략"이라는 용어 및 이와 유사한 용어는 근사치에 대한 용어로서 사용되며, 정도(degree)에 대한 용어로서 사용되는 것은 아니고, 당업자가 인지할 측정값 또는 계산값에 있어 내재한 편차를 설명하도록 의도된다. 본 명세서에 사용된 바와 같이, "주 성분(major component)"이라는 용어는 조성물 또는 생성물 내의 임의의 기타 단일 성분의 양보다 많은 양으로 조성물, 폴리머 또는 생성물에 존재하는 성분을 지칭한다. 이와 달리, "제 1 성분(primary component)"이라는 용어는 조성물, 폴리머 또는 생성물의 최소한 50중량% 이상을 구성하는 성분을 의미한다. 본 명세서에 사용된 바와 같이, 복수의 항목들에 적용되는 경우에 "주된 부분"이라는 용어는 해당 항목들의 최소한 절반을 의미한다.
본 명세서에 사용된 바와 같이, "일" 및 "하나"라는 단수 형태는 문맥상 명백하게 달리 나타내지 않는 한, 복수의 형태도 포함하도록 의도된다. 본 명세서에 사용되는 "포함하다" 및/또는 "포함하는"이라는 용어는 명시된 특징, 정수(integer), 단계, 동작, 요소 및/또는 구성 요소의 존재를 나타내지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 이들의 집합의 존재 또는 추가를 배제하지 않는 것으로 이해될 것이다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 나열된 하나 이상의 관련 항목들의 임의의 및 모든 조합을 포함한다. 요소들의 나열 뒤에 이어지는 "그 중 적어도 하나" 등의 표현은 나열된 요소들 전체를 수식하며, 나열된 개별 요소들을 수식하지는 않는다. 또한, 본 개시의 실시예를 설명하는 경우에 사용되는 "일 수 있다"라는 용어는 "본 개시의 하나 이상의 실시예"를 지칭한다. 또한, "예시적인"이라는 용어는 예시 또는 실례를 지칭하도록 의도된다. 본 명세서에 사용된 바와 같이, "사용하다", "사용하는", 및 "사용되는"이라는 용어는 각각 "활용하다", "활용하는" 및 "활용되는"이라는 용어와 동의어로 간주될 수 있다.
어느 요소 또는 층이 다른 요소 또는 층 "상에", "에 연결된", "에 결합된" 또는 "에 인접한"으로 지칭되는 경우, 그것은 직접적으로 다른 요소 또는 층 "상에", "에 연결된", "에 결합된" 또는 "에 인접한" 것일 수 있거나, 하나 이상의 중간 요소 또는 중간 층이 존재하는 것일 수도 있음을 이해할 것이다. 이와 반대로, 요소 또는 층 "상에 직접", "에 직접 연결된", "에 직접 결합된" 또는 "바로 인접한"으로 지칭되는 경우, 중간요소 또는 중간층은 존재하지 않는다.
본 명세서에 나열된 임의의 수치 범위는 나열된 범위 내에 포함된 동일한 수치 정밀도의 모든 하위 범위를 포함하도록 의도된다. 예를 들면, "1.0 내지 10.0"의 범위는 나열된 최소값인 1.0과 나열된 최대값인 10.0 사이의(및, 이들을 포함하는) 모든 하위 범위를 포함하는 것, 즉 예를 들어 2.4 내지 7.6과 같이, 1.0 이상의 최소값과 10.0 이하의 최대값을 갖는 것으로 의도된다. 본 명세서에 나열된 임의의 최대 수치 한정은 그 안에 포함되는 더 낮은 모든 수치 한정을 포함하도록 의도되며, 본 명세서에 나열된 임의의 최소 수치 한정은 그 안에 포함되는 더 높은 모든 수치한정을 포함하도록 의도된다.
이종 집적회로 구조물의 예시적인 실시예가 본 명세서에 구체적으로 기재되고 도시되었지만, 수많은 변경 및 변형이 통상의 기술자에게 명백할 것이다. 따라서, 본 개시의 원리에 따라 구성된 이종 집적회로 구조물은 본 명세서에 구체적으로 기재된 것과 달리 구현될 수 있음을 이해해야 한다. 또한, 본 개시는 청구범위와 그 등가물에서 규정된다.
105. 수동 도파로층 110. 능동소자 음극층
112. 광 도파로층 115. 능동소자층(다중 양자우물층)
120. 능동소자 양극층 122. p-형 GaAs접촉층
125. 터널접합층 127. n-형 Ⅲ족 질화물층
130. 양극접촉층 135. 금속접촉층
140. 식각저지층 150. 소스 다이 기판
205. 능동소자 상부층 405. 비아
410. 금속층 415. 실리콘 이산화물층
420. 스핀온글라스층 422. 채널 도파로
423. 능동소자 425. 유전체 하드마스크
430. 셸프 435. 금속 음극접촉층
437. 증착 유리층 440. 금속 양극접촉층

Claims (20)

  1. 실리콘 기판을 갖는 제 1 집적회로;
    상기 제 1 집적회로 상에 구비되는 본딩층; 및
    상기 본딩층 상에 구비되고 입방 상의 질화갈륨 화합물들을 함유한 제 2 집적회로를 포함하고,
    상기 제 2 집적회로는 상기 본딩층 상에 수동 도파로를 포함하는, 이종 반도체구조물.
  2. 제 1 항에 있어서,
    상기 제 2 집적회로의 전체 두께는 2미크론 미만인, 이종 반도체구조물.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 수동 도파로는 최저차 횡방향자계 모드를 위해 500nm 미만의 차단파장을 갖는, 이종 반도체구조물.
  5. 제 1 항에 있어서,
    상기 수동 도파로는 30nm 초과 및 80nm 미만의 폭을 갖는, 이종 반도체구조물.
  6. 제 1 항에 있어서,
    상기 수동 도파로는 20nm 초과 및 50nm 미만의 두께를 갖는, 이종 반도체구조물.
  7. 제 1 항에 있어서,
    상기 수동 도파로는,
    상기 본딩층 상에 구비되고 제 1 도핑농도로 도핑된 제 1 n-도핑 AlGaN층; 및
    상기 제 1 n-도핑 AlGaN층 상에 구비되고, 상기 제 1 도핑농도보다 높은 제 2 도핑농도로 도핑된 제 2 n-도핑 AlGaN층을 포함하는, 이종 반도체구조물.
  8. 제 7 항에 있어서,
    상기 본딩층 상에 구비되는 능동소자를 더 포함하는, 이종 반도체구조물.
  9. 제 8 항에 있어서,
    상기 능동소자는,
    상기 제 1 n-도핑 AlGaN층;
    상기 제 2 n-도핑 AlGaN층;
    진성 AlGaN으로 구성된 제 1 장벽층;
    진성 AlGaN으로 구성된 양자우물층;
    진성 AlGaN으로 구성된 제 2 장벽층; 및
    p-도핑 AlGaN층을 포함하는, 이종 반도체구조물.
  10. 제 9 항에 있어서,
    상기 양자우물층은 5nm 미만의 두께를 갖는, 이종 반도체구조물.
  11. 제 9 항에 있어서,
    상기 제 1 장벽층 및 상기 제 2 장벽층 각각은 10nm 미만의 두께를 갖는, 이종 반도체구조물.
  12. 제 9 항에 있어서,
    상기 능동소자는 광이득 소자들, 변조기들 및 검출기들로 이루어지는 군으로부터 선택된 소자로서 동작하는, 이종 반도체구조물.
  13. 이종 반도체구조물의 제조방법으로서,
    GaAs 기판 및 상기 GaAs 기판 상에 구비된 제 1 복수층들을 포함한 소스 다이를 대상 웨이퍼에 본딩하는 단계; 및
    상기 GaAs 기판을 제거하는 단계를 포함하되,
    상기 본딩하는 단계는 상기 제 1 복수층들이 상기 대상 웨이퍼와 대향하도록 상기 소스 다이를 상기 대상 웨이퍼에 본딩하는 단계를 포함하며,
    상기 제 1 복수층들 각각은 입방 상의 질화갈륨 화합물을 함유하고,
    상기 제조방법에 의해 제조된 상기 이종 반도체 구조물은 제1항의 이종 반도체 구조물인, 방법.
  14. 제 13 항에 있어서,
    상기 제 1 복수층들은 2미크론 미만의 전체 두께를 갖는, 방법.
  15. 제 13 항에 있어서,
    상기 제 1 복수층들은 능동소자 상부층 및 광 도파로층을 포함하며,
    능동소자의 제 1 부분을 형성하도록 상기 능동소자 상부층을 식각하는 단계를 더 포함하는, 방법.
  16. 제 15 항에 있어서,
    수동 도파로 및 상기 능동소자의 제 2 부분을 형성하도록 상기 광 도파로층을 패터닝하고 식각하는 단계 - 상기 제 2 부분은 접촉패드 표면을 가짐 -; 및
    상기 접촉패드 표면 상에 금속접촉패드를 형성하는 단계를 더 포함하는 방법.
  17. 제 16 항에 있어서,
    상기 수동 도파로는 30nm 초과 80nm 미만의 폭 및 20nm 초과 50nm 미만의 두께를 갖는, 방법.
  18. 제 17 항에 있어서,
    상기 능동소자는,
    제 1 도핑농도로 도핑된 제 1 n-도핑 AlGaN층;
    상기 제 1 도핑농도보다 높은 제 2 도핑농도로 도핑된 제 2 n-도핑 AlGaN층;
    진성 AlGaN으로 구성된 제 1 장벽층;
    진성 AlGaN으로 구성된 양자우물층;
    진성 AlGAN으로 구성된 제 2 장벽층; 및
    p-도핑 AlGaN층을 포함하는, 방법.
  19. 제 18 항에 있어서,
    상기 양자우물층은 5nm 미만의 두께를 가지며,
    상기 제 1 장벽층 및 상기 제 2 장벽층 각각은 10nm 미만의 두께를 갖는, 방법.
  20. 실리콘 기판을 갖는 제 1 집적회로;
    상기 제 1 집적회로 상에 구비된 본딩층; 및
    상기 본딩층 상에 구비되고, 입방 상의 질화갈륨들을 함유하고,
    500nm 미만의 전체 두께를 갖는 제 2 집적회로를 포함하고,
    상기 제 2 집적회로는 상기 본딩층 상에 수동 도파로를 포함하는, 이종 반도체구조물.
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