KR20120065606A - 발광 소자용 질화물 에피택셜 웨이퍼 및 그 제조방법, 이를 이용한 질화물 발광소자 제조방법 - Google Patents

발광 소자용 질화물 에피택셜 웨이퍼 및 그 제조방법, 이를 이용한 질화물 발광소자 제조방법 Download PDF

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Abstract

본 발명의 일 실시형태는, 실리콘 웨이퍼 상에 발광 소자를 위한 질화물 에피택셜층을 성장시키는 단계- 상기 질화물 에피택셜층은 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가짐 - ;와, 상기 질화물 에피택셜층의 테두리 영역을 제거하는 단계;를 포함하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법을 제공한다.
다른 실시형태는, 테두리 영역을 제거하는 단계 대신에, 상기 질화물 에피택셜층에 상기 테두리 영역과 상기 내부 영역의 경계를 따라 크랙 전파 차단용 홀을 형성하여 크랙 전파를 차단할 수 있다.

Description

발광 소자용 질화물 에피택셜 웨이퍼 및 그 제조방법, 이를 이용한 질화물 발광소자 제조방법{METHOD OF FABRICATING NITRIDE SEMICONDUCTOR DEVICE USING SILICON WAFER}
본 발명은 반도체 발광 소자에 관한 것으로서, 보다 상세하게 실리콘 웨이퍼을 이용한 질화물 에피택셜 웨이퍼 제조방법 및 이를 이용한 발광소자 제조방법에 관한 것이다.
최근에 질화물 반도체 발광소자는 설계 및 제조기술이 비약적으로 발전하여 고효율, 고출력 청색, 녹색, 그리고, UV 단파장 LED 뿐 아니라, 백색 LED의 효율이 크게 향상되고 있다. 이러한 발전의 결과로, 질화물 반도체 발광소자는 자동차 헤드램프 및 일반조명으로 그 응용범위를 확대하고 있다.
하지만, 이러한 발전에도 불구하고, 형광등과 같은 기존 광원을 대체하기 위해서는 제조비용에 관련된 효율이 크게 향상되어야 할 필요가 있다. 이를 위한 대표적인 방안으로는 기판의 대구경화가 고려될 수 있다.
현재 보편적으로 사용되는 기판인 사파이어(α-Al2O3) 기판은 비교적 사이즈(주로 2"와 3")가 작으므로, 양산성이 낮다는 문제가 있다. 또한, 사파이어 기판의 경우에는, 굴절률이 높아 이를 통한 외부 광 추출 효율이 낮으며, 경도가 높아 가공성이 떨어지는 단점이 있다.
이러한 문제를 해결하기 위해서, 사파이어 기판을 실리콘(Si) 기판과 같은 저가이면서 대구경화가 가능한 다른 웨이퍼로 대체하는 방안이 연구되고 있다. 예를 들어, 실리콘(Si) 기판은 높은 수준(예, 12")으로 대구경화가 가능하므로, 양산성에서 매우 유리한 장점이 있으나, Si 기판 상에 성장되는 질화물 단결정은 높은 결정성을 얻기 어려울 뿐만 아니라, 크랙이 발생되는 문제로 인해, 실용화하는데 어려움이 있다.
본 발명의 목적 중 하나는 실리콘 웨이퍼 상에 성장된 질화물 에피택셜에 발생되는 크랙에 의해 후속 발광소자 제조공정에 크게 야기될 수 있는 문제를 완화시킬 수 있는 발광소자용 질화물 에피택셜 웨이퍼 제조방법을 제공하는데 있다.
또한, 본 발명의 목적 중 다른 하나는 실리콘 웨이퍼 상에 질화물 에피택셜을 성장시킨 형태를 갖더라도 후속 발광소자 제조공정에서 크랙의 문제가 완화될 수 있는 발광소자용 질화물 에피택셜 웨이퍼를 제공하는데 있다.
본 발명의 또 다른 목적은 상기한 질화물 에피택셜 웨이퍼를 이용한 질화물 반도체 발광소자 제조방법을 제공하는 것에 있다.
상기와 같은 과제를 실현하기 위하여, 본 발명의 일 측면에 따른 제1 실시형태는,
실리콘 웨이퍼 상에 발광 소자를 위한 질화물 에피택셜층을 성장시키는 단계- 상기 질화물 에피택셜층은 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가짐 - ;와, 상기 질화물 에피택셜층의 테두리 영역을 제거하는 단계;를 포함하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법을 제공한다.
상기 질화물 에피택셜층의 테두리 영역을 제거하는 단계는, 상기 질화물 에피택셜층의 테두리 영역에 대응되는 상기 실리콘 웨이퍼의 테두리 영역의 적어도 일부를 제거하는 단계를 포함할 수 있다.
이 경우에, 필요에 따라 상기 질화물 에피택셜층의 테두리 영역에 대응되는 상기 실리콘 웨이퍼의 테두리 영역의 전부를 제거될 수도 있다.
본 발명의 일 측면 중 제2 실시형태는, 실리콘 웨이퍼 상에 발광소자를 위한 질화물 에피택셜층을 성장시키는 단계- 상기 질화물 에피택셜층은 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가짐 - ;와, 상기 질화물 에피택셜층에 상기 테두리 영역과 상기 내부 영역의 경계를 따라 크랙 전파 차단용 홀을 형성하는 단계;를 포함하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법을 제공한다.
상기 크랙 전파 차단용 홀은 상기 질화물 에피택셜층을 관통하도록 형성될 수 있다. 필요에 따라 상기 크랙 전파 차단용 홀은 상기 실리콘 웨이퍼의 적어도 일부 영역까지 연장되어 형성될 수도 있다.
상기 테두리 영역의 폭은 상기 질화물 에피택셜층의 반경의 1/5 이하일 수 있다.
상기 질화물 에피택셜층은 제1 도전형 질화물 반도체층, 활성층 및 제2 도전형 질화물 반도체층이 순차적으로 형성된 적층체를 포함할 수 있다.
바람직하게, 상기 실리콘 웨이퍼은 상면에 다층 버퍼 구조물이 형성될 수 있다.
이 경우에, 상기 다층 버퍼 구조물은, 상기 실리콘 웨이퍼 상에 형성되며 Al 함유 질화물 반도체로 이루어진 핵생성층과, 상기 핵생성층 상에 형성되며 상기 핵생성층보다 격자 상수가 큰 물질로 이루어진 질화물 반도체로 이루어진 응력 보상층을 포함할 수 있다.
상기 응력 보상층은 상기 핵형성층보다 Al함유량이 낮거나 Al을 함유하지 않은 질화물 반도체로 이루어질 수 있다.
상기 핵생성층은, 상기 실리콘 웨이퍼 상에 형성된 제1 질화물 반도체층과, 상기 제1 질화물 반도체층보다 격자 상수가 크고 상기 응력 보상층보다 격자 상수가 작은 물질로 이루어진 제2 질화물 반도체층을 포함할 수 있다.
여기서, 상기 제1 질화물 반도체층은 AlN을 포함하며, 상기 제2 질화물 반도체층은 AlxGa(1-x)N (0<x<1)을 포함할 수 있다. 특정 예에서, 상기 제2 질화물 반도체층의 Al 함량(x)은 상기 제1 질화물 반도체층에 인접한 영역에서 상기 응력 보상층에 인접한 영역으로 갈수록 감소될 수 있다. 이 경우에, 상기 응력 보상층은 GaN을 포함할 수 있으며, 특히 언도프된 GaN일 수 있다.
상기 다층 버퍼 구조물은, 상기 핵생성층 및 상기 응력보상층 사이에 배치된 다공성 마스크층을 더 포함할 수 있다.
상기 응력보상층은 두께 방향으로 상부층 및 하부층으로 구분되며, 상기 다층 버퍼 구조물은 상기 상부층 및 하부층 사이에 배치된 다공성 마스크층을 더 포함할 수 있다. 이 경우에, 상기 다공성 마스크층은 실리콘 질화물로 이루어질 수 있다.
상기 다층 버퍼 구조물은, 상기 응력 보상층 상에 형성되며, Al을 함유한 질화물층으로 이루어진 중간층과, 상기 중간층 상에 형성되며, 상기 중간층의 격자상수보다 큰 격자상수를 갖는 추가적인 질화물 반도체층을 더 포함할 수 있다.
이 경우에, 상기 중간층은 AlxGa(1-x)N (0<x≤1)이며, 상기 추가적인 질화물 반도체층은 GaN일 수 있다. 특정 예에서, 상기 추가적인 질화물 반도체층은, 제1 도전형 GaN층을 포함할 수 있다.
본 발명의 다른 측면에 따른 제1 실시형태는, 내부 영역과 내부 영역을 둘러싸는 테두리영역을 갖는 상면을 갖는 실리콘 웨이퍼와, 상기 실리콘 웨이퍼 상면 중 상기 테두리 영역을 제외한 상기 내부 영역에 성장된 질화물 에피택셜층을 포함하는 발광 소자용 질화물 에피택셜 웨이퍼를 제공한다.
이 경우에, 상기 실리콘 웨이퍼의 테두리 영역이 그 내부 영역보다 낮을 수 있다.
본 발명의 다른 측면에 따른 제2 실시형태는, 내부 영역과 내부 영역을 둘러싸는 테두리영역을 갖는 상면을 갖는 실리콘 웨이퍼와, 상기 실리콘 웨이퍼 상에 형성되며, 상기 테두리 영역과 상기 내부 영역의 경계를 따라 형성된 다수의 크랙 전파 차단용 홀을 갖는 질화물 에피택셜층을 포함하는 발광 소자용 질화물 에피택셜 웨이퍼을 제공한다.
본 발명의 또 다른 측면(제1 예)은, 실리콘 웨이퍼 상에 제1 도전형 질화물 반도체층, 활성층 및 제2 도전형 질화물 반도체층이 순차적으로 성장된 질화물 적층체를 형성하는 단계- 상기 질화물 적층체는 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가짐 - ;와, 상기 질화물 적층체의 테두리 영역을 제거하는 단계;와, 상기 질화물 적층체로부터 복수의 발광소자를 형성하는 단계를 포함하는 질화물 발광 소자 제조방법을 제공한다.
본 발명의 또 다른 측면(제2 예)은, 실리콘 웨이퍼 상에 제1 도전형 질화물 반도체층, 활성층 및 제2 도전형 질화물 반도체층이 순차적으로 성장된 질화물 적층체를 형성하는 단계- 상기 질화물 적층체는 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가짐 - ;와, 상기 질화물 적층체에 상기 테두리 영역과 상기 내부 영역의 경계를 따라 크랙 전파 차단용 홀을 형성하는 단계;와, 상기 질화물 적층체로부터 복수의 발광소자를 형성하는 단계를 포함하는 질화물 발광 소자 제조방법을 제공한다.
실리콘 웨이퍼 상에 성장된 질화물 에피택셜 중 크랙 분포 밀도가 높은 영역(테두리 영역)을 제거하거나, 그 영역에 발생된 크랙이 크랙 분포 밀도가 낮은 다른 영역으로 전파되지 않도록 차단 홀을 형성함으로써 후속 발광 소자 제조공정에서 야기될 수 있는 크랙 확장이나, 이로 인한 웨이퍼 파손 등을 효과적으로 방지할 수 있다.
또한, 이러한 방법을 이용하여, 가공성이 우수하며 대면적에서 한번에 많은 수의 소자를 얻기에 적합한 실리콘 웨이퍼을 효과적으로 사용할 수 있으므로, 결정 품질이 우수하면서도 광 추출 효율이 향상된 반도체 발광소자를 제조할 수 있다.
도1은 본 발명에 사용되는 실리콘 웨이퍼을 갖는 질화물 에피택셜 웨이퍼를 나타내는 사시도이다.
도2는 도1에 도시된 질화물 에피택셜 웨이퍼를 나타내는 단면도이다.
도3은 본 발명의 제1 실시형태에 따른 질화물 에피택셜 웨이퍼의 일 예를 나타내는 사시도이다.
도4는 본 발명의 제1 실시형태에 따른 질화물 에피택셜 웨이퍼의 다른 예를 나타내는 사시도이다.
도5a는 본 발명의 제2 실시형태에 따른 질화물 에피택셜 웨이퍼를 나타내는 사시도이다.
도5b는 도5a에 도시된 질화물 에피택셜 웨이퍼의 부분(Ⅰ) 확대도이다.
도6a 내지 도6c는 본 발명에 채용될 수 있는 다층 버퍼 구조물이 형성된 상면을 갖는 실리콘 웨이퍼을 나타내는 단면도이다.
도7 및 도8는 본 발명의 또 다른 측면에 따른 질화물 발광소자 제조방법의 다양한 예를 설명하기 위한 공정 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태들을 더 상세하게 설명하기로 한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도1은 본 발명에 사용되는 실리콘 웨이퍼을 갖는 질화물 에피택셜 웨이퍼를 나타내는 사시도이며, 도2는 도1에 도시된 질화물 에피택셜 웨이퍼를 나타내는 단면도이다.
도1에 도시된 질화물 에피택셜 웨이퍼(100)는, 실리콘 웨이퍼(10) 상에 발광 소자를 위한 질화물 에피택셜층(30)을 성장시킨 상태를 나타낸다.
상기 발광 소자를 위한 질화물 에피택셜층(30)은 도2에 도시된 바와 같이, 제1 도전형 질화물 반도체층(32), 활성층(35) 및 제2 도전형 질화물 반도체층(37)이 순차적으로 형성된 적층체일 수 있다.
상기 실리콘 웨이퍼(10)는 상기 질화물 에피택셜층(30)과 격자상수 및 결정 구조의 차이에 의해 주로 다양한 형태의 버퍼구조(도6a 내지 도6c 참조)가 사용될 수 있으나, 버퍼구조의 사용에도 불구하고 열팽창계수의 차이로 인해 실리콘 웨이퍼(10) 상에 성장된 질화물 에피택셜층에 불가피한 크랙(crack: C)이 발생될 수 있다.
열팽창계수의 차이로 인한 응력은 질화물 에피택셜층(30)의 내부 영역(30A)보다는 그 내부 영역(30A)을 둘러싸는 에지에 인접한 테두리 영역(30B)에 집중되므로, 도1에 도시된 바와 같이, 상기 테두리 영역(30B)에서 상대적으로 높은 크랙 분포밀도(단위 면적당 크랙 수 및/또는 길이)를 나타낸다.
질화물 에피택셜(30)에 생성된 크랙(C)은, 예를 들면, 전극형성 공정, 메사에칭 공정, 열처리 공정 등과 같은 후속 공정에서, 질화물 에피택셜 웨이퍼(100)를 취급하는 동안에 열적 또는 기계적 충격에 의해 크랙이 추가 발생되거나 전파될 수 있으며, 특히 크랙에 의해 웨이퍼가 파손되는 경우도 야기될 수 있다.
이와 같이 후속 공정에서 발생되는 크랙으로 인한 문제를 해결하기 위해서, 본 발명의 일 측면은 질화물 에피택셜(30)의 테두리 영역(30B)에 집중된 크랙(C)이 상대적으로 크랙(C)이 적은 내부영역에 확장되는 것을 방지하기 위한 다양한 방안을 제공할 수 있다.
도3에 도시된 질화물 에피택셜 웨이퍼(100-1)는 도1에 도시된 질화물 에피택셜 웨이퍼(100)에서, 크랙이 상대적으로 많이 분포하는 테두리 영역(30B)을 제거한 형태이다.
이와 같이, 질화물 에피택셜(30)의 테두리 영역(30B)을 제거하여 내부 영역(30A)만을 잔류시킴으로써 후속공정의 취급공정에서 테두리 영역(30B)에 집중된 크랙이 내부 영역으로 전파되는 것을 원천적으로 차단될 수 있다.
본 실시형태와 같이, 제거하기 위한 테두리 영역(30B)의 폭(d)은 크랙의 분포정도를 고려하여 적절히 선택될 수 있으나, 웨이퍼 사이즈를 고려하여 웨이퍼 반경(r)에 대비하여 20% 이하로 설정하는 것이 바람직하다.
도3에 도시된 질화물 에피택셜 웨이퍼를 제조하기 위한 공정은, 도1에 도시된 형태에 RIE-ICP와 같은 건식 식각 공정이나 습식 식각 공정을 적용하여 수행될 수 있다. 실시되는 공정 조건에 따라, 질화물 에피택셜(30)의 테두리영역(30B)을 제거할 때에, 도시되지 않았으나, 그 테두리 영역에 해당하는 실리콘 웨이퍼(10)의 테두리 영역의 적어도 일부가 제거될 수 있다.
본 실시형태에서, 제거된 테두리영역(30B)에 대응되는 실리콘 웨이퍼(10)의 테두리 영역은 후속 공정에서 상기 질화물 에피택셜 웨이퍼(100-1)를 홀딩할 수 있는 영역으로 사용될 수 있으므로, 웨이퍼 취급을 용이하게 할 수 있다는 부가적인 장점을 제공할 수 있다.
나아가, 필요에 따라, 도4에 도시된 바와 같이, 질화물 에피택셜(30)의 테두리 영역(30B)뿐만 아니라, 그 테두리 영역(30B)에 해당되는 실리콘 웨이퍼(10)의 테두리 영역도 함께 제거될 수 있다.
이와 같이, 본 실시형태에 따른 질화물 에피택셜 웨이퍼(100-2)는 질화물 에피택셜층(30)의 내부 영역(30A)과 함께 이에 대응되는 실리콘 웨이퍼의 내부영역(10A)을 포함한다. 도4에 도시된 질화물 에피택셜 웨이퍼(100-2)는 식각 뿐만 아니라, 기계적 연마공정을 통해서 보다 효과적으로 제조될 수 있다.
상술된 실시형태와 달리, 본 발명은 크랙 분포 밀도가 높은 테두리 영역을 제거하지 않고, 도5a에 예시된 바와 같이, 크랙의 전파만을 방지하기 위한 홀을 형성하는 방안으로 제공될 수 있다.
도5a에 도시된 질화물 에피택셜 웨이퍼(100-3)는, 도1에 도시된 질화물 에피택셜 웨이퍼(100)에서, 크랙이 상대적으로 많이 분포하는 테두리 영역(30B)과 내부영역(30A) 사이에 형성된 홀(H)을 구비한다.
본 실시형태에서는, 도5b에 도시된 바와 같이 상기 질화물 에피택셜(30)의 테두리 영역(30B)에 위치한 크랙(C1)이 후속 공정에서 발생되는 충격에 의해 전파되더라도(C2), 홀(H)에 의해 그 진행이 차단될 수 있으므로, 질화물 에피택셜의 내부 영역(30A)에서 크랙 발생 확률을 낮추는 동시에 테두리 영역의 크랙 확장으로 인한 파손을 효과적으로 방지할 수 있다.
본 실시형태에 채용되는 크랙 전파 차단용 홀(H)은 RIE-ICP와 같은 건식 식각 공정이나 습식 식각 공정을 이용하여 형성될 수 있으며, 다양한 형상을 가질 수 있다. 또한 본 실시형태와 같이, 경계영역의 원주를 따라 밀집되도록 배열될 수 있으나, 원하는 영역에 국부적으로 형성될 수도 있다.
또한, 상기 크랙 전파 차단용 홀(H)은 상기 질화물 에피택셜층(30)을 관통하도록 형성될 수 있으나. 필요에 따라 상기 실리콘 웨이퍼의 적어도 일부 영역까지 연장되어 형성될 수도 있다.
앞서 설명한 바와 같이, 실리콘 웨이퍼 상에 질화물 에피택셜층을 성장하는 공정에서는, 실리콘 웨이퍼 상에 적절한 버퍼구조를 채용할 수 있다. 도6a 내지 도6c에는 본 발명에 채용될 수 있는 다양한 다층 버퍼 구조물가 예시되어 있다.
도6a 내지 도6c에 예시된 실리콘 웨이퍼의 다층 버퍼 구조물 상에 질화물 에피택셜층이 형성되는 것으로 이해될 수 있다.
우선, 도6a을 참조하면, 실리콘 웨이퍼(10) 상에 형성된 다층 버퍼 구조물(20-1)은, 상기 실리콘 웨이퍼 상에 형성된 핵생성층(21)과, 상기 핵생성층(21) 상에 형성되며 상기 핵생성층(21)보다 격자 상수가 큰 물질로 이루어진 응력 보상층(26)을 포함할 수 있다.
이러한 구조에서는, 상기 응력 보상층(26)은 격자상수가 큰 실리콘 웨이퍼(10)에 형성된 상대적으로 작은 격자상수의 질화물 에피택셜에 인가되는 인장응력을 완화하기 위한 압축응력을 제공할 수 있다.
보다 구체적으로, 상기 핵성장층(21) 상에 형성된 응력 보상층(26)은 상기 실리콘 기판(11) 상에 형성될 에피택셜에 강한 압축응력을 안가시키는 구조로서 제공된다. 이러한 압축응력은 냉각시 발생되는 인장응력을 보상시킴으로써 에피택셜에 야기될 수 있는 크랙 발생을 효과적으로 억제시킬 수 있다.
상기 핵생성층(21)은 질화물 반도체 중 상대적으로 작은 격자 상수를 갖는 Al 함유 질화물 반도체로 이루어질 수 있다. 또한, 상기 응력 보상층(26)은 상기 핵형성층보다 Al함유량이 낮거나 Al을 함유하지 않은 질화물 반도체로 이루어질 수 있으며, 예를 들어 GaN을 포함할 수 있다.
도6a에 도시된 바와 같이, 상기 다층 버퍼 구조물(20-1)은, 상기 핵생성층(21) 및 상기 응력보상층(26) 사이에 배치된 다공성 마스크층(25)을 더 포함할 수 있다. 상기 다공성 마스크층(25)은 측방향 성장과 유사한 작용을 통해 응력 보상층(26)인 질화물 반도체층을 비교적 우수한 결정성을 갖도록 성장시킬 수 있다. 이러한 다공성 마스크층(25)은 실리콘 질화물로 이루어질 수 있다.
이와 달리, 도6b에 도시된 다층 버퍼 구조물(20-2)은, 앞선 실시형태와 유사하게, 상기 실리콘 웨이퍼(10) 상에 형성된 핵생성층(21)과, 상기 핵생성층(21) 상에 형성되며 상기 핵생성층(21)보다 격자 상수가 큰 물질로 이루어진 응력 보상층(26)을 포함하지만, 다공성 마스크층(25)의 위치가 상이하다.
보다 구체적으로, 도6b에 도시된 바와 같이, 상기 응력보상층(26)이 두께 방향으로 상부층 및 하부층(26b,26a)으로 구분되며, 상기 다공성 마스크층(25)은 상기 상부층 및 하부층(26b,26a) 사이에 형성될 수 있다. 이러한 다공성 마스크층의 위치에 의해 응력 보상층의 하부층(26a)은 상부층(26b)과 다른 기능을 담당한다.
즉, 상기 응력 보상층의 상부층(26b)은 도1에 도시된 응력 보상층(26)과 유사하게 다공성 마스크층(25) 상에 형성되므로, 측방향 성장원리에 따라 합체(coalescenced)되는 질화물 반도체층이지만, 하부층(26a)은 다공성 마스크층(25)의 하부에 위치하여 마스크층(25)의 공극에 의해 노출된 기저부분으로 제공되므로, 도6a에 도시된 형태보다 마스크층(25) 상에 형성되는 응력 보상층 부분인 상부층(26b)은 높은 결정성을 가질 수 있다.
도6c에 도시된 다층 버퍼 구조물(20-3)은 상기 실리콘 웨이퍼(10) 상에 형성된 핵생성층(21)과, 상기 핵생성층(21) 상에 형성되며 상부층 및 하부층(26b,26a)으로 구분되는 응력 보상층(26)과 상기 응력 보상층의 상부층과 하부층(26b,26a) 사이에 형성된 다공성 마스크층(25)을 포함한다.
본 실시형태에 채용된 핵생성층(21)은, 상기 실리콘 웨이퍼(10) 상에 형성된 제1 질화물 반도체층(21a)과, 상기 제1 질화물 반도체층(21a)보다 격자 상수가 크고 상기 응력 보상층(26)보다 격자 상수가 작은 물질로 이루어진 제2 질화물 반도체층(21b)을 포함할 수 있다.
본 실시형태에서, 상기 제1 질화물 반도체층(21a)은 AlN일 수 있으며, 상기 제2 질화물 반도체층(21b)은 AlxGa(1-x)N (0<x<1)일 수 있다. 바람직하게, 상기 제2 질화물 반도체층의 Al 함량(x)은 상기 제1 질화물 반도체층에 인접한 영역에서 상기 응력 보상층(26)에 인접한 영역으로 갈수록 감소될 수 있다. 이 경우에, 상기 응력 보상층(26)은 GaN을 포함할 수 있으며, 특히 언도프된 GaN일 수 있다.
도6c에 도시된 다층 버퍼 구조물(20-3)은, 상기 응력 보상층(26) 상에 형성되며, Al을 함유한 질화물층으로 이루어진 중간층(27)과, 상기 중간층(27) 상에 형성되며, 상기 중간층의 격자상수보다 큰 격자상수를 갖는 추가적인 질화물 반도체층(28,29)을 더 포함할 수 있다.
상기 중간층(27)은 AlxGa(1-x)N (0<x≤1)이며, 상기 추가적인 질화물 반도체층(28)은 GaN일 수 있다. 이 경우에, 상기 추가적인 질화물 반도체층(28)은, 제1 도전형 GaN층을 포함할 수 있다. 여기서 제1 도전형은 후속 공정에서 형성된 발광구조물의 최초 층의 도전형(예를 들어, n형)과 동일할 수 있다.
도6c를 참조하여 본 발명에 채용가능한 다층 버퍼 구조를 다른 접근 방법으로 상세히 설명하면, 상기 실리콘 웨이퍼(10) 상에 AlN/AlGaN 핵성장층(21a/21b)을 성장하고, 연속적으로 언도프 GaN인 응력 보상층(26)과 n형 GaN인 추가적인 질화물 반도체층(28)을 성장하고, 상기 응력 보상층(26)과 추가적인 질화물 반도체층(28) 각각의 내부에 전위밀도 감소를 위한 SiNx 다공성 마스크층(25)과 AlGaN 중간층(27)이 추가로 개재된 구조로 이해될 수 있다.
구체적인 예에서, AlN/AlGaN 핵성장층(약 2㎛ 이하)을 성장하고, 연속적으로 언도프 GaN층(약 2㎛ 이하)과 n-형 GaN층(3?4㎛)을 성장하고, 상기 두 층의 내부에 SiNx층과 AlGaN 중간층을 서브마이크로 수준으로 추가로 사용할 경우에, 그 다층 버퍼 구조를 기반하여 성장된 발광구조물 중 GaN의 결정성이 (002) FWHM의 경우에, <300 arcsec, (102) FWHM의 경우에 < 400 arcsec 이하로 나타났다. 또한, 웨이퍼에 크랙이 형성되지 않으며, 열응력에 의한 보우잉(bowing)도 <20 ㎛으로 낮은 수준으로 유지할 수 있다.
도7a 및 도7b는 본 발명의 또 다른 측면에 따른 질화물 발광소자 제조방법의 다양한 예를 설명하기 위한 공정 순서도이다.
도7a에 도시된 바와 같이, 질화물 발광소자 제조방법의 일 예에서는 상술된 다층 버퍼구조를 갖는 실리콘 웨이퍼를 사용할 수 있다(S72).
이어, 단계(S74)와 같이, 실리콘 웨이퍼 상에 제1 도전형 질화물 반도체층, 활성층 및 제2 도전형 질화물 반도체층이 순차적으로 성장된 질화물 적층체를 형성할 수 있다. 본 공정에서 형성되는 상기 질화물 적층체는 도1에서 설명된 바와 같이, 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가질 수 있다.
다음으로, 상기 질화물 적층체의 테두리 영역을 제거함(S75-1)으로써 높은 크랙 분포밀도를 갖는 영역에 의한 후속 공정에서 불이익한 영향을 배제할 수 있다. 본 공정에서, 필요에 따라, 도4에 도시된 형태와 같이, 테두리 영역에 해당되는 실리콘의 테두리영역도 제거할 수 있다.
이어, 상기 질화물 적층체로부터 복수의 발광소자를 형성한다. 복수의 발광소자를 형성하는 후속공정은 원하는 발광소자의 구조에 따라 상이하며, 일반적으로 각 개별 발광소자를 형성하는 공정(S77)과, 개별 발광 소자 단위로 분리하는 공정(S79)을 포함한다.
개별 발광소자를 형성하는 공정은 각 개별 발광소자에 대한 전극을 형성하는 공정과 함께, 필요에 따라 에칭 공정(예, 메사 에칭공정) 및 열처리 공정 등이 포함될 수 있다.
이와 달리, 도8에 도시된 바와 같이, 도7의 공정 중 상기 질화물 적층체의 테두리 영역을 제거하는 공정(S75-1)을 대신하여, 질화물 적층체의 테두리 영역과 내부 영역 사이에 홀을 형성하는 공정으로 실행될 수 있다.
본 공정에서도, 테두리 영역에 높은 밀도로 분포하는 크랙이 후속 공정의 웨이퍼 취급과정(S77,S79)에서 발생되는 충격에 의해 내부영역에 전파되려는 경향을 가질 수 있으나, 홀에 의해 차단되므로, 크랙 전파에 의한 불이익한 영향을 최소화할 수 있다.
본 발명의 또 다른 측면(제2 예)은, 실리콘 웨이퍼 상에 제1 도전형 질화물 반도체층, 활성층 및 제2 도전형 질화물 반도체층이 순차적으로 성장된 질화물 적층체를 형성하는 단계- 상기 질화물 적층체는 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가짐 - ;와, 상기 질화물 적층체에 상기 테두리 영역과 상기 내부 영역의 경계를 따라 크랙 전파 차단용 홀을 형성하는 단계;와, 상기 질화물 적층체로부터 복수의 발광소자를 형성하는 단계를 포함하는 질화물 발광 소자 제조방법을 제공한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (30)

  1. 실리콘 웨이퍼 상에 발광 소자를 위한 질화물 에피택셜층을 성장시키는 단계- 상기 질화물 에피택셜층은 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가짐 - ; 및
    상기 질화물 에피택셜층의 테두리 영역을 제거하는 단계;를 포함하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  2. 제1항에 있어서,
    상기 질화물 에피택셜층의 테두리 영역을 제거하는 단계는,
    상기 질화물 에피택셜층의 테두리 영역에 대응되는 상기 실리콘 웨이퍼의 테두리 영역의 적어도 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  3. 제2항에 있어서,
    상기 질화물 에피택셜층의 테두리 영역을 제거하는 단계는,
    상기 질화물 에피택셜층의 테두리 영역에 대응되는 상기 실리콘 웨이퍼의 테두리 영역의 전부를 제거하는 단계를 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  4. 실리콘 웨이퍼 상에 발광소자를 위한 질화물 에피택셜층을 성장시키는 단계- 상기 질화물 에피택셜층은 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가짐 - ; 및
    상기 질화물 에피택셜층에 상기 테두리 영역과 상기 내부 영역의 경계를 따라 크랙 전파 차단용 홀을 형성하는 단계;를 포함하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  5. 제4항에 있어서,
    상기 크랙 전파 차단용 홀은 상기 질화물 에피택셜층을 관통하도록 형성된 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  6. 제5항에 있어서,
    상기 크랙 전파 차단용 홀은 상기 실리콘 웨이퍼의 적어도 일부 영역까지 연장되어 형성된 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 테두리 영역의 폭은 상기 질화물 에피택셜층의 반경의 1/5 이하인 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 질화물 에피택셜층은 제1 도전형 질화물 반도체층, 활성층 및 제2 도전형 질화물 반도체층이 순차적으로 형성된 적층체를 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 실리콘 웨이퍼은 상면에 다층 버퍼 구조물이 형성된 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  10. 제9항에 있어서,
    상기 다층 버퍼 구조물은,
    상기 실리콘 웨이퍼 상에 형성되며 Al 함유 질화물 반도체로 이루어진 핵생성층과,
    상기 핵생성층 상에 형성되며 상기 핵생성층보다 격자 상수가 큰 물질로 이루어진 질화물 반도체로 이루어진 응력 보상층을 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  11. 제10항에 있어서,
    상기 응력보상층은 두께 방향으로 상부층 및 하부층으로 나뉘며,
    상기 다층 버퍼 구조물은 상기 상부층과 상기 하부층 사이에 배치된 다공성 마스크층을 더 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  12. 제11항에 있어서,
    상기 다공성 마스크층은 실리콘 질화물로 이루어진 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  13. 제11항에 있어서,
    상기 핵생성층은,
    상기 실리콘 웨이퍼 상에 형성된 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층보다 격자 상수가 크고 상기 응력 보상층보다 격자 상수가 작은 물질로 이루어진 제2 질화물 반도체층을 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  14. 제13항에 있어서,
    상기 제1 질화물 반도체층은 AlN을 포함하며, 상기 제2 질화물 반도체층은 AlxGa(1-x)N (0<x<1)을 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  15. 제13항에 있어서,
    상기 제2 질화물 반도체층의 Al 함량(x)은 상기 제1 질화물 반도체층에 인접한 영역에서 상기 응력 보상층에 인접한 영역으로 갈수록 감소되는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  16. 제11항에 있어서,
    상기 응력 보상층은 상기 핵형성층보다 Al함유량이 낮거나 Al을 함유하지 않은 질화물 반도체로 이루어진 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  17. 제16항에 있어서,
    상기 응력 보상층은 GaN을 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  18. 제17항에 있어서,
    상기 응력 보상층은 언도프된 GaN인 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  19. 제11항에 있어서,
    상기 다층 버퍼 구조물은,
    상기 응력 보상층 상에 형성되며, Al을 함유한 질화물층으로 이루어진 중간층과,
    상기 중간층 상에 형성되며, 상기 중간층의 격자상수보다 큰 격자상수를 갖는 추가적인 질화물 반도체층을 더 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  20. 제19항에 있어서,
    상기 중간층은 AlxGa(1-x)N (0<x≤1)이며, 상기 추가적인 질화물 반도체층은 GaN인 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  21. 제20항에 있어서,
    상기 추가적인 질화물 반도체층은, 제1 도전형 GaN층을 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  22. 제10항에 있어서,
    상기 다층 버퍼 구조물은, 상기 핵생성층 및 상기 응력보상층 사이에 배치된 다공성 마스크층을 더 포함하는 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼 제조방법.
  23. 내부 영역과 내부 영역을 둘러싸는 테두리영역을 갖는 상면을 갖는 실리콘 웨이퍼; 및
    상기 실리콘 웨이퍼 상면 중 상기 테두리 영역을 제외한 상기 내부 영역에 성장된 질화물 에피택셜층을 포함하는 발광 소자용 질화물 에피택셜 웨이퍼.
  24. 제23항에 있어서,
    상기 실리콘 웨이퍼의 테두리 영역이 그 내부 영역보다 낮은 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼.
  25. 내부 영역과 내부 영역을 둘러싸는 테두리영역을 갖는 상면을 갖는 실리콘 웨이퍼; 및
    상기 실리콘 웨이퍼 상에 형성되며, 상기 테두리 영역과 상기 내부 영역의 경계를 따라 형성된 다수의 크랙 전파 차단용 홀을 갖는 질화물 에피택셜층;을 포함하는 발광 소자용 질화물 에피택셜 웨이퍼.
  26. 제25항에 있어서,
    상기 크랙 전파 차단용 홀은 상기 질화물 에피택셜층을 관통하도록 형성된 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼.
  27. 제26항에 있어서,
    상기 크랙 전파 차단용 홀은 상기 실리콘 웨이퍼의 적어도 일부 영역까지 연장되어 형성된 것을 특징으로 하는 발광 소자용 질화물 에피택셜 웨이퍼.
  28. 실리콘 웨이퍼 상에 제1 도전형 질화물 반도체층, 활성층 및 제2 도전형 질화물 반도체층이 순차적으로 성장된 질화물 적층체를 형성하는 단계- 상기 질화물 적층체는 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가짐 - ;
    상기 질화물 적층체의 테두리 영역을 제거하는 단계; 및
    상기 질화물 적층체로부터 복수의 발광소자를 형성하는 단계를 포함하는 질화물 발광 소자 제조방법.
  29. 실리콘 웨이퍼 상에 제1 도전형 질화물 반도체층, 활성층 및 제2 도전형 질화물 반도체층이 순차적으로 성장된 질화물 적층체를 형성하는 단계- 상기 질화물 적층체는 내부 영역과 상기 내부 영역을 둘러싸며 그 내부 영역보다 큰 크랙 분포 밀도를 갖는 테두리 영역을 가짐 - ;
    상기 질화물 적층체에 상기 테두리 영역과 상기 내부 영역의 경계를 따라 크랙 전파 차단용 홀을 형성하는 단계; 및
    상기 질화물 적층체로부터 복수의 발광소자를 형성하는 단계를 포함하는 질화물 발광 소자 제조방법.
  30. 제28항 또는 제29항에 있어서,
    상기 복수의 발광소자를 형성하는 단계는, 상기 질화물 적층체에 복수의 발광소자를 위한 전극을 형성하는 단계와, 그 결과물을 개별 발광소자 단위로 절단하는 단계를 포함하는 것을 특징으로 하는 질화물 발광 소자 제조방법.
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