KR20110081236A - 감소된 격자 변형을 갖는 반도체 재료층들, 반도체 구조들, 디바이스들 및 이를 포함하는 가공된 기판을 형성하는 방법들 - Google Patents

감소된 격자 변형을 갖는 반도체 재료층들, 반도체 구조들, 디바이스들 및 이를 포함하는 가공된 기판을 형성하는 방법들 Download PDF

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Abstract

반도체 디바이스들 또는 구조들을 제조하는 방법이 유연 재료층 위에 놓이는 반도체 재료 구조들을 형성하는 단계, 그 다음 반도체 재료 구조들을 이완하도록 유전 재료의 점성을 변경하는 단계, 및 연속적인 이완된 반도체 재료층을 형성하는데 이완된 반도체 재료 구조들을 시드 층으로 활용하는 단계를 포함한다. 일부 실시예들에서, 반도체 재료층은 예컨대 질화 인듐 갈륨과 같은 III-V형 반도체 재료를 포함할 수 있다. 새로운 중간 구조들이 이러한 방법들 중간에 형성된다. 가공된 기판들은 이완된 격자 구조를 갖는 연속적인 반도체 재료층을 포함한다.

Description

감소된 격자 변형을 갖는 반도체 재료층들, 반도체 구조들, 디바이스들 및 이를 포함하는 가공된 기판을 형성하는 방법들{METHODS OF FORMING LAYERS OF SEMICONDUCTOR MATERIAL HAVING REDUCED LATTICE STRAIN, SEMICONDUCTOR STRUCTURES, DEVICES AND ENGINEERED SUBSTRATES INCLUDING SAME}
본 출원은 "METHODS OF FORMING LAYERS OF SEMICONDUCTOR MATERIAL HAVING REDUCED LATTICE STRAIN, SEMICONDUCTOR STRUCTURES, DEVICES AND ENGINEERED SUBSTRATES INCLUDING SAME"으로 2008년 10월 30일 출원된 미국 특허 가출원 번호 제61/109,784호의 출원일에 이점을 주장한다.
본 발명은 일반적으로 가공된 기판들을 이용한 반도체 구조들 또는 디바이스들의 제조, 반도체 구조들 또는 디바이스들의 제조 동안 형성되는 중간 구조들, 및 반도체 구조들 또는 디바이스들의 제조에 사용되는 가공된 기판들에 관한 것이다.
하나 이상의 반도체 재료층을 포함하는 기판들이 예컨대 집적 회로(IC) 디바이스(예컨대, 로직 프로세서 및 메모리 디바이스), 복사 방출 디바이스(예컨대, LED(light emitting diode), RCLED(resonant cavity light emitting diodes), VCSEL(vertical cavity surface emitting lasers), 및 복사 센서 디바이스(예컨대, 광 센서)를 포함하는 광범위의 반도체 구조들 및 디바이스들을 형성하는데 사용된다. 이러한 반도체 디바이스들은 일반적으로 층층이 쌓는 방식(layer-by-layer manner)으로(예컨대, 리소그래피로) 반도체 기판의 표면 위 및/또는 안에 형성된다.
현재까지, 반도체 디바이스 제조 업계에서 사용되어 온 다수의 이러한 반도체 기판은 실리콘 재료의 얇은 디스크 또는 "웨이퍼"을 포함해왔다. 이러한 실리콘 재료의 웨이퍼는 우선 큰 일반적으로 원통형의 실리콘 단일 결정 잉곳(ingot)을 형성하고 후속하여 이의 세로 축에 수직인 단일 결정 잉곳을 잘라 복수의 실리콘 웨이퍼를 형성함으로써 제조된다. 이러한 실리콘 웨이퍼들은 약 30센티미터(30cm) 또는 그 이상(약 12인치(12in) 이상)의 직경을 가질 수 있다. 실리콘 웨이퍼들이 일반적으로 수백 마이크로미터(예컨대, 약 700 마이크로미터) 이상의 두께를 가지지만, 실리콘 웨이퍼의 주 표면 상의 반도체 재료의 매우 얇은 층(예컨대, 약 300 나노미터(300nm) 이하)만이 실리콘 웨이퍼 상의 능동 디바이스들을 형성하는데 실제 사용된다.
반도체 디바이스의 속도 및 전력 효율성은 반도체 디바이스를 형성하는데 실제 사용되는 반도체 기판 상의 반도체 재료의 일부를 기판의 나머지 벌크 반도체 재료로부터 전기적으로 절연시킴으로써 향상될 수 있다. 결과적으로, 유전 재료 층(예컨대, 이산화 실리콘(silicon dioxide; SiO2), 질화 실리콘(silicon nitride; Si3N4), 또는 산화 알루미늄(aluminum oxide; Al2O3)) 상에 배치되는 상대적으로 얇은 반도체 재료층(예컨대, 약 300 나노미터(300nm)보다 얇은 두께를 갖는 층)을 포함하는 소위 "가공된 기판들(engineered substrates)"이 개발되었다. 선택적으로, 유전 재료 층은 상대적으로 얇고(예컨대, 너무 얇아서 종래의 반도체 디바이스 제조 장비로는 다룰 수 없음), 반도체 재료 및 유전 재료층이 상대적으로 큰 호스트 또는 베이스 기판 상에 배치될 수 있어 제조 장비에 의한 전반적으로 가공된 기판 취급을 용이하게 한다. 결과적으로, 베이스 기판은 종종 업계에서 "취급하는(handle)" 또는 "취급(handling)" 기판이라고 한다. 베이스 기판은 또한 반도체 재료를 포함할 수 있다.
다양한 가공된 기판들이 업계에 공지되고 예컨대 실리콘(Si), 게르마늄(Ge), III-V형 반도체 재료, 및 II-VI형 반도체 재료와 같은 반도체 재료를 포함할 수 있다.
예컨대, 가공된 기판은 예컨대 산화 알루미늄(Al2O3)("사파이어"라고도 할 수 있음)과 같은 베이스 기판의 표면 상에 형성되는 III-V형 반도체 재료의 에피텍셜 층을 포함할 수 있다. 이러한 가공된 기판을 이용하여, 추가적인 재료층들이 III-V형 반도체 재료의 에피텍셜 층 위에 형성되고 프로세싱되어(예컨대, 패턴화되어) 가공된 기판 위에 하나 이상의 디바이스들을 형성할 수 있다.
하나의 결정이 또 다른 결정 상에 형성되는 경우 서로 정렬하려는 상이한 재료 층들의 원자들의 자연적인 경향으로 인해, 반도체 재료층이 또 다른 재료층(예컨대, 상이한 반도체 재료의 하위 층) 위에 형성되는(예컨대, 에피텍셜 성장되는) 경우, 결정은 아래 재료의 원자들과 정렬되도록 스트레칭/압축 또는 "변형되는(strain)" 경향이 있다. 변형된 반도체 재료층의 형성 및 사용은 어려운데, 이러한 변형된 층들은 인접하는 재료들 간의 격자 파라미터들의 불일치로 인해 변위(dislocation)와 같은 결함이 나타날 수 있기 때문이다. 그 특정 조성(composition)에 따라서, 반도체 재료층은 조성 상(phase)의 결함 및 분리가 발생하기 시작하기 전까지 종종 "임계 두께"라고 하는 특정 두께까지만 성장될 수 있다. 재료의 임계 두께는 아래 놓이는 재료의 격자 구조, 반도체 재료의 조성, 및 반도체 재료층이 형성되는 성장 조건에 따른다. 변위들은 격자 파라미터 불일치가 반도체 재료층 및 아래에 놓이는 기판 재료 간에 존재하는 경우에 임계 두께를 넘도록 형성될 수 있다. 이러한 층들을 에피텍셜로 형성하는 경우, 높은 도핑 농도 및 증가된 재료 두께가 전기적 비저항을 감소시키는데 바람직하다. 그러나, 도펀트의 농도 및 반도체 재료층의 두께가 증가함에 따라, 낮은 결함 밀도를 갖는 결정 구조를 유지하는 것이 점차 어렵게 된다.
예를 들어, 질화 인듐 갈륨(InXGa1 - XN) 디바이스들은, 질화 인듐 갈륨(InXGa1 -XN)을 각각 포함하는 하나 이상의 에피텍셜 디바이스 층(이는 함께 "디바이스 구조 스택"을 형성함)을 가공된 기판 상에 형성된 질화 갈륨의 시드 층(seed layer) 상에 성장시킴으로써, 가공된 기판 상에 형성될 수 있다. 질화 인듐 갈륨의 인접하는 층들의 결정 격자들 내의 임의의 불일치는 하나 이상의 질화 인듐 갈륨 디바이스 층들의 결정 격자의 변형을 야기할 수 있고, 이는 질화 인듐 갈륨 디바이스 층의 두께 및/또는 질화 인듐 갈륨 디바이스 층 내의 인듐의 농도를 효과적으로 제한할 수 있다. 격자 변형은 더 높은 인듐 내용물 및 증가된 두께를 갖는 질화 인듐 갈륨 디바이스 층들에서 더 문제가 된다. 반도체 재료층 내의 이러한 격자 변형의 존재는 여러 이유로 바람직하지 않을 수 있다. 예를 들어, 반도체 재료층 내의 격자 변형의 존재는 반도체 재료층에 결함(예컨대, 격자 변위)의 증가된 밀도, 반도체 재료층의 표면에서 바람직하지 않은 형태를 가져올 수 있고, 심지어 반도체 재료층에 균열의 형성을 가져올 수 있다. 더욱이, 반도체 재료층 내의 격자 변형의 존재는 반도체 재료층 내의 재료 상들의 바람직하지 않은 분리의 시작을 용이하게 할 수 있다. 불행히도, 현재 질화 인듐 갈륨에 매칭되는 이용가능한 기판 재료 격자는 고품질 재료 성막용으로 비현실적이다.
질화 인듐 갈륨 시드층이 그 위에 형성될 질화 인듐 갈륨 디바이스 층의 격자 파라미터와 일치하는 격자 파라미터를 갖는 방식으로 가공된 기판의 표면 상에 질화 인듐 갈륨 시드층을 형성하는 것은 어렵다. 결과적으로, 위에 놓이는 질화 인듐 갈륨 디바이스 층의 결정 격자는 아래 놓이는 질화 인듐 갈륨 시드층을 사용하는 경우 이의 형성시 변형될 것이다.
Hobart 등의, "Compliant Substrates: A Comparative Study of the Relaxation Mechanisms of Strained Films Bonded to High and Low Viscosity Oxides," Journal of Electronic Materials, 29(7):897-900 (2000)는 SiGe 섬들(islands)을 점성이 있는 규산보론인 유리(borophosphosilicate glass; BPSG) 유연 필름(compliant film)으로 이송하여 유연 기판을 제조하는 방법을 개시한다. 도 1a에 도시된 바와 같이, 고 및 저 점성 유리 유연 층들로 본딩(bond)되는 압축 변형된 헤테로에피텍셜(heteroepitaxial) Si0 .7Ge0 .3 필름(106)이 Si0 .7Ge0 .3 필름을 규산 보론 인 유리(104)로 덮인 실리콘 기판들로 이송하여 형성되었다. 800°C 부근의 온도에서, 이완(relaxation) 및 버클링(buckling)이 규산보론인 유리(104) 위에 놓이는 Si0.7Ge0.3 필름(108)에서 관측되었다.
Yin 등의, "Strain Relaxation of SiGe Islands on Compliant Oxide," J. App. Physics, 91(12):9716-9722 (2002)은 웨이퍼 본딩 기술에 의해 에피텍셜 Si0.7Ge0.3 필름을 규산보론인 유리로 이송하여 에피텍셜 Si0 .7Ge0 .3 필름을 형성하는 방법을 개시한다. 도 1b를 참조하면, 에피텍셜 Si0 .7Ge0 .3 필름을 이송한 후, Si0.7Ge0.3 필름이 사각형 섬들(114)의 배열로 패터닝된다. 규산보론인 유리(104) 상의 Si0 .7Ge0 .3 섬들(114)은 어닐링되어(annealed) 측면 확장 및 이완을 야기한다.
위의 내용을 통해, 예컨대 가공된 기판, 집적 회로(IC) 디바이스, 복사 방출 디바이스, 및 복사 센서 디바이스와 같은 반도체 구조 및 디바이스에서 인접하는 층들 간의 격자 파라미터 불일치 및 이에 따른 격자 변형을 감소시키기 위해 사용될 수 있는 방법들이 필요하다.
일부 실시예들에서, 본 발명은 반도체 구조 및 디바이스를 제조하는 방법을 포함한다. 방법들은 반도체 재료층을 통해 확장하고 적어도 부분적으로 유연 재료층을 통해 확장하는 복수의 개구를 형성하는 단계 및 유연 재료층을 리플로우하여(reflowing) 반도체 재료층의 나머지 부분들을 이완하는 단계를 포함한다. 방법은 반도체 재료층의 나머지 부분 위에 또 다른 반도체 재료를 성장하는 단계, 또 다른 반도체 재료에 대해 선택적인 유연 재료층의 일부를 제거하는 단계 및 유연 재료층을 리플로우하는 단계를 더 포함한다. 예를 들어, 또 다른 반도체 재료가 유연 재료층을 리플로우하는 것과 동시에 성장될 수 있다.
본 발명은 반도체 구조 또는 디바이스를 제조하는 방법의 추가적인 실시예를 포함한다. 반도체 재료층 및 기판 위에 놓이는 유연 재료층 각각의 일부가 제거되어 복수의 개구를 형성할 수 있다. 그 다음, 유연 재료층이 가열되어 이의 점성을 변경하여 반도체 재료층의 나머지 부분들이 이완되도록 한다. 또 다른 반도체 재료가 반도체 재료층의 나머지 부분들 위에 성장될 수 있고 반도체 재료층의 나머지 부분들 각각 간의 유연 재료층의 또 다른 부분이 제거될 수 있다. 유연 재료층의 또 다른 부분을 제거한 후, 유연 재료층이 리플로우되어 반도체 재료층의 나머지 부분이 더욱 이완되고 또 다른 반도체 재료가 이완되도록 할 수 있다. 반도체 재료는 이완된(또는 부분적으로 이완된) 반도체 재료의 연속적인 층이 형성될 때까지 각 개구들 내에서 실질적으로 횡방향으로 성장될 수 있다. 그 다음, 반도체 재료의 수직방향 성장이 수행되어 원하는 두께를 달성할 수 있다.
또 다른 실시예들에서, 본 발명은 가공된 기판을 형성하는 방법을 포함한다. 예를 들어, 질화 인듐 갈륨의 에피텍셜 층이 유리 재료층을 포함하는 기판 상에 성장되거나 아니면 형성될 수 있다. 질화 인듐 갈륨의 층의 일부 및 유리 재료층의 일부가 제거되어 부분적으로 유리 재료층을 통해 확장되는 복수의 개구를 형성할 수 있다. 유리 재료층이 그 점성을 감소시키기에 충분한 온도로 가열될 수 있다.
본 발명의 추가적인 실시예들은 본 명세서에서 설명되는 반도체 구조 또는 디바이스들을 제조하는 방법 동안 형성되는 중간 구조를 포함한다. 중간 구조들은 III-V형 반도체를 통해 확장되고 부분적으로 베이스 기판 위에 놓이는 유리 재료층 내로 확장되는 복수의 개구를 포함할 수 있다. 유리 재료층은 이의 재분배(redistribution)를 제공하는데 충분한 변경가능한 점성을 나타낼 수 있다. 중간 구조는 유리 재료층 및 III-V형 반도체 간에 배치되는 희생 재료를 더 포함할 수 있다. III-V형 반도체는 희생 재료와 평면을 이루거나, 그 위에 형성될 수 있다.
본 발명의 실시예들은 또한 가공된 기판을 포함한다. 가공된 기판은 기판 위에 놓이는 유연 재료층 상에 배치되는 반도체 재료층을 포함할 수 있는데, 반도체 재료층은 이완된(또는 부분적으로 이완된) 격자 구조를 나타낸다. 가공된 기판은 각 개구에 배치되는 희생 재료를 더 포함할 수 있다.+
본 명세서가 특히 본 발명으로 고려되는 것을 특히 설명하고 특별히 청구하는 청구항들로 설명되지만, 본 발명의 장점들은 첨부된 도면과 함께 해석하는 경우 본 발명의 설명으로부터 보다 쉽게 명확히 알 수 있다.
도 1a 및 1b는 반도체 재료층을 포함하는 본 기술분야에 공지된 방법에 의해 형성되는 중간 구조의 횡단도.
도 2a 내지 2g는 본 발명의 방법의 실시예 동안에 형성될 수 있는 중간 구조의 간략화된 단면도.
도 2h는 도 2g에 도시된 중간 구조의 평면도.
도 3a 내지 3c는 본 발명의 방법의 실시예 동안 형성될 수 있는 중간 구조의 간략화된 단면도.
도 4a 내지 4c는 본 발명의 방법의 실시예 동안 형성될 수 있는 중간 구조의 간략화된 단면도.
도 5a 내지 5d는 본 발명의 방법의 실시예 동안 형성될 수 있는 중간 구조의 간략화된 단면도.
본 명세서에서 제시된 설명들은 임의의 특정 재료, 장치, 시스템 또는 방법의 실제 보기를 의미하는 것이 아니고, 단지 본 발명을 설명하는데 사용되는 이상적인 표현이다. 추가적으로, 도면들 간의 공통된 요소들은 동일한 참조 번호를 가질 수 있다.
본 명세서에서 사용되는 바와 같이, "III-V형 반도체 재료"라는 용어는 주기율표 IIIA 그룹(B, Al, Ga, In, 및 Tl)으로부터의 하나 이상의 원소 및 주기율표 VA 그룹(N, P, As, Sb, 및 Bi)으로부터의 하나 이상의 원소로 주로 구성되는 임의의 재료를 의미하고 포함한다.
본 명세서에서 사용되는, "II-VI형 반도체 재료" 용어는 주기율표의 IIB 그룹(Zn, Cd, 및 Hg)으로부터의 하나 이상의 원소 및 주기율표의 VIA 그룹(O, S, Se, Te, 및 Po)으로부터의 하나 이상의 원소로 주로 구성되는 임의의 재료를 의미하고 포함한다.
본 명세서에서 사용되는, "임계 두께"라는 용어는, 재료와 관련하여 사용되는 경우, 최대 두께를 의미하는 것으로, 이 두께를 넘어서면 재료 내에서 변위와 같은 결함의 형성이 쉽게 발생하게 된다.
본 명세서에서 사용되는, "가공된 기판"이라는 용어는 넓은 의미에서 둘 이상의 재료 층을 포함하고 그 위의 하나 이상의 반도체 디바이스의 제조를 위한 기판으로 사용되도록 의도된 임의의 기판을 의미하고 포함한다. 가공된 기판은, 예컨대 반도체 상의 절연체(semiconductor-on-insulator) 유형 기판을 포함한다.
본 명세서에서 사용되는, "재료의 에피텍셜 층"이라는 용어는 적어도 실질적으로 재료의 단일 결정이고 단일 결정이 공지의 결정학상의 방위를 나타내도록 형성되는 재료층을 의미한다.
본 명세서에서 사용되는, "성장 격자 파라미터"라는 용어는 반도체 재료의 에피텍셜 층과 관련하여 사용되는 경우, 반도체 재료층이 높아진 온도에서 에피텍셜로 성장됨에 따른 반도체 재료층에 의해 나타나는 평균 격자 파라미터를 의미한다.
본 명세서에서 사용되는, "격자 변형"이라는 용어는, 재료층에 대해 사용되는 경우, 재료층의 평면에 적어도 실질적으로 평행한 방향으로의 크리스탈 격자의 변형을 의미하고 압축 변형 또는 인장(tensile) 변형이 될 수 있다. 유사하게, "평균 격자 파라미터"라는 용어는, 재료층에 대하여 사용되는 경우, 재료층의 평면에 적어도 실질적으로 평행한 치수의 평균 격자 파라미터들을 의미한다.
마찬가지로, "변형된"이라는 용어는 결정 격자가 재료에 대한 정상 간격으로부터 변형되어(예컨대, 신장(stretch)되거나 압축되어) 그 격자 간격이 균일한 이완된 결정 내의 이러한 재료에 대해 정상적으로 접하는 것과는 상이함을 나타내는데 사용된다.
본 명세서에서 사용되는 바와 같이, "격자 상수"라는 용어는 표면 평면에서 측정되는 유닛 셀의 원자들 간의 거리를 의미하고 포함한다.
본 명세서에서 사용되는 "이완(relax)" 또는 "이완되는(relaxed)"이라는 용어들 각각은 효과적으로 바람직한 방식으로 배향된 비대칭 유닛들(이를테면 원자들 또는 분자들)을 포함하는 변형되지 않은 결정학적 구조를 갖는 임의의 반도체 재료층을 의미하고 포함한다. "이완하는"이라는 용어는 벌크 위치에 대해 재료층 내의 원자들의 위치를 변경하여 재료 내의 격자 변형이 적어도 부분적으로 완화되고 재료가 평형 격자 상수에 근접하거나 도달하는 것을 의미하고 포함한다.
본 명세서에서 사용되는 바와 같이, "리플로우(reflow)"라는 용어는 재료를 가열하거나 다른 방식으로 처리하여 이것이 유연하게 되거나 감소된 점성을 가져 자신의 무게의 작용 하에서 스스로를 재분배할 수 있는 것을 의미하고 포함한다.
본 발명의 실시예들은 격자 변형의 정도를 제어 및/또는 선택하고 평균 격자 파라미터를 제어 및/또는 선택하는 반도체 재료층들(이를테면 예컨대 가공된 기판들 상의 III-V형 반도체 재료들의 에피텍셜 층들)의 제조를 용이하게 하는 방법 및 구조를 포함한다. 이러한 반도체 재료층들을 포함하는 반도체 구조들 또는 디바이스들을 제조하는 방법의 실시예들이 도 1 내지 8을 참조하여 아래에서 설명된다.
도 2a를 참조하면, 희생 기판(202)에 부착된 반도체 재료층(210)을 포함하는 제1 중간 구조(200)가 제조될 수 있다. 희생 기판(202)은 예를 들어 사파이어와 같은 균일(homogeneous) 또는 비균일 조성 재료(heterogeneous composite material)를 포함할 수 있다. 반도체 재료층(210)은 압축 및/또는 인장 변형의 수준을 감소시키는 것이 바람직하고, 예컨대 능동 반도체 디바이스의 제조의 일부로서 그 위에 하나 이상의 추가적인 반도체 재료층을 형성시키기 위한 시드 층으로서 최종적으로 사용될 수 있는 층을 포함한다.
일부 실시예들에서, 반도체 재료 층(210)은 단일 에피텍셜 층, 또는 복수의 반도체 재료 에피텍셜 층들을 포함할 수 있다. 더욱이, 일부 실시예들에서, 반도체 재료(210)의 층은 III-V형 반도체 재료의 에피텍셜 층을 포함할 수 있다. 비한정 예를 통해, 반도체 재료층(210)은 질화 갈륨(gallium nitride; GaN) 에피텍셜 층, 질화 인듐 갈륨(indium gallium nitride, InXGa1 - XN) 에피텍셜 층 및 질화 알루미늄 갈륨(aluminum gallium nitride, AlXGa1 - XN) 에피텍셜 층 중 적어도 하나를 포함할 수 있다.
도 2a에 도시된 바와 같이, 희생 기판(202)은 베이스 재료(204)를 포함할 수 있고, 선택적으로, 반도체 재료층(210) 및 베이스 재료(204) 간에 궁극적으로 배치되는 반도체 재료의 중간층(206)을 포함할 수 있다. 반도체 재료의 중간층(206)은 반도체 재료의 단일층 또는 반도체 재료의 복수층을 포함할 수 있고, 예컨대 반도체 재료층(210)을 희생 기판(202)의 베이스 재료(204) 상에 직접 형성하기 어렵거나 불가능한 경우 그 위에 반도체 재료층(210)을 형성하기 위한 시드층으로 사용될 수 있다. 도면들은 비율에 맞추어 도시되지 않고, 실제로, 반도체 재료의 중간층(206) 및 반도체 재료층(210)은 희생 기판(202)의 베이스 재료(204)의 두께에 비해 상대적으로 얇을 수 있다.
제한적이 아닌 예시적으로, 중간 구조(200)가 희생 기판(202)의 베이스 재료(204) 상에 형성되는 반도체 재료의 단일 중간층(206)을 포함할 수 있고, 반도체 재료층(210)이 반도체 재료의 중간층(206) 상에 형성될 수 있다. 하나의 특정한 비제한적 예로서, 반도체 재료 중간층(206)은 질화 갈륨(GaN)의 단일 에피텍셜층을 포함할 수 있고, 반도체 재료층(210)은 질화 인듐 갈륨(InXGa1 - XN)의 에피텍셜층을 포함할 수 있다.
도 2a에 도시된 중간 구조(200)를 형성하기 위해, 반도체 재료의 중간층(206)은 베이스 재료(204)의 주 표면 상에서 에피텍셜 성장되거나 다른 방식으로 형성될 수 있고, 그 다음 반도체 재료층(210)이 반도체 재료의 중간층(206) 위에서 에피텍셜 성장되거나 다른 방식으로 형성될 수 있다. 추가적인 실시예들에서, 반도체 재료층(210)은, 선택적으로 반도체 재료의 중간층(206)을 포함하지 않고 베이스 재료(204) 상에 직접 형성될 수 있다.
일부 실시예들에서, 반도체 재료의 중간층(206)은 예컨대 III-V형 반도체 재료와 같은 하나 이상의 반도체 재료층을 포함할 수 있고 이 위에 추가적인 반도체 재료층들의 에피텍셜 성장의 위해 충분한 두께를 갖도록 형성될 수 있다. 제한적이지 않은 예로, 반도체 재료의 중간층(206)(예컨대, 질화 갈륨층을 포함할 수 있음)이 약 0.01㎛에서 약 100㎛사이의 두께로 형성될 수 있고, 도핑되거나 도핑되지 않을 수 있으며, 극성, 반극성(semipolar), 또는 비극성(nonpolar)이 될 수 있다. 반도체 재료의 중간층(206)은 예컨대 HVPE(hydride vapor phase epitaxy), MOVPE(metal organic vapor phase epitaxy), 및 MBE(molecular beam epitaxy)와 같은 공지의 다양한 방법을 이용하여 성장될 수 있다. 추가적으로, 다양한 방법들이 반도체 재료의 중간층(206)을 형성하여 이의 변위 밀도, 이를테면 예컨대, ELO(epitaxial lateral over-growth), FIELO(facet-initiated epitaxial lateral over-growth), 인-시츄(in-situ) 마스킹, 및 웨이퍼 본딩을 감소시키는데 사용될 수 있다.
추가적인 실시예들에서, 반도체 재료의 중간층(206)은 예컨대 열 본딩, 열 압축 본딩 또는 열 초음파 본딩과 같은 공지의 집적 회로 제조 기술을 이용하여 희생 기판(202)에 본딩되거나 부착될 수 있다. 제한적이지 않은 예로, 반도체 재료의 중간층(206) 및 베이스 재료(204)가 서로를 인접해 있게 하고 이들을 충분한 시간 동안 (선택된 격자 파라미터를 반도체 재료층(210)으로 전달하는데 선택되는) 상승된 온도(예컨대, 적어도 섭씨 100도(100℃) 초과) 및 압력으로 유지하여 함께 본딩될 수 있다.
도 2a를 참고하면, 반도체 재료층(210)이 다양한 공지 기술을 이용하여 반도체 재료의 중간층(206) 상에 형성될 수 있다. 제한적이지 않은 예를 통해, 반도체 재료층(210)은 예컨대 약 10nm 및 약 100nm 사이의 임계 두께보다 작은 두께를 갖도록 형성되는 부정형(pseudomorpically)으로 변형된 질화 인듐 갈륨 층이 될 수 있다. 부정형으로 변형된 질화 인듐 갈륨 층을 형성함으로써, 결함 형성 및 상 분리를 통한 추가적인 이완은 더욱 제한될 수 있다. 반도체 재료층(210)의 임계 두께는 예컨대 공지되고 본 명세서에서는 자세히 설명되지 않은 화학적 조성물 및 성장 조건들과 같은 변수들에 기초하여 결정될 수 있다. 반도체 재료층(210)의 극성은 아래 놓이는 재료의 극성으로 변환될 수 있다. 예를 들어, 반도체 재료층(210)이 반도체 재료의 중간층(206) 위에 형성되는 경우, 반도체 재료층(210)은 반도체 재료의 중간층(206)의 극성을 물려받을 수 있다. 반도체 재료층(210)은 MOCVD(metallorganic chemical vapor deposition)와 같은 종래의 방법을 이용하여 반도체 재료의 중간층(206) 위에 형성될 수 있다.
도 2b에 도시된 바와 같이, 일부 실시예들에서, 중간 구조(200)는 희생 기판(202)의 베이스 재료(204) 위에 놓이는 유전 재료층(208)을 선택적으로 포함할 수 있고, 반도체 재료층(210)이 유전 재료층(208) 위에 형성되어 중간 구조(220)를 형성할 수 있다. 유전 재료층(208)은 선택적으로 베이스 재료(204)의 주요 표면 위에 형성될 수 있다. 유전 재료층(208)은 예컨대 산질화 실리콘(SiON), 질화 실리콘(Si3N4), 또는 이산화 실리콘(SiO2)을 포함할 수 있고, 예컨대 CVD(chemical vapor deposition), PVD(physical vapor deposition), 또는 ALD(atomic layer deposition)을 이용하여 형성될 수 있다. 반도체 재료층(210)은 예컨대 본딩 프로세스에 의해, 혹은 다른 방식으로 유전 재료층(208) 상에 형성될 수 있다. 도 2b의 실시예는 재료(210)가 극성인 경우 특히 적절하고, 최종 구조는 주어진 최종 극성을 나타낸다.
일부 실시예들에서, 반도체 재료층(210)은 c-평면 재료가 아닌 m-평면 또는 a-평면 재료로서 성장되거나 형성될 수 있다. M-평면 및 a-평면 III-질화 재료들은 갈륨 및 질소 면들이 없는 비극성 방위이다.
도 2c를 참조하면, 희생 기판(202)의 반대 측에, 반도체 재료층(210)이 본딩 기판(216)으로 본딩되거나 부착되어 중간 구조(230)를 형성할 수 있다. 본딩 판(216)은 재료(222) 및 궁극적으로 지지 재료(support material)(222) 및 반도체 재료층(210) 사이에 배치되는 유연 재료층(218)을 포함할 수 있다. 지지 재료(222)는 위에 놓이는 유연 재료층(218)에 대한 기계적인 지지를 제공하는 균일 재료 또는 비균일(즉 조성물) 재료를 포함할 수 있다. 일부 실시예들에서, 지지 재료(222)는 베이스 재료(204)와 동일하거나 실질적으로 유사한 열 특성을 갖는 재료를 포함할 수 있다. 제한적이지 않은 예로, 지지 재료(222)는 사파이어, 실리콘, III-비화물, 석영(SiO2), 용융 실리카(fused silica)(SiO2) 유리, (이를테면, 예컨대 ZERODUR®의 상표로 Duryea, Pennsylvania의 Schott North America, Inc.에 의해 판매되는) 유리-세라믹 조성 재료, 또는 (예컨대, SiO2-TiO2 또는 Cu2-Al2O3-SiO2와 같은) 융합된 실리카 유리 조성 재료를 포함할 수 있다.
유연 재료층(218)은 본딩 기판(216)의 반도체 재료층(210)으로의 본딩을 용이하게 하는데 사용될 수 있고 예컨대 반도체 재료층(210)의 성장 온도 이하의 유리 전이 온도(glass transition temperature)(Tg)를 갖는 재료를 포함할 수 있다. 비제한적인 예로서, 유연 재료층(218)은 산화물, 규산인 유리(phosphosilicate glass; PSG), 규산보론(borosilicate; BSG), 규산보론인 유리(borophosphosilicate glass; BPSG), 폴리이미드(polyimide), 도핑되거나 도핑되지 않은 의사-비유기(quasi-inorganic) 실록산 스핀-온-유리(siloxane spin-on-glass; SOG), 비유기 스핀-온-유리(즉, 메틸-, 에틸-, 페넬-, 또는 부틸-), 및 도핑되거나 도핑되지 않은 규산염 중 적어도 하나를 포함할 수 있다. 비제한적인 예로, 본딩 기판(216) 및 반도체 재료층(210)은 이들을 인접해 있게 하고 이들을 충분한 시간동안 (선택된 격자 파라미터를 반도체 재료층(210)으로 전달하는데 선택되는) 상승된 온도(예컨대, 적어도 섭씨 100도(100℃) 초과) 및 압력으로 유지하여 함께 본딩될 수 있다.
반도체 재료층(210)이 질화 인듐 갈륨(InxGa1 - xN) 에피텍셜 층을 포함하고 반도체 재료 중간층(206)이 질화 갈륨(GaN)을 포함하는 실시예들에서, 본딩 기판(216)이 예컨대 약 섭씨 800도(800℃)의 온도에서 질화 인듐 갈륨층에 본딩되어 그 평균 격자 파라미터가 변형되지 않은 평균 격자 파라미터와 적어도 실질적으로 동일하도록 질화 인듐 갈륨의 부정형으로 변형된 층이 신장되게 할 수 있다.
도 2d에 도시된 바와 같이, 반도체 재료층(210)을 본딩 기판(216)에 본딩시킨 후, 반도체 재료층(210)이 본딩 기판(216)과 함께 희생 기판(202)으로부터 분리될 수 있다(또는 희생 기판(202)이 반도체 재료층(210)으로부터 분리될 수 있다). 선택적으로, 반도체 재료의 중간층(206)이 반도체 재료층(210) 및 본딩 기판(216)과 함께 베이스 재료(204)로부터 분리될 수 있다. 희생 기판(202)의 반도체 재료의 중간층(206)으로부터의 분리, 또는 희생 기판(202)의 반도체 재료층(210)으로부터의 분리는 예를 들어, 그라인딩(grinding) 프로세스, 에칭 프로세스, 연마(polishing) 프로세스, 또는 레이저 리프트-오프(laser lift-off) 프로세스와 같은 다양한 화학적, 열적, 또는 기계적 프로세스에 의해 수행될 수 있다. 방법은 반도체 재료층(210) 전체를 또는 이의 일부만을 희생 기판(202)으로부터 제거하여 수행될 수 있다. 도 2b의 희생 기판을 활용하는 실시예들에서, 층(210)이 예컨대 베이스 재료(204)를 통한 에칭, 그라인딩 또는 레이저 조사(laser irradiation) 및 유전 재료(208)의 레벨에서의 분리(detach)를 이용하여 베이스 재료(204)의 제거에 의해 베이스 재료(204)로부터 분리되거나 떨어질 수 있다.
제한적이지 않은 예로서, SMART CUTTM 프로세스와 같은 업계 공지의 프로세스가 베이스 재료(204)를 분리시키는데 사용될 수 있고, 선택적으로 반도체 재료의 중간층(206)을 반도체 재료층(210)으로부터 분리하는데 사용될 수 있다. 이러한 프로세스들은 예컨대, Breul의 미국 특허 제RE39,484호, Aspar 등의 미국 특허 제6,303,468호, Aspar 등의 미국 특허 제6,335,258호, Moriceau등의 6,756,286호, Aspar 등의 6,809,044호, 및 Aspar 등의 6,946,365호에 자세히 설명된다.
도 2a를 다시 참고하면, 복수의 이온(예컨대, 수소 또는 비활성 가스 이온)이 중간 구조(200) 내로 주입될 수 있다. 예를 들어, 이온들이 반도체 재료층(210)에 인접하는 중간 구조(200) 일 측 위에 위치하는 이온 소스(도시되지 않음)로부터 중간 구조(200) 내로 주입될 수 있다. 도 2a에서 방향 화살표(214)로 나타난 바와 같이, 이온들이 반도체 재료층(210)에 실질적으로 수직인 방향을 따라 중간 구조(200) 내로 주입될 수 있다. 공지된 바와 같이, 이온들이 중간 구조(200) 내로 주입될 수 있는 깊이는 적어도 부분적으로 이온들이 중간 구조(200) 내로 주입되는 에너지의 함수이다. 일반적으로, 적은 에너지로 주입되는 이온들은 상대적으로 얕은 깊이로 주입되는 반면, 더 높은 에너지로 주입되는 이온들은 상대적으로 깊은 깊이로 주입된다.
제한적이지 않은 예로, 이온들은 이온들을 중간 구조(200) 내의 원하는 깊이 D에 이온들을 주입하도록 선택되는 사전결정된 에너지로 중간 구조(200) 내로 주입될 수 있다. 공지된 바와 같이, 불가피하게 적어도 일부 이온들은 원하는 주입 깊이와는 다른 깊이로 주입될 수 있고, 반도체 재료층(210)의 노출된 표면으로부터 중간 구조(200) 내로의 깊이의 함수로서의 이온들의 농도 그래프는 원하는 주입 깊이에서 최대값을 갖는 일반적으로 종 모양의(대칭 또는 비대칭) 커브를 나타낼 수 있다.
중간 구조(200) 내로의 주입시, 이온들은 중간 구조(200) 내의 이온 주입층(212)을 정의할 수 있다. 이온 주입층(212)은 중간 구조(200) 내의 최대 이온 농도의 평면과 정렬되는 (예컨대, 이를 중심으로 하는) 중간 구조(200) 내의 층 또는 영역을 포함할 수 있다. 이온 주입층(212)은 중간 구조(200)가 아래에서 보다 자세히 설명될 수 있는 후속 프로세스에서 쪼개지거나 균열될 수 있는 중간 구조(200) 내의 취약 영역을 정의할 수 있다.
본 발명의 일부 실시예들에서, 이온 주입층(212)은 반도체 재료층(210) 및 반도체 재료의 중간층(206) 중 한쪽 또는 양쪽에 배치될 수 있다. 즉, 이온 주입층(212)이 도 2a에 도시된 바와 같이, 반도체 재료층(210) 내에 완전히 배치될 수 있거나, 반도체 재료층(210) 내에 부분적으로 및 반도체 재료의 중간층(206) 내에 부분적으로(도시되지 않음) 배치될 수 있다. 하나의 특정한 제한적이지 않은 예로, 일부 실시예들에서, 이온 주입층(212)이 약 100nm 및 약 300nm 사이의 깊이로 반도체 재료층(210) 내로 확장할 수 있다. 추가적인 실시예들에서, 이온 주입층(212)이 반도체 재료의 중간층(206) 내로 확장할 수 있다.
도 2d를 다시 참고하면, 본딩 기판(216)을 베이스 기판(202)의 반대 측 상의 반도체 재료층(210)으로 부착하여 중간 구조(230)를 형성한 후, 도 2c와 관련하여 이전에 설명된 바와 같이, 중간 구조(230)는 추가적인 프로세스들, 예컨대 열 처리 프로세스를 받아서, 중간 구조(230)가 이온 주입층(212)을 따라 쪼개지거나 균열되도록하여, 도 2d에 도시된 중간 구조(240)를 형성한다. 즉, 반도체 재료층(210) 및, 선택적으로 아래 놓이는 반도체 재료 중간층(206)의 일부(206')가 중간 구조(230, 도 2c)의 열처리에 따라 반도체 재료 중간층(206)의 나머지 일부 및 아래에 놓이는 베이스 기판(204)으로부터 층이 갈라질 수 있다.
선택적으로, 일부 실시예들에서, 유전 재료층(도시되지 않음)이 반도체 재료층(210) 및 선택적으로 아래에 놓이는 반도체 재료의 중간층(206)의 일부(206’)를 분리한 후 반도체 재료층(210) 위에 형성될 수 있다. 도 2b와 관련하여 이전에 설명된 바와 같이, 유전 재료층은, 예컨대 이산화 실리콘 또는 질화 실리콘을 포함할 수 있고, 공지된 방법에 의해 형성될 수 있다. 유전 재료층이 반도체 재료층(210) 위에 형성되어 발명의 후속 프로세스들에서, 즉 변형 이완 프로세스 다음에서 고품질 평면 반도체 재료층(210)을 얻을 수 있다.
도 2e에 도시된 바와 같이, 마스크 재료(223)가 반도체 재료층(210) 위에, 그리고 선택적으로, 일부 실시예들에서, 반도체 재료 중간층(206) 또는 유전 재료층(208, 도 2b) 위에 형성되고 프로세싱될 수(예컨대, 패터닝) 있다. 마스크 재료(223)는 아래에 있는 재료들, 이를테면 반도체 재료층(210), 유연 재료층(218) 및 선택적으로 반도체 재료의 중간 층(206)에 대한 원하는 에칭 깊이 및 저항에 기초하여 선택될 수 있다. 비제한적인 예로서, 마스크 재료(223)는 포토레지스트 재료 또는 하드마스크 재료, 이를테면 산화 재료, 질화 재료, 또는 금속 재료(즉, 크롬 또는 티타늄)를 포함할 수 있다. 반도체 재료층(210)의 표면을 각각 노출하는 복수의 구멍(224)은 공지의 방법을 이용하여 마스크 재료(223)를 패터닝하여 형성될 수 있다.
도 2f에 도시된 바와 같이, 반도체 재료층(210)의 일부 및 유연 재료층의 나머지 부분(218')이 예컨대 이방성 반응(antisotropic reactive) 이온(즉, 플라즈마) 에칭 프로세스, 예컨대 이를 테면 유도 결합 플라즈마(inductively coupled plasma; ICP) 에칭 프로세스, 또는 등방성(isotropic) 에칭 프로세스, 예컨대 습식 에칭 프로세스를 이용하여 마스크 재료(223) 내의 구멍들(224)을 통해 제거되어 개구들(227) 간에서 돌출하는 구조들(226)을 형성할 수 있다. 개구들(227) 각각은 유연 재료층(218')의 나머지 부분으로 부분적으로 확장될 수 있다. 비제한적인 예로, 반도체 재료층(210)은 질화 인듐 갈륨일 수 있고, 유연 재료층의 나머지 부분(218')은 규산보론인 유리일 수 있으며, 마스크 재료(223)는 포토레지스트일 수 있고, 염소 함유 플라즈마가 개구들(227)을 형성하는데 사용될 수 있다. 구조들(226)을 통해 확장되고 선택적으로 유연 재료층의 나머지 부분(218') 내로 확장되는 개구들(227)의 형성 후, 마스크 재료(223)가 반도체 구조(260)로부터 제거될 수 있다.
구조들(226) 각각은 반도체 재료층(210)의 일부 및 유연 재료층(218)의 일부를 포함할 수 있다. 구조들(226) 각각은 약 5㎛에서 약 1mm 사이의 측면 치수 X1을 갖도록 형성될 수 있고, 약 1㎛ 및 100㎛ 사이의 거리 d1에 의해 인접 구조들(226)로부터 이격될 수 있다.
도 2g에 도시된 바와 같이, 유연 재료(218')의 나머지 부분의 점성이 변경되어 도 2f에 도시된 구조들(226)의 이완을 야기하여, 이완된(또는 부분적으로 이완된) 구조들(228)을 형성할 수 있다. 비제한적인 예로, 유연 재료의 나머지 부분(218')이 예컨대, 오븐(oven), 화로(furnace), 또는 성막 리액터(deposition reactor)를 이용하여 리플로우가 발생하기 시작하도록 그 점성을 감소시키기에 충분한 온도로 가열될 수 있다. 적절한 온도는 유연 재료의 일부(218')의 조성 및 점성의 원해지는 감소에 기초하여 결정될 수 있다. 일부 실시예들에서, 유연 재료의 일부(218')는 그것의 유리 전이 온도(Tg) 이상의 온도에 노출될 수 있는데, 이 점에서 유연 재료층(218')의 점성이 감소되어 유연 재료의 일부(218')가 리플로우하기 시작한다. 비제한적인 예로, 유연 재료의 일부(218')는 규산보론인 유리(BPSG)를 포함할 수 있고 반도체 구조(270)는 보론 및 인의 콘텐츠 퍼센트에 따른 온도로 가열될 수 있다. 비제한적인 예로, 유연 재료의 일부(218')가 4% 중량의 보론 및 4% 중량의 인을 포함하는 규산보론인 유리인 경우, 반도체 구조(270)는 약 섭씨 600도(600℃)보다 높은 온도에 노출될 수 있다. 반도체 구조(270)를, 유연 재료의 일부(218')를 리플로우하기에 충분한 온도로 가열하는 겻은 위에 놓이는 반도체 재료의 구조들(226, 도 2f에 도시됨)을 이완하거나 부분적으로 이완하여 감소된 격자 변형을 갖는 이완된(또는 부분적으로 이완된) 구조들(228)을 형성하고 적어도 부분적으로 유연 재료의 일부(218')를 재분배하여 실질적으로 평면층을 형성할 수 있다.
도 2h는 도 2g에 도시된 반도체 구조(270)의 탑-다운(top-down) 도이다. 유연 재료의 일부(218')의 리플로우동안, 이완 프로세스는 구조들의 주변 영역들로부터 중앙 영역들로 진행할 수 있는데, 이는 이완된(또는 부분적으로 이완된) 구조들(228)의 확장을 야기할 수 있다. 유연 재료의 일부(218')의 점성을 변경하는 것은 반도체 재료 내의 원자들의 재편성(reorganization)으로 인도하여, 반도체 재료의 구조들(226)의 측면 수치 X1보다 큰 측면 수치 X2를 갖는 복수의 이완된(또는 부분적으로 이완된) 구조들(228, 도 2f)을 형성할 수 있다. 이완된(또는 부분적으로 이완된) 구조들(228)은 이완 전의 구조들(226)(도 2f)간의 거리 d1보다 작을 수 있는 거리 d2만큼 서로 분리될 수 있다. 이완된(또는 부분적으로 이완된) 구조들(228)은 반도체 재료층(210, 도 2a)에 비해 실질적으로 감소되거나 제거된 압축 또는 인장 격자 변형을 나타낼 수 있다. 비제한적인 예로, 각 이완된(또는 부분적으로 이완된) 구조들(228)은 약 10㎛ 및 약 1000㎛ 사이의 측면 치수(즉, 폭 또는 길이) X2를 가질 수 있고 약 0.5㎛ 및 약 20㎛ 사이의 거리 d2만큼, 인접하는 이완된(또는 부분적으로 이완된) 구조들(228)로부터 이격될 수 있다. 이완된(또는 부분적으로 이완된) 구조들(228)의 치수 및 간격은 제조되는 반도체 구조 또는 디바이스의 원하는 크기에 대응하도록 선택될 수 있다. 비제한적인 예로, 발광 다이오드 제조에 있어 다이오드 크기(즉, 다이 크기)는 폭이 약 1000㎛ 및 길이가 1000㎛가 될 수 있다. 유사하게, 구조들의 치수는 레이저 다이오드 제조를 위해 원해지는 공동(cavity) 구조의 폭 및 길이에 대응하도록 설계될 수 있다.
이완된(또는 부분적으로 이완된) 반도체 재료층들을 포함하는 반도체 구조들을 형성하는데 사용될 수 있는 방법의 또 다른 실시예가 도 3a-3c를 참조하여 설명된다. 도 3a를 참조하면, 반도체 구조(300)가 도 2g를 참조하여 이전에 설명된 것과 같이 유연 재료(218') 위에 놓이는 반도체 재료를 포함하는 이완된(또는 부분적으로 이완된) 구조들(228) 위에 또 다른 반도체 재료층(232) 및 마스크 재료층(234)을 형성하여 형성될 수 있다. 일부 실시예들에서, 반도체 재료(232)의 또 다른 층이 유연 재료(218') 위에 비효과적으로 성막하는데 선택되는 재료들로부터 형성될 수 있다. 비제한적인 예로, 이완된(또는 부분적으로 이완된) 섬들(228)은 질화 인듐 갈륨 In0 .08Ga0 .92N을 포함할 수 있고 반도체 재료(232)의 또 다른 층은 질화 인듐 갈륨 In0 .13Ga0 .87N을 포함할 수 있으며 성장 방법 이를 테면, 예컨대 MOCVD(metalorganic chemical vapor deposition), 또는 MOVPE(metalorganic vapor phase epitaxy)를 이용하여 형성될 수 있다. 예를 들어, 만약 반도체 재료(232)의 또 다른 층이 질화 인듐 갈륨이면, 유연 재료(218') 상의 III-질화 재료의 비효과적 핵형성이 유연 재료 상의 질화 인듐 갈륨 재료의 성장을 막는다. 마스크 재료(234)가 반도체 재료(232)의 또 다른 층 위에서 형성 및 프로세싱(예컨대, 패터닝)될 수 있다. 예를 들어, 반도체 재료층이 유연 재료(218') 위에 선택적으로 형성될 수 있고 포토레지스트는 본 명세서에서 설명되지 않은 종래의 리소그래피 기술을 이용하여 패터닝되고, 유연 층(218')에 영향을 주지 않는 종래의 습식 현상기(wet developer)를 이용하여 현상될 수 있다. 또 다른 비제한적인 예로, 마스크 재료(324)는 또 다른 반도체 재료층(232) 위에 등각으로 성막될 수 있는 금속 재료 또는 질화 실리콘을 포함할 수 있고, 공지의 기술이면서 본 명세서에서 설명되지 않은 종래의 기술들을 이용하여 패터닝되고 에칭될 수 있다.
도 3b에 도시된 바와 같이, 유연 재료(218″)의 나머지 부분 내로 적어도 부분적으로 확장하는 개구들(236)이 마스크 재료(234) 그리고, 선택적으로 이완된(또는 부분적으로 이완된) 구조들(228) 및 반도체 재료의 또 다른 층(232)고 관련하여, 도 3a에 도시된 유연 재료(218')의 일부를 제거하여 형성될 수 있다. 개구들(236)은 습식 에칭 프로세스 또는 건식 에칭 프로세스를 이용하여 형성될 수 있다. 예를 들어, 유연 재료(218″)는 규산보론인 유리를 포함할 수 있고 염소 함유 플라즈마가 그 안에 개구들(236)을 형성하는데 사용될 수 있다.
도 3c를 참고하면, 유연 재료층(218″)의 점성이 감소되어(즉, 리플로우되어) 위에 놓이는 이완된(또는 부분적으로 이완된) 구조(228) 및 반도체 재료의 또 다른 층(232)으로 하여금 어느 정도 이완되도록 한다. 유연 재료(218″)의 점성은 반도체 구조(320)를 충분한 온도에 노출시켜 유연 재료층(218)이 리플로우되도록 함으로써 변경될 수 있다. 예를 들어, 유연 재료(218″)는 그 유리 전이 온도(Tg) 위의 온도로 가열되어 리플로우될 수 있고, 이완된(또는 부분적으로 이완된) 구조들(228) 및 또 다른 반도체 재료층(232)의 부분적 이완이 달성될 때까지 이 온도로 유지될 수 있다. 비제한적인 예로, 유연 재료(218″)는 규산보론인 유리를 포함할 수 있고 반도체 구조(320)가 약 600℃보다 높은 온도로 가열될 수 있다. 이완된(또는 부분적으로 이완된) 구조(228)가 질화 인듐 갈륨 In0 .08Ga0 .92N을 포함하고 또 다른 반도체 재료층(232)이 질화 인듐 갈륨 In0 .13Ga0 .87N을 포함하는 경우, 유연 재료(218″)의 점성을 변경하여 리플로우를 일으키는 것은 격자 변형을 경감시킬 수 있다. 도 3a 내지 3c를 참조하여 설명된 방법은 원하는 조성을 갖는 반도체 재료층들을 형성하기 위해 여러 번 반복될 수 있다. 유연 재료(218″)는 반복 동안 이의 제거를 용이하게 하기 위해 사전결정된 두께를 갖도록 형성될 수 있다. 도 3a 내지 3c를 참조하여 설명된 방법을 반복하여 증가된 인듐 콘텐츠를 갖는 이완된(또는 부분적으로 이완된) 질화 인듐 갈륨이 형성될 수 있다.
이완된(또는 부분적으로 이완된) 반도체 재료층들을 갖는 반도체 구조들을 형성하는데 사용될 수 있는 방법의 또 다른 실시예가 도 4a 내지 4d를 참조하여 아래에서 설명된다. 도 4a를 참조하면, 도 2g와 관련하여 설명된 바와 같이 지지 기판(222), 유연 재료층(218'), 및 이완된(부분적으로 이완된) 구조들(228)을 포함하는 반도체 구조(400)가 제공될 수 있다. 비제한적인 예로, 이완된(또는 부분적으로 이완된) 섬들(228) 각각이 질화 인듐 갈륨 In0 .08Ga0 .92N를 포함할 수 있고, 유연 재료층(218')은 규산보론인을 포함할 수 있으며, 지지 기판(222)은 사파이어를 포함할 수 있다.
이완된(또는 부분적으로 이완된) 구조들(228) 각각은 반도체 재료를 포함할 수 있고 ELO(epitaxial layer overgrowth)와 같은 성장 프로세스를 이용하여 반도체 재료를 성장시켜 점선으로 도시된 바와 같이 측면으로 확장될 수 있다. 예를 들어, 반도체 재료, 이를테면 III-질화 재료의 측면 성장을 수행하는 방법이 출판물 Nam 등의 Lateral Epitaxy of Low Defect Density GaN Layers Via Organometallic Vapor Phase Epitaxy, Appl. Phys. Lett. Vol. 71, No. 18, Nov. 3, 1997, pp. 2638-2640, 및 Zheleva 등의 Dislocation Density Reduction Via Lateral Epitaxy in Selectively Grown GaN Structures, Appl. Phys. Lett., Vol. 71, No. 17, Oct. 27, 1997, pp. 2472-2474에 개시되어 있다. 이완된(또는 부분적으로 이완된) 구조들(228)의 일반적 측면 성장이 화살표에 의해 도 4a에 나타난다.
측면 성장 프로세스가 아래에 놓이는 유연 재료(218')의 점성을 변경하기에 충분한 온도로 수행될 수 있고, 이는 이완된(또는 부분적으로 이완된) 구조들(228) 내의 반도체 재료 뿐만 아니라 점선으로 도시되는 측면 성장 반도체 재료(229)의 추가적인 이완을 용이하게 할 수 있다. 비제한적인 예로, 이완된(또는 부분적으로 이완된) 구조들(228)은 질화 인듐 갈륨을 포함할 수 있는데, 이는 질화 인듐 갈륨의 측면 성장을 용이하게 하는 시드층으로서 작용한다. 측면으로 성장된 반도체 재료(229)가 형성됨에 따라, 이는 이완된(또는 부분적으로 이완된) 구조들(228)의 격자 구조를 채택할 수 있다.
도 4b에 도시된 바와 같이, 측면으로 성장된 반도체 재료(229)는 이완된(또는 부분적으로 이완된) 구조들(228)이 융합되어 점선으로 도시된 연속적인 반도체 재료층(238)을 형성할 때까지 성장될 수 있는데, 이 후 성장 조건은 연속적인 반도체 재료층(238)이 도 4c에 도시된 바와 같이, 이완된(또는 부분적으로 이완된) 반도체 재료층(242)을 형성하는 원하는 두께로 수직으로 확장될 수 있도록 변경될 수 있다. 일부 실시예들에서, 이완된(또는 부분적으로 이완된) 반도체 재료층(242)이 HVPE, MOCVD, 및 MBE와 같은 종래의 프로세스를 이용하여 수직으로 반도체 재료를 성장시켜 형성될 수 있는 한편, 유연 재료(218')는 리플로우되어 이완된(또는 부분적으로 이완된) 반도체 재료층(242)을 더욱 이완한다. 이완된(또는 부분적으로 이완된) 구조들(228, 도 4a에 도시됨)과 동일하거나 실질적으로 유사한 격자 구조를 갖는 이완된(또는 부분적으로 이완된) 반도체 재료층(242)이 형성될 수 있다.
이완된(또는 부분적으로 이완된) 반도체 재료층들을 포함하는 반도체 구조들을 형성하는데 사용될 수 있는 방법의 또 다른 실시예가 도 5a 내지 5d를 참고하여 설명된다. 도 5a를 참조하면, 도 2g를 참조하여 이전에 설명된 바와 같이 지지 기판(222) 위에 놓이는 유연 재료(218') 상에 배치되는 이완된(또는 부분적으로 이완된) 구조들(228)을 포함하는 반도체 구조(500)가 제공될 수 있다. 안티-계면활성 재료층(244)이 유연 재료(218') 및 지지 재료(222) 위에 형성될 수 있다. 비제한적인 예로, 이완된(또는 부분적으로 이완된) 구조들(228)은 질소 함유 III-V형 반도체 재료를 포함할 수 있고 안티-계면활성 재료층(244)은 III-질화물이 빈약하게 응집하는 재료, 이를테면, 예컨대 이산화 실리콘 및 질화 실리콘 또는 이들의 혼합물을 포함할 수 있다.
도 5b를 참조하면, 안티-계면활성 재료층(244)의 일부가 RIE(reactive ion etching) 프로세스 또는 CMP(chemical-mechanical planarization) 프로세스를 이용하여 제거되어 안티-계면활성 재료층(244)을 통해 이완된(또는 부분적으로 이완된) 구조들(228)의 표면(246)을 노출시킬 수 있다.
도 5c에 도시된 바와 같이, 반도체 재료(248)가 시드 재료로서 점선들로 표시된 이완된(또는 부분적으로 이완된) 구조들(228)의 표면들(252)을 이용하여 ELO(epitaxial lateral over-growth)와 같은 프로세스에 의해 반도체 구조(520) 상에 형성될 수 있다. 반도체 재료(248)가 이완된 구조들(228)의 격자 구조를 채택할 수 있고, 따라서 이완된 반도체 재료층(254)을 형성하도록 성장될 수 있다. 반도체 재료(248)는 도 5d에 도시된 바와 같이, 원하는 두께를 갖는 연속적인 층을 형성하도록 성장될 수 있다.
예를 들어, 위에서 설명된 본 발명의 방법들의 실시예들을 이용하여, 가공된 기판(이를테면, 예컨대, 도 2a에 도시된 중간 구조(200))가 사파이어 기판 위에 놓이는 Ga-극성 질화 갈륨을 포함하는 노출된 반도체 재료의 시드층(206)을 포함하도록 형성될 수 있다. 반도체 재료의 시드층(206)이 이 위에 Ga-극성 질화 인듐 갈륨 In0 .8Ga0 .92N 에피텍셜 층(210)을 성장시키는데 사용될 수 있다. Ga-극성 질화 인듐 갈륨 In0 .8Ga0 .92N의 에피텍셜 층은 또 다른 사파이어 기판 위에 놓이는 규산보론인 유리 층에 웨이퍼 본딩될 수 있다. 질화 인듐 갈륨 In0 .8Ga0 .92N의 에피텍셜 층의 일부가 레이저 리프트-오프 프로세스를 이용하여 반도체 재료(106)의 시드층으로부터 분리될 수 있어 N-극성 질화 인듐 갈륨 In0 .8Ga0 .92N의 에피텍셜층이 또 다른 사파이어 기판 상에 남아있을 수 있다. 마스크 재료가 도포 및 패터닝되어 구조들을 형성하기 원하는 곳인 N-극성 질화 인듐 갈륨 In0 .8Ga0 .92N 에피텍셜 층의 영역들 위에 놓인다. 건식 에칭 프로세스(즉, 플라즈마 에칭 프로세스)가 마스크 재료에 대해 선택적인 N-극성 질화 인듐 갈륨 In0 .8Ga0 .92N 및 규산보론인 유리의 에피텍셜 층의 부분들을 제거하도록 수행될 수 있다. 마스크 재료의 나머지 부분들은 질화 인듐 게르마늄 In0 .8Ga0 .92N 구조들의 형성 후 제거될 수 있다. 반도체 구조는 규산보론인 유리층을 리플로우하여 구조들 내의 N-극성 질화 인듐 갈륨 In0 .8Ga0 .92N의 이완을 유발하는데 충분한 온도로 열적으로 처리될 수 있다. 그 다음, ELO(epitaxial layer overgrowth) 프로세스가 질화 인듐 갈륨의 연속적인 층이 원하는 두께로 형성될 때까지 질화 인듐 갈륨을 측면으로 성장시키기 위해 수행될 수 있다.
또 다른 예로, 가공된 기판(이를테면, 예컨대, 도 2a에 도시된 중간 구조(200))가 사파이어 기판 위에 놓이는 Ga-극성 질화 갈륨을 포함하는 노출된 반도체 재료의 시드층(206)을 포함하도록 형성될 수 있다. 반도체 재료의 시드층은 종래의 웨이퍼-본딩 프로세스를 이용하여 제2 사파이어 기판으로 부착될 수 있고 반도체 재료의 시드층(206)이 N-극성 질화 갈륨을 포함하도록 종래의 레이저 리프트-오프 프로세스를 이용하여 제거될 수 있다. N-극성 질화 인듐 갈륨 In0 .8Ga0 .92N의 에피텍셜 층이 반도체 재료의 시드층(206) 위에 형성될 수 있다. 마스크 재료는 N-극성 질화 인듐 갈륨 In0 .8Ga0 .92N의 에피텍셜 층 위에 형성 및 패터닝될 수 있다. 건식 에칭 프로세스(즉, 플라즈마 에칭 프로세스)가 마스크 재료 및 N-극성 질화 인듐 갈륨 In0 .8Ga0 .92N을 포함하는 구조들(126)을 형성하는 반도체 재료의 시드층(106)을 통해 노출되는 N-극성 질화 인듐 갈륨 In0 .8Ga0 .92N의 에피텍셜 층의 부분들을 제거하기 위해 수행될 수 있다. 구조들(126)의 형성 후, 마스크 재료(122)의 나머지 부분들이 제거될 수 있고 반도체 구조가 규산보론인 유리층을 리플로우하는데 충분한 온도로 열 처리되어 구조들 내의 N-극성 질화 인듐 갈륨 In0 .8Ga0 .92N의 이완을 야기할 수 있다. ELO 프로세스가 도 4c와 관련하여 설명된 바와 같이 반도체 재료의 연속적인 층이 형성될 때까지 N-극성 질화 인듐 갈륨 In0 .9Ga0 .1N을 측면으로 성장시키도록 수행될 수 있다. 이온 주입은 도 2a와 관련하여 설명된 바와 같이 이온 주입 층을 정의하는 원하는 깊이로 수행될 수 있다. 주입된N-극성 질화 인듐 갈륨 In0.8Ga0.92N은 제3 사파이어 기판으로 웨이퍼-본딩될 수 있고 이온 주입층에 의해 정의된 취약 영역을 따라 제2 사파이어 기판으로부터 분리될 수 있다. 이온 주입 프로세스 및 제거 프로세스는 각각이 원하는 두께의 N-극성 질화 인듐 갈륨 In0.8Ga0.92N를 갖는 원하는 수의 조성 기판들을 형성하도록 반복될 수 있다.
본 발명의 실시예들이 주로 질화 인듐 갈륨을 포함하는 반도체 재료층들을 참고하여 본 명세서에서 설명되었지만, 본 발명은 이에 한정되지 않고, 본 발명의 실시예들은 기타 III-질화물 재료들, 기타 III-V형 반도체 재료들의 층, 또는 기타 반도체 재료층(이를테면, 예컨대 II-VI 형 반도체 재료들의 층, 실리콘 층들, 및 게르마늄 층들)을 제공하는데 사용될 수 있다.
본 발명이 특정 바람직한 실시예들을 참조하여 본 명세서에서 설명되었지만, 당업자라면 이는 제한적이지 않은 것이라는 것을 알 수 있다. 오히려, 바람직한 실시예들에 여러 부가, 삭제 및 수정이 이하에 청구된 본 발명의 범위로부터 벗어나지 않으면서 가해질 수 있다. 또한, 발명자에 의해 고려되는 발명의 범위 내에 여전히 포함되면서 일 실시예로부터의 특징들이 또 다른 실시예의 특징들과 결합될 수 있다.

Claims (15)

  1. 반도체 구조 또는 디바이스를 제조하는 방법으로서,
    유연(compliant) 재료층 위에 놓이는 반도체 재료층을 기판 상에 제공하는 단계;
    반도체 재료층을 통해 및 부분적으로 유연 재료층을 통해 확장하는 복수의 개구를 형성하는 단계;
    상기 반도체 재료층의 나머지 부분들을 이완하도록 상기 유연 재료층의 점성을 변경하는 단계; 및
    상기 반도체 재료층의 이완된 상기 부분들 위에 또 다른 반도체 재료를 성장시키는 단계
    를 포함하는 반도체 구조 또는 디바이스 제조 방법.
  2. 제1항에 있어서,
    반도체 재료층을 통해 및 부분적으로 유연 재료층을 통해 확장하는 복수의 개구를 형성하는 단계는 질화 인듐 갈륨(indium gallium nitride)층을 통해 및 부분적으로 규산보론인(borophosphosilicate) 유리층을 통해 확장하는 복수의 개구를 형성하는 단계를 포함하는, 반도체 구조 또는 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 유연 재료층의 점성을 변경하는 단계는 상기 또 다른 재료층을 그것의 유리 전이 온도 이상의 온도로 가열하는 단계를 포함하는, 반도체 구조 또는 디바이스 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 재료층의 성막 온도 이하의 유리 전이 온도를 갖도록 상기 유연 재료층을 선택하는 단계
    를 더 포함하는 반도체 구조 또는 디바이스 제조 방법.
  5. 제1항에 있어서,
    질화 인듐 갈륨을 포함하도록 상기 반도체 재료층을 선택하는 단계
    를 더 포함하는 반도체 구조 또는 디바이스 제조 방법.
  6. 제1항에 있어서,
    또 다른 반도체 재료를 성장시키는 단계는 상기 반도체 재료층의 상기 이완된 부분들을 시드 재료(seed material)로서 이용하여 상기 또 다른 반도체 재료를 측면으로 성장시키는 단계를 포함하는, 반도체 구조 또는 디바이스 제조 방법.
  7. 제6항에 있어서,
    상기 또 다른 반도체 재료를 측면으로 성장시키는 단계는 상기 또 다른 반도체 재료로 하여금 상기 반도체 재료층의 상기 이완된 부분들의 격자 구조를 취하도록 하는 단계를 포함하는, 반도체 구조 또는 디바이스 제조 방법.
  8. 제1항에 있어서,
    상기 또 다른 반도체 재료를 상기 반도체 재료층의 상기 이완된 부분들 위에 성장시키는 단계는 상기 또 다른 반도체 재료를 측면으로 성막시켜 연속적인 반도체 재료층을 형성하는 단계를 포함하는, 반도체 구조 또는 디바이스 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 재료층의 나머지 부분들 및 이들 사이에서 노출되는 유연 재료층의 영역들 위에 희생 재료층을 형성하는 단계; 및
    상기 희생 재료층의 일부를 제거하여 상기 반도체 재료층의 상기 나머지 부분들의 표면들을 노출시키는 단계
    를 더 포함하는 반도체 구조 또는 디바이스 제조 방법.
  10. 제9항에 있어서,
    상기 반도체 재료층의 나머지 부분들 및 이들 사이에서 노출되는 유연 재료층의 영역들 위에 희생 재료층을 형성하는 단계는 III-질화물이 빈약하게 응집된 안티-계면활성(anti-surfactant) 재료층을 성막하는 단계를 포함하는, 반도체 구조 또는 디바이스 제조 방법.
  11. 제9항에 있어서,
    상기 희생 재료층의 일부를 제거하여 상기 반도체 재료층의 상기 나머지 부분들의 표면들을 노출시키는 단계는 상기 희생 재료층을 평탄화하여 실질적으로 평면의 표면을 형성하는 단계를 포함하는, 반도체 구조 또는 디바이스 제조 방법.
  12. 가공 기판(engineered substrate)으로서,
    기판 위에 놓이는 유연 재료층 상에 배치되는 InGaN 반도체 재료의 에피텍셜 층을 포함하고,
    상기 반도체 재료층은 이완된 격자 구조를 나타내는, 가공 기판.
  13. 제12항에 있어서,
    상기 반도체 재료층은 유리 재료층 위에 놓이는 복수의 구조를 포함하는, 가공 기판.
  14. 제12항에 있어서,
    상기 반도체 재료층은 연속적인 반도체 재료층을 포함하는, 가공 기판.
  15. 제12항에 있어서,
    유리 재료층 상에 배치되고 상기 반도체 재료층 아래에 놓이는 안티-계면활성 재료를 포함하는 복수의 구조를 더 포함하는 가공 기판.
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