CN102203904A - 形成具有减小的晶格应变的半导体材料层、半导体结构、装置的方法及包含具有减小的晶格应变的半导体材料层、半导体结构、装置的工程衬底 - Google Patents

形成具有减小的晶格应变的半导体材料层、半导体结构、装置的方法及包含具有减小的晶格应变的半导体材料层、半导体结构、装置的工程衬底 Download PDF

Info

Publication number
CN102203904A
CN102203904A CN2009801434490A CN200980143449A CN102203904A CN 102203904 A CN102203904 A CN 102203904A CN 2009801434490 A CN2009801434490 A CN 2009801434490A CN 200980143449 A CN200980143449 A CN 200980143449A CN 102203904 A CN102203904 A CN 102203904A
Authority
CN
China
Prior art keywords
material layer
semiconductor material
semiconductor
layer
biddability
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801434490A
Other languages
English (en)
Other versions
CN102203904B (zh
Inventor
昌塔尔·阿里纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN102203904A publication Critical patent/CN102203904A/zh
Application granted granted Critical
Publication of CN102203904B publication Critical patent/CN102203904B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • H01L21/786—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element the substrate being other than a semiconductor body, e.g. insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

本发明涉及制作半导体装置或结构的方法，其包含：形成上覆在顺从性材料层上的半导体材料结构；随后改变所述顺从性材料的粘度以使所述半导体材料结构松弛；及利用所述经松弛半导体材料结构作为籽晶层来形成连续的经松弛半导体材料层。在一些实施例中，所述半导体材料层可包括III-V型半导体材料，举例来说，氮化铟镓。在此类方法期间形成新颖的中间结构。工程衬底包含具有经松弛晶格结构的连续半导体材料层。

Description

形成具有减小的晶格应变的半导体材料层、半导体结构、装置的方法及包含具有减小的晶格应变的半导体材料层、半导体结构、装置的工程衬底
优先权主张
本申请案主张2008年10月30日提出申请的序列号为61/109,784的美国临时专利申请案“形成具有减小的晶格应变的半导体材料层、半导体结构、装置的方法及包含具有减小的晶格应变的半导体材料层、半导体结构、装置的工程衬底(METHODS OF FORMING LAYERS OF SEMICONDUCTOR MATERIAL HAVING REDUCED LATTICE STRAIN，SEMICONDUCTOR STRUCTURES，DEVICES AND ENGINEERED SUBSTRATES INCLUDING SAME)”的申请日期的权益。
技术领域
本发明大体来说涉及使用工程衬底制作半导体结构或装置、在制作半导体结构或装置期间形成的中间结构及供在制作半导体结构或装置时使用的工程衬底。
背景技术
使用包含一个或一个以上半导体材料层的衬底来形成各种各样的半导体结构及装置，包含(例如)集成电路(IC)装置(例如，逻辑处理器及存储器装置)、辐射发射装置(例如，发光二极管(LED)、共振腔发光二极管(RCLED)、垂直腔表面发射激光器(VCSEL))以及辐射感测装置(例如，光学传感器)。常规上，此类半导体装置以逐层方式(即，以光刻方式)形成于半导体衬底的表面上及/或所述表面中。
历史上，已在半导体装置制造工业中使用的此类半导体衬底的大部分已包括硅材料薄盘或“晶片”。此类硅材料晶片是通过以下步骤制作的：首先形成大的大体圆柱形硅单晶锭及随后垂直于所述单晶锭的纵向轴对其进行切割以形成多个硅晶片。此类硅晶片可具有大到约三十厘米(30cm)或大于约三十厘米(约十二英寸(12in)或大于约十二英寸)的直径。虽然硅晶片通常具有数百微米(例如，约700微米)或大于数百微米的厚度，但实际上仅使用所述半导体材料的位于所述硅晶片的主表面上的非常薄的层(例如，小于约三百纳米(300nm))来在所述硅晶片上形成有源装置。
已发现，半导体装置的速度及功率效率可通过将半导体衬底上的半导体材料的实际上用于形成所述半导体装置的部分与所述衬底的剩余块体半导体材料电绝缘而改进。因此，已开发所谓的“工程衬底”，其包含安置于电介质材料(例如，二氧化硅(SiO2)、氮化硅(Si3N4)或氧化铝(Al2O3))层上的相对薄的半导体材料层(例如，具有小于约三百纳米(300nm)的厚度的层)。任选地，所述电介质材料层可相对薄(例如，太薄以致不能够通过常规半导体装置制造设备进行处置)，且所述半导体材料及所述电介质材料层可安置于相对较大的主体或基底衬底上以促进通过制造设备处置整体工程衬底。因此，所述基底衬底在此项技术中通常称作“处置(handle)”或“处置(handling)”衬底。所述基底衬底也可包括半导体材料。
此项技术中已知各种各样的工程衬底且其可包含例如硅(Si)、锗(Ge)、III-V型半导体材料及II-VI型半导体材料等半导体材料。
举例来说，工程衬底可包含形成于基底衬底的表面上的III-V型半导体材料外延层，例如氧化铝(Al2O3)(其可称作“蓝宝石”)。使用此工程衬底，可在所述III-V型半导体材料外延层上方形成并处理额外材料层以在所述工程衬底上形成一个或一个以上装置。
由于当一种晶体形成于另一晶体上时不同材料层的原子彼此对准的自然趋势，当一半导体材料层形成(例如，以外延方式生长)于另一材料层(例如，不同半导体材料的下伏层)上方时，所述晶体往往伸展/压缩或“应变”以与下伏材料中的原子对准。经应变的半导体材料层的形成及使用为困难的，这是因为这些经应变的层可产生缺陷，例如由于邻近材料之间的晶格参数的不匹配所致的位错。取决于其特定组成，所述半导体材料层在缺陷及组成相分离开始产生之前可仅生长到特定厚度(通常称为“临界厚度”)。材料的临界厚度取决于下伏材料的晶格结构、半导体材料的组成及形成半导体材料层的生长条件。当半导体材料层与下伏衬底材料之间存在晶格参数不匹配时，高于临界厚度便可形成位错。当以外延方式形成这些层时，需要高掺杂浓度及增加的材料厚度两者以减小电阻率。然而，随着掺杂剂浓度及半导体材料层的厚度的增加，保持具有低缺陷密度的晶体结构变得越来越困难。
举例来说，可通过以下方式在工程衬底上形成氮化铟镓(InXGa1-XN)装置：在形成于所述工程衬底上的氮化镓籽晶层上生长各自包括氮化铟镓(InXGa1-XN)的一个或一个以上外延装置层(其一起形成“装置结构堆叠”)。邻近的氮化铟镓层的晶体晶格的任何不匹配均可在所述氮化铟镓装置层中的一者或一者以上的晶体晶格中诱发应变，此可有效地限制所述氮化铟镓装置层的厚度及/或所述氮化铟镓装置层中铟的浓度。在具有较高铟含量及增加的厚度的氮化铟镓装置层中晶格应变更成问题。出于若干个原因，半导体材料层中存在此晶格应变可为不合意的。举例来说，半导体材料层中存在晶格应变可导致所述半导体材料层中的增加的缺陷(例如，晶格位错)密度、所述半导体材料层的表面处的不合意形态，且甚至可导致在所述半导体材料层中形成裂纹。此外，半导体材料层中存在晶格应变可促进所述半导体材料层内材料相的不合意分离的开始。遗憾地，当前可用的与氮化铟镓匹配的衬底材料晶格对于高质量材料沉积目的来说是不切实际的。
难以按以下此方式在工程衬底的表面上形成氮化铟镓籽晶层：所述氮化铟镓籽晶层具有将匹配待形成于其上方的氮化铟镓装置层的晶格参数的晶格参数。因此，当使用下伏的氮化铟镓籽晶层来形成上覆的氮化铟镓装置层时，所述上覆的氮化铟镓装置层的晶体晶格将受到应变。
霍巴特(Hobart)等人的“顺从性衬底：对接合到高与低粘度氧化物的经应变膜的松弛机制的比较性研究(Compliant Substrates： A Comparative Study of the Relaxation Mechanisms of Strained Films Bonded to High and Low Viscosity
尹(Yin)等人的“顺从性氧化物上的SiGe岛状物的应变松弛(Strain Relaxation of SiGe Islands on Compliant Oxide)”(《J.应用物理》，91(12)：9716-9722(2002))揭示一种通过根据晶片接合技术将外延Si0.7Ge0.3膜转移到硼磷硅酸盐玻璃来形成所述外延Si0.7Ge0.3膜的方法。参考图1B，在转移所述外延Si0.7Ge0.3膜之后，将所述Si0.7Ge0.3膜图案化成若干个正方形岛状物114阵列。对硼磷硅酸盐玻璃104上的Si0.7Ge0.3岛状物114进行退火，从而导致横向扩张及松弛。
鉴于上述，需要可用于在半导体结构及装置(举例来说，工程衬底、集成电路(IC)装置、辐射发射装置及辐射传感器装置)中减小邻近层之间的晶格参数不匹配及其中的所得晶格应变的方法。
发明内容
在一些实施例中，本发明包含制作半导体结构或装置的方法。所述方法可包含形成延伸穿过半导体材料层且至少部分地穿过顺从性材料层的多个开口并使所述顺从性材料层回流以使所述半导体材料层的剩余部分松弛。所述方法可进一步包含在所述半导体材料层的所述剩余部分上方生长另一半导体材料、对所述另一半导体材料具有选择性地移除所述顺从性材料层的一部分并使所述顺从性材料层回流。举例来说，可生长所述另一半导体材料而同时使所述顺从性材料层回流。
本发明包含制作半导体结构或装置的方法的额外实施例。可移除上覆在衬底上的半导体材料层及顺从性材料层中的每一者的一部分以形成多个开口。此后，可加热顺从性材料层以更改其粘度，从而致使所述半导体材料层的剩余部分松弛。可在所述半导体材料层的剩余部分上方生长另一半导体材料且可移除所述半导体材料层的剩余部分中的每一者之间的顺从性材料层的另一部分。在移除所述顺从性材料层的另一部分之后，可使所述顺从性材料层回流以致使所述半导体材料层的剩余部分进一步松弛且致使所述另一半导体材料松弛。可在所述开口中的每一者内大致横向生长半导体材料直到形成连续的经松弛(或经部分地松弛)半导体材料层为止。此后，可执行所述半导体材料的垂直生长以实现所要厚度。
在又一些实施例中，本发明包含形成工程衬底的方法。举例来说，可在包含玻璃材料层的衬底上生长或以其它方式形成氮化铟镓外延层。可移除所述氮化铟镓层的一部分及所述玻璃材料层的一部分以形成部分地延伸穿过所述玻璃材料层的多个开口。可将所述玻璃材料层加热到足以降低其粘度的温度。
本发明的额外实施例包含在如本文中所描述的制作半导体结构或装置的方法期间形成的中间结构。所述中间结构可包含延伸穿过上覆在基底衬底上的III-V型半导体且部分地延伸到玻璃材料层中的多个开口。所述玻璃材料层可展现足以提供其再分布的可改变粘度。所述中间结构可进一步包含安置于所述玻璃材料层与所述III-V型半导体之间的牺牲材料。所述III-V型半导体可与所述牺牲材料在同一平面内或可形成于其上方。
本发明的实施例还包含工程衬底。所述工程衬底可包含安置于上覆在衬底上的顺从性材料层上的半导体材料层，其中所述半导体材料层展现经松弛(或经部分地松弛)晶格结构。所述工程衬底可进一步包含安置于所述开口中的每一者中的牺牲材料。
附图说明
尽管本说明书以特别指出并清楚地主张关于本发明的内容的权利要求书开头，但可通过结合附图阅读本发明的说明来更容易地弄清本发明的优点，附图中：
图1A及图1B是通过此项技术中已知的方法形成的包含半导体材料层的中间结构的横截面图；
图2A到图2G是可在本发明的方法的实施例期间形成的中间结构的简化横截面图；
图2H是图2G中所展示的中间结构的平面图；
图3A到图3C是可在本发明的方法的实施例期间形成的中间结构的简化横截面图；
图4A到图4C是可在本发明的方法的实施例期间形成的中间结构的简化横截面图；且
图5A到图5D是可在本发明的方法的实施例期间形成的中间结构的简化横截面图。
具体实施方式
本文中所呈现的图解说明并非打算作为任一特定材料、设备、系统或方法的实际视图，而仅仅是用于描述本发明的理想化表示。另外，在各图之间共用的元件可保持相同数字标号。
如本文中所使用，术语“III-V型半导体材料”意指且包含主要由来自周期表的IIIA族的一种或一种以上元素(B、Al、Ga、In及Tl)及来自周期表的VA族的一种或一种以上元素(N、P、As、Sb及Bi)构成的任一材料。
如本文中所使用，术语“II-VI型半导体材料”意指且包含主要由来自周期表的IIB族的一种或一种以上元素(Zn、Cd及Hg)及来自周期表的VIA族的一种或一种以上元素(O、S、Se、Te及Po)构成的任一材料。
如本文中所使用，术语“临界厚度”在相对于材料使用时意指高于其所述材料内的缺陷(例如，位错)形成便变得在能量上有利的最大厚度。
如本文中所使用，术语“工程衬底”在其最广泛意义上意指且包含包括两个或两个以上材料层且打算用作用于在其上制作一个或一个以上半导体装置的衬底的衬底。举例来说，工程衬底包含绝缘体上半导体型衬底。
如本文中所使用，术语“材料外延层”意指为所述材料的至少大致单晶体且已经形成使得所述单晶体展现已知的结晶定向的材料层。
如本文中所使用，术语“生长晶格参数”在相对于半导体材料外延层使用时意指随着在高温度下以外延方式生长所述半导体材料层由所述半导体材料层所展现的平均晶格参数。
如本文中所使用，术语“晶格应变”在相对于材料层使用时意指晶体晶格在至少大致平行于所述材料层的平面的方向上的应变且可为压缩应变或拉伸应变。类似地，术语“平均晶格参数”在相对于材料层使用时意指在至少大致平行于所述材料层的平面的尺寸上的平均晶格参数。
类似地，术语“经应变”用来指示晶体晶格已从此材料的正常间隔变形(例如，伸展或压缩)，使得其晶格间隔不同于针对此材料呈同质经松弛晶体时通常将遇到的晶格间隔。
如本文中所使用，术语“晶格常数”意指且包含在表面的平面中测量的单位晶胞的原子之间的距离。
如本文中所使用，术语“松弛(relax)”或“经松弛(relaxed)”中的每一者意指且包含具有以在能量上有利的方式定向的非对称单位(例如原子或分子)的未经应变结晶结构的任一半导体材料层。术语“松弛(relaxing)”意指且包含相对于块体位置改变材料层中原子的位置使得至少部分地减轻所述材料内的晶格应变且所述材料接近或达到其平衡晶格常数。
如本文中所使用，术语“回流”意指且包含加热或以其它方式处理材料使得其经软化或具有降低的粘度，以便其可在其自身重量的作用下使自身重新分布。
本发明的实施例包含促进制作具有受控及/或选定晶格应变度以及受控及/或选定平均晶格参数的半导体材料层(举例来说，在工程衬底上制作III-V型半导体材料的外延层)的方法及结构。下文参考图1到图8描述制作包含此类半导体材料层的半导体结构或装置的方法的实例性实施例。
参考图2A，可制作包含附接到牺牲衬底202的半导体材料层210的第一中间结构200。牺牲衬底202可包括同质或异质复合材料，举例来说，蓝宝石。半导体材料层210包括其中需要减小压缩及/或拉伸应变的等级且可最终用作(举例来说)用于在其上形成一个或一个以上额外半导体材料层(作为制作有源半导体装置的一部分)的籽晶层的层。
在一些实施例中，半导体材料层210可包括半导体材料的单个外延层或多个外延层。此外，在一些实施例中，半导体材料层210可包括III-V型半导体材料的外延层。借助非限制性实例，半导体材料层210可包括氮化镓(GaN)外延层、氮化铟镓(InxGa1-xN)外延层及氮化铝镓(AlxGa1-xN)外延层中的至少一者。
如图2A中所展示，牺牲衬底202可包含基底材料204且任选地包含最终安置于半导体材料层210与基底材料204之间的中间半导体材料层206。中间半导体材料层206可包含单个半导体材料层或多个半导体材料层且可用作(举例来说)用于在难以或不可能直接在牺牲衬底202的基底材料204上形成半导体材料层210时在其上形成半导体材料层210的籽晶层。所述图并非按比例展示且实际上中间半导体材料层206及半导体材料层210相对于牺牲衬底202的基底材料204的厚度可为相对薄的。
借助实例而非限制的方式，中间结构200可包括形成于牺牲衬底202的基底材料204上的单个中间半导体材料层206，且半导体材料层210可形成于中间半导体材料层206上。作为一个特定非限制性实例，中间半导体材料层206可包括单个氮化镓(GaN)外延层，且半导体材料层210可包括氮化铟镓(InxGa1-xN)外延层。
为了形成图2A中所展示的中间结构200，可在基底材料204的主表面上方以外延方式生长或以其它方式形成中间半导体材料层206，此后可在中间半导体材料层206上方以外延方式生长或以其它方式形成半导体材料层210。在额外实施例中，半导体材料层210可任选地直接形成于基底材料204上，而不包含中间半导体材料层206。
在一些实施例中，中间半导体材料层206可包含一个或一个以上半导体材料(举例来说，III-V型半导体材料)层且可形成为具有足以在其上以外延方式生长额外半导体材料层的厚度。借助非限制性实例，中间半导体材料层206(举例来说，其可包括氮化镓层)可形成为介于约0.01μm到约100μm之间的厚度，可经掺杂或未经掺杂且可为极性、半极性或非极性的。可使用此项技术中已知的各种方法来生长中间半导体材料层206，举例来说，氢化物气相外延(HVPE)、金属有机气相外延(MOVPE)及分子束外延(MBE)。另外，可在形成中间半导体材料层206时使用各种方法来减小其中的位错密度，举例来说，外延横向过生长(ELO)、小面起始的外延横向过生长(FIELO)、原位掩蔽及晶片接合。
在额外实施例中，可使用集成电路制作技术中已知的技术将中间半导体材料层206接合或附接到牺牲衬底202，举例来说，热接合、热压缩接合或热超声波接合。作为非限制性实例，可通过将中间半导体材料层206与基底材料204彼此抵靠地邻接，且将其维持于高温度(经选择以将选定晶格参数赋予半导体材料层210)(例如，至少高于一百摄氏度(100℃))及高压力下达充足时间量来将其接合在一起。
仍参考图2A，可使用此项技术中已知的各种方法在中间半导体材料层206上形成半导体材料层210。借助非限制性实例，半导体材料层210可以是形成为具有小于其临界厚度的厚度(举例来说，介于约10nm与约100nm之间)的经假同晶应变的氮化铟镓层。通过形成经假同晶应变的氮化铟镓层，可进一步抑制因缺陷形成及相分离所致的进一步松弛。可基于此项技术中已知且本文中不详细描述的变量(举例来说，化学组成及生长条件)来确定半导体材料层210的临界厚度。可将半导体材料层210的极性转换为下伏材料的极性。举例来说，在于中间半导体材料层206上方形成半导体材料层210的情况下，半导体材料层210可继承中间半导体材料层206的极性。可使用例如金属有机化学气相沉积(MOCVD)等常规方法在中间半导体材料层206上方形成半导体材料层210。
如图2B中所展示，在一些实施例中，中间结构200可任选地包含上覆在牺牲衬底202的基底材料204上的电介质材料层208，且可在电介质材料层208上形成半导体材料层210以形成中间结构220。可任选地在基底材料204的主表面上方形成电介质材料层208。电介质材料层208可包含(举例来说)氧氮化硅(SiON)、氮化硅(Si3N4)或二氧化硅(SiO2)，且可使用(举例来说)化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)来形成。可(举例来说)通过接合工艺将半导体材料层210转移或以其它方式形成于电介质材料层208上。当材料210为极性且最终结构应展现给定最终极性时，图2B的实施例特别适合。
在一些实施例中，可将半导体材料层210生长或形成为m平面或a平面材料而非c平面材料。m平面及a平面III氮化物材料为不具有镓或氮面的非极性定向。
参考图2C，在与牺牲衬底202相对的侧上，可将半导体材料层210接合或附接到接合衬底216以形成中间结构230。接合衬底216可包括支撑材料222及最终安置在支撑材料222与半导体材料层210之间的顺从性材料层218。支撑材料222可包括为上覆顺从性材料层218提供机械支撑的同质材料或异质(即，复合)材料。在一些实施例中，支撑材料222可包括具有与基底材料204相同或大致类似热特性的材料。借助非限制性实例，支撑材料222可包括蓝宝石、硅、III-砷化物、石英(SiO2)、熔融硅土(SiO2)玻璃、玻璃-陶瓷复合材料(举例来说，由宾夕法尼亚州杜里埃的北美肖特公司(Schott North America，Inc.of Duryea，Pennsylvania)以面标ZERODUR出售的玻璃-陶瓷复合材料)或熔融硅土玻璃复合材料(举例来说，SiO2-TiO2或Cu2-Al2O3-SiO2)。
顺从性材料层218可用来促进接合衬底216到半导体材料层210的接合，且可包括(举例来说)具有小于或等于约半导体材料层210的生长温度的玻璃转变温度(Tg)的材料。借助非限制性实例，顺从性材料层218可包括以下各项中的至少一者：氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐(BSG)、硼磷硅酸盐玻璃(BPSG)、聚酰亚胺、经掺杂或未经掺杂的准无机硅氧烷旋涂玻璃(SOG)、无机旋涂玻璃(即，甲基、乙基、苯基或丁基)以及经掺杂或未经掺杂的硅酸盐。借助非限制性实例，可通过将接合衬底216与半导体材料层210彼此抵靠地邻接，且将其维持于高温度(经选择以将选定晶格参数赋予半导体材料层210)(例如，至少高于一百摄氏度(100℃))及高压力下达充足时间量来将其接合在一起。
在其中半导体材料层210包括氮化铟镓(InxGa1-xN)外延层且中间半导体材料层206包括氮化镓(GaN)的实施例中，可在(举例来说)约八百摄氏度(800℃)的温度下将接合衬底216接合到所述氮化铟镓层以致使经假同晶应变的氮化铟镓层伸展使得其平均晶格参数至少大致等于其未经应变的平均晶格参数。
如图2D中所展示，在将半导体材料层210接合到接合衬底216之后，可将半导体材料层210连同接合衬底216一起与牺牲衬底202分离(或者可将牺牲衬底202与半导体材料层210分离)。任选地，可将中间半导体材料层206和半导体材料层210及接合衬底216一起与基底材料204分离。可通过各种化学、热或机械工艺(举例来说，通过研磨工艺、蚀刻工艺、抛光工艺或激光剥离工艺)来执行牺牲衬底202与中间半导体材料层206的分离或牺牲衬底202与半导体材料层210的分离。可执行所述方法以从牺牲衬底202移除整个半导体材料层210或其仅一部分。在利用图2B的牺牲衬底的实施例中，可通过采用(举例来说)穿过基底材料204的蚀刻、研磨或激光辐照消除基底材料204且在电介质材料208的层级处拆离而将层210与基底材料204分离或拆离。
借助实例而非限制的方式，可使用工业中已知的工艺(如SMART CUTTM工艺)来将基底材料204及(任选地)中间半导体材料层206与半导体材料层210分离。举例来说，此类工艺详细地描述于以下专利中：布乃尔(Bruel)的第RE39,484号美国专利、阿斯帕(Aspar)等人的第6,303,468号美国专利、阿斯帕等人的第6,335,258号美国专利、莫里克(Moriceau)等人的6,756,286、阿斯帕等人的6,809,044及阿斯帕等人的6,946,365。
再次参考图2A，可将多种离子(例如，氢或惰性气体离子)植入到中间结构200中。举例来说，可从定位于中间结构200的邻近半导体材料层210的侧上的离子源(未展示)将离子植入到中间结构200中。如由图2A中所展示的方向箭头214表示，可沿大致垂直于半导体材料层210的方向将离子植入到中间结构200中。如此项技术中已知，将离子植入到中间结构200中的深度至少部分地随借以将所述离子植入到中间结构200中的能量而变。一般来说，借助较小能量植入的离子将植入相对较浅的深度处，而借助较高能量植入的离子将植入相对较深的深度处。
作为非限制性实例，可借助经选择以将离子植入中间结构200内所要深度D处的预定能量将所述离子植入到中间结构200中。如此项技术中已知，不可避免地，至少一些离子可植入不同于所要植入深度的深度处，且所述离子的浓度随从半导体材料层210的经暴露表面到中间结构200中的深度而变的曲线图可展现在所要植入深度处具有最大值的大体钟形(对称或非对称)曲线。
在植入到中间结构200中之后，所述离子可即刻在中间结构200内界定离子植入层212。离子植入层212可在中间结构200内构成与中间结构200内的最大离子浓度平面对准(例如，以所述平面为中心)的层或区域。离子植入层212可界定中间结构200内的弱化带，可在后续工艺中沿所述弱化带使中间结构200裂开或断裂，如下文更详细地描述。
在本发明的一些实施例中，离子植入层212可安置在半导体材料层210及中间层半导体材料206中的一者或两者中。换句话说，离子植入层212可如图2A中所展示的那样整个地安置在半导体材料层210内，或者部分地安置在半导体材料层210内且部分地安置在中间半导体材料层206内(未展示)。作为一个特定非限制性实例，在一些实施例中，离子植入层212可延伸到半导体材料层210中介于约100nm与约300nm之间的深度。在额外实施例中，离子植入层212可延伸到中间半导体材料层206中。
再次参考图2D，在半导体材料层210的与基底衬底202相对的侧上将接合衬底216附接到半导体材料层210以形成中间结构230(如先前参考图2C所描述)之后，可使中间结构230经受进一步的工艺(例如，热处理工艺)以致使中间结构230沿离子植入层212裂开或断裂，借此形成图2D中所展示的中间结构240。换句话说，在对中间结构230(图2C)进行热处理之后，可即刻将半导体材料层210及(任选地)下伏中间半导体材料层206的一部分206′与中间半导体材料层206的剩余部分及下伏基底衬底204分层。
任选地，在一些实施例中，可在分离半导体材料层210及(任选地)下伏中间半导体材料层206的部分206′之后于半导体材料层210上方形成电介质材料层(未展示)。如先前相对于图2B所描述，所述电介质材料层可包括(举例来说)二氧化硅或氮化硅，且可通过此项技术中已知的方法来形成。可在半导体材料层210上方形成电介质材料层以在本发明的后续工艺(即，应变后松弛工艺)之后即刻实现高质量的平面半导体材料层210。
如图2E中所展示，可在半导体材料层210及(任选地，在一些实施例中)中间半导体材料层206或电介质材料层208(图2B)上方形成并处理(例如，图案化)掩模材料223。可相对于例如半导体材料层210、顺从性材料218及(任选地)中间半导体材料层206等下伏材料基于所要的蚀刻深度及电阻来选择掩模材料223。作为非限制性实例，掩模材料223可包括光致抗蚀剂材料或硬掩模材料，例如氧化物材料、氮化物材料或金属材料(即，铬或钛)。可接着通过使用此项技术中已知的方法对掩模材料223进行图案化来形成各自暴露半导体材料层210的表面的多个孔口224。
如图2F中所展示，可使用(举例来说)各向异性反应性离子(即，等离子)蚀刻工艺(例如电感耦合等离子(ICP)蚀刻工艺)或各向同性蚀刻工艺(例如，湿蚀刻工艺)通过掩模材料223中的孔口224来移除半导体材料层210的一部分及顺从性材料层的剩余部分218′以形成在开口227之间突出的结构226。开口227中的每一者可部分地延伸到顺从性材料层的剩余部分218′中。作为非限制性实例，半导体材料层210可为氮化铟镓，顺从性材料层的剩余部分218′可为硼磷硅酸盐玻璃，掩模材料223可为光致抗蚀剂，且可使用含氯等离子来形成开口227。在形成延伸穿过结构226且任选地延伸到顺从性材料层的剩余部分218′中的开口227之后，可从半导体结构260移除掩模材料223。
结构226中的每一者可包括半导体材料层210的一部分及顺从性材料层218的一部分。可将结构226中的每一者形成为具有介于约5μm到约1mm之间的横向尺寸X1，且可与邻近结构226间隔开介于约1μm与100μm之间的距离d1。
如图2G中所展示，可更改顺从性材料的剩余部分218′的粘度以致使图2F中所展示的结构226松弛，从而形成经松弛(经部分地松弛)结构228。借助非限制性实例，可使用(举例来说)烤炉、炉或沉积反应器将顺从性材料的剩余部分218′加热到足以降低其粘度使得回流开始发生的温度。可基于顺从性材料的部分218′的组成及所要的粘度降低来确定适合温度。在一些实施例中，可将顺从性材料的部分218′暴露于大于或等于其玻璃转变温度(Tg)的温度，在所述玻璃转变温度点处顺从性材料层218′的粘度降低使得顺从性材料的部分218′开始回流。作为非限制性实例，顺从性材料的部分218′可包括硼磷硅酸盐玻璃(BPSG)且可将半导体结构270加热到取决于硼及磷的百分比含量的温度。借助非限制性实例，在顺从性材料的部分218′为包括按重量4％的硼及按重量4％的磷的硼磷硅酸盐玻璃的情况下，可将半导体结构270暴露于大于约六百摄氏度(600℃)的温度。将半导体结构270加热到足以使顺从性材料的部分218′回流的温度会使上覆半导体材料结构226(图2F中所展示)松弛或部分地松弛以形成具有降低的晶格应变的经松弛(或经部分地松弛)结构228且可至少部分地再分布顺从性材料的部分218′以形成大致平面层。
图2H是图2G中所展示的半导体结构270的俯视平面图。在顺从性材料的部分218′的回流期间，松弛工艺可从结构的外围区域进展到中心区域，此可导致经松弛(或经部分地松弛)结构228的扩张。更改顺从性材料的部分218′的粘度可导致所述半导体材料内的原子的重组，从而形成具有大于半导体材料结构226(图2F)的横向尺寸X1的横向尺寸X2的多个经松弛(或经部分地松弛)结构228。经松弛(或经部分地松弛)结构228可彼此分离距离d2，距离d2可比在松弛之前结构226之间的距离d1(图2F)小。与半导体材料层210(图2A)相比，经松弛(或经部分地松弛)结构228可展现实质上减小的或消除的压缩或拉伸晶格应变。作为非限制性实例，经松弛(或经部分地松弛)结构228中的每一者可具有介于约10μm与约1000μm之间的横向尺寸(即，宽度或长度)X2，且可与邻近的经松弛(或经部分地松弛)结构228间隔开介于约0.5μm与约20μm之间的距离d2。经松弛(或经部分地松弛)结构228的尺寸及间隔可经选择以对应于正制作的半导体结构或装置的所要大小。借助非限制性实例，对于发光二极管的制作，二极管大小(即，裸片大小)可大约在宽度上为1000μm且在长度上为1000μm。类似地，对于激光二极管制作，结构的尺寸可经设计以对应于所要腔结构的宽度及长度。
参考图3A到图3C描述可用来形成包含经松弛(或经部分地松弛)半导体材料层的半导体结构的方法的另一实施例。参考图3A，可通过在包括上覆在顺从性材料218′上的半导体材料的经松弛(或经部分地松弛)结构228(例如先前参考图2G所描述的结构228)上方形成另一半导体材料层232及掩模材料234来形成半导体结构300。在一些实施例中，另一半导体材料层232可由经选择以低效地沉积于顺从性材料218′上的材料形成。作为非限制性实例，经松弛(或经部分地松弛)岛状物228可包含氮化铟镓In0.08Ga0.92N，且另一半导体材料层232可包含氮化铟镓In0.13Ga0.87N且可使用例如金属有机化学气相沉积(MOCVD)或金属有机气相外延(MOVPE)等生长方法来形成。举例来说，如果另一半导体材料层232为氮化铟镓，那么III氮化物材料在顺从性材料218′上的低效成核防止氮化铟镓材料在顺从性材料上的生长。可在另一半导体材料层232上方形成并处理(例如，图案化)掩模材料234。举例来说，可在顺从性材料218′上方选择性地形成所述半导体材料层，且可使用本文中未描述的常规光刻技术对光致抗蚀剂进行图案化并使用不影响顺从性层218′的常规湿显影剂来将其显影。作为另一非限制性实例，掩模材料324可包含可保形地沉积于另一半导体材料层232上方的金属材料或氮化硅，且可使用此项技术中已知且本文中未详细描述的常规技术来图案化及蚀刻。
如图3B中所展示，可通过相对于掩模材料234以及(任选地)经松弛(或经部分地松弛)结构228及另一半导体材料层232移除图3A中所展示的顺从性材料218′的一部分来形成至少部分地延伸到顺从性材料的剩余部分218″中的开口236。可使用湿蚀刻工艺或干蚀刻工艺来形成开口236。举例来说，顺从性材料218″可包含硼磷硅酸盐玻璃且可使用含氟等离子在其中形成开口236。
参考图3C，顺从性材料层218″的粘度可经降低(即，使其回流)以致使上覆经松弛(或经部分地松弛)结构228及另一半导体材料层232在一定程度上松弛。可通过将半导体结构320暴露于足以致使顺从性材料层218回流的温度来改变顺从性材料218″的粘度。举例来说，顺从性材料218″可通过加热到高于其玻璃转变温度(Tg)的温度而回流且可维持于此温度下直到实现经松弛(或经部分地松弛)结构228及另一半导体材料层232的部分松弛为止。作为非限制性实例，顺从性材料218″可包含硼磷硅酸盐玻璃且可将半导体结构320加热到大于约600℃的温度。在经松弛(或经部分地松弛)结构228包含氮化铟镓In0.08Ga0.92N且另一半导体材料层232包含氮化铟镓In0.13Ga0.87N的情况下，改变顺从性材料218″的粘度以导致回流可减轻晶格应变。可多次重复相对于图3A到图3C所描述的方法以形成具有所要组成的半导体材料层。顺从性材料218″可经形成以具有预定为在重复期间促进其移除的厚度。通过重复参考图3A到图3C所描述的方法，可形成具有增加的铟含量的经松弛(或经部分地松弛)氮化铟镓层。
下文参考图4A到图4D描述可用来形成具有经松弛(或经部分地松弛)半导体材料层的半导体结构的方法的另一实施例。参考图4A，可提供包含支撑衬底222、顺从性材料层218′及例如相对于图2G所描述的经松弛(或经部分地松弛)结构228的半导体结构400。作为非限制性实例，经松弛(或经部分地松弛)岛状物228中的每一者可包含氮化铟镓In0.08Ga0.92N，顺从性材料层218′可包含硼磷硅酸盐，且支撑衬底222可包含蓝宝石。
经松弛(或经部分地松弛)结构228中的每一者可包含半导体材料且可通过使用例如外延层过生长(ELO)等生长工艺生长所述半导体材料而横向延伸，如以虚线所展示。举例来说，执行例如III氮化物材料等半导体材料的横向生长的方法揭示于以下出版物中：奈姆(Nam)等人的“经由有机金属气相外延进行的低缺陷密度GaN层横向外延(Lateral Epitaxy of Low Defect Density GaN Layers Via Organometallic Vapor Phase Epitaxy)”(《应用物理快报》，第71卷，第18期，1997年11月3日，第2638-2640页)及赤莱瓦(Zheleva)等人的“选择性生长的GaN结构中经由横向外延实现的位错密度减小(Dislocation Density Reduction Via Lateral Epitaxy in Selectively Grown GaN Structures)”(《应用物理快报》，第71卷，第17期，1997年10月27日，第2472-2474页)。图4A中由方向箭头表示经松弛(或经部分地松弛)结构228的大体横向生长。
横向生长工艺可在足以更改下伏顺从性材料218′的粘度的温度下执行，此可促进经松弛(或经部分地松弛)结构228中的半导体材料以及以虚线展示的横向生长的半导体材料229的进一步松弛。借助非限制性实例，经松弛(或经部分地松弛)结构228可包含氮化铟镓，其充当促进氮化铟镓的横向生长的籽晶层。在横向生长的半导体材料229形成时，其可采用经松弛(或经部分地松弛)结构228的晶格结构。
如图4B中所展示，横向生长的半导体材料229可生长直到经松弛(或经部分地松弛)结构228聚合而形成以虚线展示的连续的半导体材料层238为止，此后可更改生长条件使得连续的半导体材料层238可垂直延伸到形成经松弛(或经部分地松弛)半导体材料层242的所要厚度，如图4C中所展示。在一些实施例中，可通过使用例如氢化物气相外延(HVPE)、金属有机相外延(MOCVD)及分子束外延(MBE)等常规工艺垂直生长半导体材料来形成经松弛(或经部分地松弛)半导体材料层242，同时使顺从性材料218′回流以进一步使经松弛(或经部分地松弛)半导体材料层242松弛。经松弛(或经部分地松弛)半导体材料层242可形成为具有与经松弛(或经部分地松弛)结构228(图4A中所展示)相同或大致类似的晶格结构。
参考图5A到图5D描述可用来形成包含经松弛(或经部分地松弛)半导体材料层的半导体结构的方法的另一实施例。参考图5A，可提供包含安置于上覆在支撑衬底222上的顺从性材料218′上的经松弛(或经部分地松弛)结构228(例如先前参考图2G所描述的结构228)的半导体结构500。可在顺从性材料218′及支撑材料222上方形成抗表面活性剂材料层244。作为非限制性实例，经松弛(或经部分地松弛)结构228可包括含氮III-V型半导体材料，且抗表面活性剂材料层244可包含III氮化物在其上不良地成核的材料，举例来说，二氧化硅及氮化硅或其混合物。
参考图5B，可使用反应性离子蚀刻(RIE)工艺或化学机械平面化(CMP)工艺来移除抗表面活性剂材料层244的一部分以穿过抗表面活性剂材料层244暴露经松弛(或经部分地松弛)结构228的表面246。
如图5C中所展示，可使用经松弛(或经部分地松弛)结构228的表面252(其由虚线表示)作为籽晶材料通过例如外延横向过生长(ELO)等工艺在半导体结构520上形成半导体材料248。半导体材料248可采用经松弛结构228的晶格结构且因此可经生长以形成经松弛半导体材料层254。半导体材料248可经生长以形成具有所要厚度的连续层，例如图5D中所展示。
举例来说，使用上文所描述的本发明方法的实施例，可将工程衬底(举例来说，图2A中所展示的中间结构200)形成为包含经暴露的半导体材料籽晶层206，其包括上覆在蓝宝石衬底上的Ga极性氮化镓。可使用半导体材料籽晶层206在其上生长Ga极性氮化铟镓In0.8Ga0.92N外延层210。可将所述Ga极性氮化铟镓In0.8Ga0.92N外延层晶片接合到上覆在另一蓝宝石衬底上的硼磷硅酸盐玻璃层。可使用激光剥离工艺将所述氮化铟镓In0.8Ga0.92N外延层的一部分与半导体材料籽晶层106拆离，使得N极性氮化铟镓In0.8Ga0.92N外延层保留在所述另一蓝宝石衬底上。施加并图案化掩模材料以使其上覆在N极性氮化铟镓In0.8Ga0.92N外延层的其中想要形成结构的区域上。可执行干蚀刻工艺(即，等离子蚀刻工艺)以对所述掩模材料具有选择性地移除N极性氮化铟镓In0.8Ga0.92N外延层及硼磷硅酸盐玻璃的若干部分。可在形成氮化铟锗In0.8Ga0.92N结构之后移除掩模材料的剩余部分。可在足以使硼磷硅酸盐玻璃层回流从而致使所述半导体结构中的N极性氮化铟镓In0.8Ga0.92N松弛的温度下对所述结构进行热处理。此后，可执行外延层过生长(ELO)工艺以横向生长氮化铟镓直到将连续氮化铟镓层形成为所要厚度。
作为另一实例，可将工程衬底(举例来说，图2A中所展示的中间结构200)形成为包含经暴露的半导体材料籽晶层206，其包括上覆在蓝宝石衬底上的Ga极性氮化镓。可使用常规晶片接合工艺将所述半导体材料籽晶层附接到第二蓝宝石衬底且可使用常规激光剥离工艺移除所述半导体材料籽晶层，使得半导体材料籽晶层206包括N极性氮化镓。可在半导体材料籽晶层206上方形成N极性氮化铟镓In0.8Ga0.92N外延层。可在N极性氮化铟镓In0.8Ga0.92N外延层上方形成并图案化掩模材料。可执行干蚀刻工艺(即，等离子蚀刻工艺)以移除所述N极性氮化铟镓In0.8Ga0.92N外延层的通过掩模材料及半导体材料籽晶层106暴露的部分，从而形成包括N极性氮化铟镓In0.8Ga0.92N的结构126。在形成结构126之后，可移除掩模材料122的剩余部分且可在足以使硼磷硅酸盐玻璃层回流从而致使所述半导体结构中的N极性氮化铟镓In0.8Ga0.92N松弛的温度下对所述结构进行热处理。可执行外延层过生长(ELO)工艺以横向生长N极性氮化铟镓In0.9Ga0.1N直到形成连续的半导体材料层为止，如相对于图4C所描述。可执行离子植入到达界定离子植入层的所要深度，如相对于图2A所描述。可将所植入的N极性氮化铟镓In0.8Ga0.92N晶片接合到第三蓝宝石衬底且沿由所述离子植入层界定的弱化带将其与第二蓝宝石衬底分离。可重复离子植入工艺及移除工艺以形成所要数目个复合衬底，每一复合衬底均具有所要厚度的N极性氮化铟镓In0.8Ga0.92N。
虽然本文已主要参考包括氮化铟镓的半导体材料层描述了本发明的实施例，但本发明并不受如此限制，且本发明的实施例可用来提供包括其它III氮化物材料的半导体材料层、其它III-V型半导体材料的层或其它半导体材料的层(举例来说，II-VI型半导体材料层、硅层及锗层)。
尽管本文已相对于某些优选实施例描述了本发明，但所属领域的技术人员将认识到并了解其不受如此限制。而是，可在不背离上文中所主张的本发明范围的前提下做出对优选实施例的许多添加、删除及修改。另外，来自一个实施例的特征可与另一实施例的特征组合而仍涵盖于发明人所预期的本发明范围内。

Claims (15)

1.一种制作半导体结构或装置的方法，其包括：
提供上覆在衬底上的顺从性材料层上的半导体材料层；
形成延伸穿过半导体材料层且部分地穿过顺从性材料层的多个开口；
更改所述顺从性材料层的粘度以使所述半导体材料层的剩余部分松弛；及
在所述半导体材料层的所述经松弛部分上方生长另一半导体材料。
2.根据权利要求1所述的方法，其中形成延伸穿过半导体材料层且部分地穿过顺从性材料层的多个开口包括形成延伸穿过氮化铟镓层且部分地穿过硼磷硅酸盐玻璃层的多个开口。
3.根据权利要求1所述的方法，其中更改所述顺从性材料层的粘度包括将所述另一材料层加热到大于或等于其玻璃转变温度的温度。
4.根据权利要求1所述的方法，其进一步包括将所述顺从性材料层选择为具有小于或等于所述半导体材料层的沉积温度的玻璃转变温度。
5.根据权利要求1所述的方法，其进一步包括将所述半导体材料层选择为包括氮化铟镓。
6.根据权利要求1所述的方法，其中生长另一半导体材料包括使用所述半导体材料层的所述经松弛部分作为籽晶材料来横向生长所述另一半导体材料。
7.根据权利要求6所述的方法，其中横向生长所述另一半导体材料包括致使所述另一半导体材料采用所述半导体材料层的所述经松弛部分的晶格结构。
8.根据权利要求1所述的方法，其中在所述半导体材料层的所述经松弛部分上方生长所述另一半导体材料包括横向沉积所述另一半导体材料以形成连续的半导体材料层。
9.根据权利要求1所述的方法，其进一步包括在所述半导体材料层的所述剩余部分及所述顺从性材料层的暴露于所述剩余部分之间的区域上方形成牺牲材料层；及
移除所述牺牲材料层的一部分以暴露所述半导体材料层的所述剩余部分的表面。
10.根据权利要求9所述的方法，其中在所述半导体材料层的所述剩余部分及所述顺从性材料层的暴露于所述剩余部分之间的所述区域上方形成牺牲材料层包括沉积III氮化物在其上不良地成核的抗表面活性剂材料层。
11.根据权利要求9所述的方法，其中移除所述牺牲材料层的一部分以暴露所述半导体材料层的所述剩余部分的表面包括对所述牺牲材料层进行平面化以形成大致平面表面。
12.一种工程衬底，其包括安置于上覆在衬底上的顺从性材料层上的InGaN半导体材料外延层，其中所述半导体材料层展现经松弛晶格结构。
13.根据权利要求12所述的工程衬底，其中所述半导体材料层包括上覆在玻璃材料层上的多个结构。
14.根据权利要求12所述的工程衬底，其中所述半导体材料层包括连续的半导体材料层。
15.根据权利要求12所述的工程衬底，其进一步包括多个结构，所述多个结构包括安置于玻璃材料层上且下伏在所述半导体材料层下的抗表面活性剂材料。
CN2009801434490A 2008-10-30 2009-10-08 形成具有减小的晶格应变的半导体材料层、半导体结构、装置的方法及包含具有减小的晶格应变的半导体材料层、半导体结构、装置的工程衬底 Active CN102203904B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10978408P 2008-10-30 2008-10-30
US61/109,784 2008-10-30
PCT/US2009/059939 WO2010056443A1 (en) 2008-10-30 2009-10-08 Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same

Publications (2)

Publication Number Publication Date
CN102203904A true CN102203904A (zh) 2011-09-28
CN102203904B CN102203904B (zh) 2013-11-20

Family

ID=42130372

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801434490A Active CN102203904B (zh) 2008-10-30 2009-10-08 形成具有减小的晶格应变的半导体材料层、半导体结构、装置的方法及包含具有减小的晶格应变的半导体材料层、半导体结构、装置的工程衬底

Country Status (6)

Country Link
US (3) US8278193B2 (zh)
EP (1) EP2345060B1 (zh)
JP (1) JP5907730B2 (zh)
KR (1) KR101408475B1 (zh)
CN (1) CN102203904B (zh)
WO (1) WO2010056443A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105051920A (zh) * 2013-03-15 2015-11-11 索泰克公司 具有包含InGaN的有源区的半导体发光结构体及其制造方法
CN110600436A (zh) * 2019-09-05 2019-12-20 方天琦 多层复合基板结构及其制备方法

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090301388A1 (en) * 2008-06-05 2009-12-10 Soraa Inc. Capsule for high pressure processing and method of use for supercritical fluids
US8097081B2 (en) 2008-06-05 2012-01-17 Soraa, Inc. High pressure apparatus and method for nitride crystal growth
US9157167B1 (en) 2008-06-05 2015-10-13 Soraa, Inc. High pressure apparatus and method for nitride crystal growth
US8871024B2 (en) * 2008-06-05 2014-10-28 Soraa, Inc. High pressure apparatus and method for nitride crystal growth
US20090320745A1 (en) * 2008-06-25 2009-12-31 Soraa, Inc. Heater device and method for high pressure processing of crystalline materials
US9404197B2 (en) 2008-07-07 2016-08-02 Soraa, Inc. Large area, low-defect gallium-containing nitride crystals, method of making, and method of use
US8805134B1 (en) 2012-02-17 2014-08-12 Soraa Laser Diode, Inc. Methods and apparatus for photonic integration in non-polar and semi-polar oriented wave-guided optical devices
US8979999B2 (en) * 2008-08-07 2015-03-17 Soraa, Inc. Process for large-scale ammonothermal manufacturing of gallium nitride boules
US10036099B2 (en) 2008-08-07 2018-07-31 Slt Technologies, Inc. Process for large-scale ammonothermal manufacturing of gallium nitride boules
US8486771B2 (en) * 2008-09-24 2013-07-16 Soitec Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
WO2010056443A1 (en) 2008-10-30 2010-05-20 S.O.I.Tec Silicon On Insulator Technologies Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same
US8637383B2 (en) * 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
US9589792B2 (en) 2012-11-26 2017-03-07 Soraa, Inc. High quality group-III metal nitride crystals, methods of making, and methods of use
USRE47114E1 (en) 2008-12-12 2018-11-06 Slt Technologies, Inc. Polycrystalline group III metal nitride with getter and method of making
US9543392B1 (en) 2008-12-12 2017-01-10 Soraa, Inc. Transparent group III metal nitride and method of manufacture
US20100147210A1 (en) * 2008-12-12 2010-06-17 Soraa, Inc. high pressure apparatus and method for nitride crystal growth
US8987156B2 (en) 2008-12-12 2015-03-24 Soraa, Inc. Polycrystalline group III metal nitride with getter and method of making
US8878230B2 (en) * 2010-03-11 2014-11-04 Soraa, Inc. Semi-insulating group III metal nitride and method of manufacture
US9250044B1 (en) 2009-05-29 2016-02-02 Soraa Laser Diode, Inc. Gallium and nitrogen containing laser diode dazzling devices and methods of use
US8509275B1 (en) 2009-05-29 2013-08-13 Soraa, Inc. Gallium nitride based laser dazzling device and method
US9800017B1 (en) 2009-05-29 2017-10-24 Soraa Laser Diode, Inc. Laser device and method for a vehicle
US9175418B2 (en) 2009-10-09 2015-11-03 Soraa, Inc. Method for synthesis of high quality large area bulk gallium based crystals
WO2011061580A1 (en) 2009-11-18 2011-05-26 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using glass bonding layers, and semiconductor structures and devices formed by such methods
US8451876B1 (en) 2010-05-17 2013-05-28 Soraa, Inc. Method and system for providing bidirectional light sources with broad spectrum
US9564320B2 (en) 2010-06-18 2017-02-07 Soraa, Inc. Large area nitride crystal and method for making it
US8729559B2 (en) 2010-10-13 2014-05-20 Soraa, Inc. Method of making bulk InGaN substrates and devices thereon
JP2012116741A (ja) * 2010-11-12 2012-06-21 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板
KR20120052160A (ko) * 2010-11-15 2012-05-23 엔지케이 인슐레이터 엘티디 복합 기판 및 복합 기판의 제조 방법
FR2968830B1 (fr) 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
FR2968678B1 (fr) 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
US9023721B2 (en) 2010-11-23 2015-05-05 Soitec Methods of forming bulk III-nitride materials on metal-nitride growth template layers, and structures formed by such methods
US8975165B2 (en) 2011-02-17 2015-03-10 Soitec III-V semiconductor structures with diminished pit defects and methods for forming the same
WO2012134025A1 (ko) * 2011-03-25 2012-10-04 Lee Seo Young 광도파로 및 그 제조방법
FR2975222A1 (fr) * 2011-05-10 2012-11-16 Soitec Silicon On Insulator Procede de fabrication d'un substrat semiconducteur
WO2013002212A1 (ja) * 2011-06-30 2013-01-03 京セラ株式会社 複合基板およびその製造方法
US9694158B2 (en) 2011-10-21 2017-07-04 Ahmad Mohamad Slim Torque for incrementally advancing a catheter during right heart catheterization
US10029955B1 (en) 2011-10-24 2018-07-24 Slt Technologies, Inc. Capsule for high pressure, high temperature processing of materials and methods of use
US8482104B2 (en) * 2012-01-09 2013-07-09 Soraa, Inc. Method for growth of indium-containing nitride films
WO2013114152A1 (en) 2012-01-31 2013-08-08 Soitec Photoactive devices with improved distribution of charge carriers, and methods of forming same
US8471243B1 (en) 2012-01-31 2013-06-25 Soitec Photoactive devices with improved distribution of charge carriers, and methods of forming same
CN104285001A (zh) * 2012-02-29 2015-01-14 六号元素技术美国公司 金刚石载氮化镓晶片以及制造设备和制造方法
US10145026B2 (en) 2012-06-04 2018-12-04 Slt Technologies, Inc. Process for large-scale ammonothermal manufacturing of semipolar gallium nitride boules
US9275912B1 (en) 2012-08-30 2016-03-01 Soraa, Inc. Method for quantification of extended defects in gallium-containing nitride crystals
US9299555B1 (en) 2012-09-28 2016-03-29 Soraa, Inc. Ultrapure mineralizers and methods for nitride crystal growth
KR101705726B1 (ko) * 2012-12-24 2017-02-13 한국전자통신연구원 반도체 기판의 제조방법
TWI593135B (zh) 2013-03-15 2017-07-21 索泰克公司 具有含氮化銦鎵之主動區域之半導體結構，形成此等半導體結構之方法，以及應用此等半導體結構形成之發光元件
US9343626B2 (en) 2013-03-15 2016-05-17 Soitec Semiconductor structures having active regions comprising InGaN, methods of forming such semiconductor structures, and light emitting devices formed from such semiconductor structures
FR3003397B1 (fr) 2013-03-15 2016-07-22 Soitec Silicon On Insulator Structures semi-conductrices dotées de régions actives comprenant de l'INGAN
US9650723B1 (en) 2013-04-11 2017-05-16 Soraa, Inc. Large area seed crystal for ammonothermal crystal growth and method of making
EP3161877B1 (en) 2014-06-26 2022-01-19 Soitec Semiconductor structures including bonding layers, multijunction photovoltaic cells and related methods
CN106548972B (zh) 2015-09-18 2019-02-26 胡兵 一种将半导体衬底主体与其上功能层进行分离的方法
FR3056825B1 (fr) * 2016-09-29 2019-04-26 Soitec Structure comprenant des ilots semi-conducteurs monocristallins, procede de fabrication d'une telle structure
CN110447100B (zh) * 2017-03-17 2023-07-18 索泰克公司 用于形成光电器件的生长基板、制造该基板的方法以及该基板特别是在微显示器领域的使用
US10174438B2 (en) 2017-03-30 2019-01-08 Slt Technologies, Inc. Apparatus for high pressure reaction
FR3075833B1 (fr) * 2017-12-22 2022-05-20 Commissariat Energie Atomique Procede permettant d'obtention d'une couche de nitrure
US11421843B2 (en) 2018-12-21 2022-08-23 Kyocera Sld Laser, Inc. Fiber-delivered laser-induced dynamic light system
US11239637B2 (en) 2018-12-21 2022-02-01 Kyocera Sld Laser, Inc. Fiber delivered laser induced white light system
US11466384B2 (en) 2019-01-08 2022-10-11 Slt Technologies, Inc. Method of forming a high quality group-III metal nitride boule or wafer using a patterned substrate
US11414782B2 (en) 2019-01-13 2022-08-16 Bing Hu Method of separating a film from a main body of a crystalline object
US11884202B2 (en) 2019-01-18 2024-01-30 Kyocera Sld Laser, Inc. Laser-based fiber-coupled white light system
FR3097681B1 (fr) * 2019-06-21 2021-06-18 Commissariat Energie Atomique Procédé de réalisation de vignettes de nitrure destinées chacune à former un dispositif électronique ou optoélectronique
CN115104174A (zh) 2020-02-11 2022-09-23 Slt科技公司 改进的iii族氮化物衬底、制备方法和使用方法
US11721549B2 (en) 2020-02-11 2023-08-08 Slt Technologies, Inc. Large area group III nitride crystals and substrates, methods of making, and methods of use

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1052684A1 (en) * 1999-05-10 2000-11-15 Toyoda Gosei Co., Ltd. A method for manufacturing group III nitride compound semiconductor and a light-emitting device using group III nitride compound semiconductor
EP1278233A1 (en) * 2000-04-28 2003-01-22 Toyoda Gosei Co., Ltd. Production method of iii nitride compound semiconductor substrate and semiconductor device

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
EP0534354A1 (en) 1991-09-25 1993-03-31 Sumitomo Electric Industries, Limited Surface acoustic wave device and manufacturing method thereof
US5395769A (en) * 1992-06-26 1995-03-07 International Business Machines Corporation Method for controlling silicon etch depth
EP0616426B1 (en) 1993-03-15 1998-09-16 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device having a lamination structure
EP0647022A3 (en) 1993-10-05 1996-10-02 Matsushita Electric Ind Co Ltd Surface-semiconductor acoustic wave composite device.
US5391257A (en) 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
US6958093B2 (en) 1994-01-27 2005-10-25 Cree, Inc. Free-standing (Al, Ga, In)N and parting method for forming same
DE69533511T2 (de) 1994-07-21 2005-09-15 Matsushita Electric Industrial Co., Ltd., Kadoma Lichtemittierende halbleitervorrichtung und herstellungsverfahren
US5630949A (en) 1995-06-01 1997-05-20 Tfr Technologies, Inc. Method and apparatus for fabricating a piezoelectric resonator to a resonant frequency
FR2738671B1 (fr) 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
FR2747506B1 (fr) 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2755537B1 (fr) 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
SG65697A1 (en) 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
FR2756972B1 (fr) 1996-12-10 1999-03-05 France Telecom Procede de relaxation de film contraint par fusion de couche interfaciale
US6245161B1 (en) 1997-05-12 2001-06-12 Silicon Genesis Corporation Economical silicon-on-silicon hybrid wafer assembly
US5877070A (en) 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
FR2767416B1 (fr) 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6054370A (en) 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
US6328796B1 (en) 1999-02-01 2001-12-11 The United States Of America As Represented By The Secretary Of The Navy Single-crystal material on non-single-crystalline substrate
US6176925B1 (en) 1999-05-07 2001-01-23 Cbl Technologies, Inc. Detached and inverted epitaxial regrowth & methods
FR2795865B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
GB9916549D0 (en) 1999-07-14 1999-09-15 Arima Optoelectronics Corp Epitaxial growth method of semiconductors on highly lattice mismatched substrates using the buffer layer with solid-liquid phase transition
JP3274674B2 (ja) 2000-05-16 2002-04-15 士郎 酒井 窒化ガリウム系化合物半導体の製造方法
KR100425341B1 (ko) 2000-02-08 2004-03-31 삼성전기주식회사 질화물 반도체 발광 소자
WO2002044444A1 (en) * 2000-11-30 2002-06-06 Kyma Technologies, Inc. Method and apparatus for producing miiin columns and miiin materials grown thereon
FR2818010B1 (fr) 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
DE10106073C2 (de) 2001-02-09 2003-01-30 Infineon Technologies Ag SOI-Bauelement
JP2002261075A (ja) 2001-03-02 2002-09-13 Gakushuin School Corp 窒化ガリウム部材の気相エッチング方法
JP3631724B2 (ja) 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP2003017790A (ja) 2001-07-03 2003-01-17 Matsushita Electric Ind Co Ltd 窒化物系半導体素子及び製造方法
US20030102473A1 (en) * 2001-08-15 2003-06-05 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
JP4117156B2 (ja) 2002-07-02 2008-07-16 日本電気株式会社 Ｉｉｉ族窒化物半導体基板の製造方法
KR101030068B1 (ko) 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
JP2004104056A (ja) 2002-09-09 2004-04-02 Hosiden Corp 窒化ガリウム系半導体発光素子
FR2851848B1 (fr) 2003-02-28 2005-07-08 Soitec Silicon On Insulator Relaxation a haute temperature d'une couche mince apres transfert
US7018909B2 (en) 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US20040192067A1 (en) 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
KR100678407B1 (ko) 2003-03-18 2007-02-02 크리스탈 포토닉스, 인코포레이티드 Ⅲ족 질화물 장치를 제조하는 방법과 이 방법으로 제조된장치
FR2855650B1 (fr) * 2003-05-30 2006-03-03 Soitec Silicon On Insulator Substrats pour systemes contraints et procede de croissance cristalline sur un tel substrat
US7261777B2 (en) 2003-06-06 2007-08-28 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating an epitaxial substrate
KR100531178B1 (ko) 2003-07-08 2005-11-28 재단법인서울대학교산학협력재단 중간 질화물 반도체 에피층의 금속상 전환을 이용한질화물 반도체 에피층 성장 방법
JP4218597B2 (ja) 2003-08-08 2009-02-04 住友電気工業株式会社 半導体発光素子の製造方法
EP1700336A1 (en) * 2003-12-23 2006-09-13 Koninklijke Philips Electronics N.V. Semiconductor device comprising a heterojunction
JP4600641B2 (ja) 2004-01-27 2010-12-15 日立電線株式会社 窒化物半導体自立基板及びそれを用いた窒化物半導体発光素子
WO2005104192A2 (en) 2004-04-21 2005-11-03 California Institute Of Technology A METHOD FOR THE FABRICATION OF GaAs/Si AND RELATED WAFER BONDED VIRTUAL SUBSTRATES
JP4055763B2 (ja) 2004-09-30 2008-03-05 豊田合成株式会社 窒化ガリウム系化合物半導体及び半導体基板
KR100661709B1 (ko) 2004-12-23 2006-12-26 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
EP1681712A1 (en) 2005-01-13 2006-07-19 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of producing substrates for optoelectronic applications
US7273798B2 (en) 2005-08-01 2007-09-25 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Gallium nitride device substrate containing a lattice parameter altering element
US7399686B2 (en) * 2005-09-01 2008-07-15 International Business Machines Corporation Method and apparatus for making coplanar dielectrically-isolated regions of different semiconductor materials on a substrate
US8334155B2 (en) 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
US8410523B2 (en) 2006-01-11 2013-04-02 Diana L. Huffaker Misfit dislocation forming interfacial self-assembly for growth of highly-mismatched III-SB alloys
JP5095244B2 (ja) 2006-03-20 2012-12-12 株式会社半導体エネルギー研究所 マイクロマシン、およびその作製方法
JP5003033B2 (ja) 2006-06-30 2012-08-15 住友電気工業株式会社 ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
US8803194B2 (en) 2007-01-04 2014-08-12 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona Acting For And On Behalf Of Arizona State University Zirconium and hafnium boride alloy templates on silicon for nitride integration applications
EP1993128A3 (en) 2007-05-17 2010-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
US7879732B2 (en) * 2007-12-18 2011-02-01 Chartered Semiconductor Manufacturing Ltd. Thin film etching method and semiconductor device fabrication using same
US8486771B2 (en) 2008-09-24 2013-07-16 Soitec Methods of forming relaxed layers of semiconductor materials, semiconductor structures, devices and engineered substrates including same
FR2936903B1 (fr) 2008-10-07 2011-01-14 Soitec Silicon On Insulator Relaxation d'une couche de materiau contraint avec application d'un raidisseur
US8637383B2 (en) 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
WO2010056443A1 (en) 2008-10-30 2010-05-20 S.O.I.Tec Silicon On Insulator Technologies Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same
JP4638958B1 (ja) 2009-08-20 2011-02-23 株式会社パウデック 半導体素子の製造方法
US20110221039A1 (en) 2010-03-12 2011-09-15 Sinmat, Inc. Defect capping for reduced defect density epitaxial articles
US8395213B2 (en) 2010-08-27 2013-03-12 Acorn Technologies, Inc. Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1052684A1 (en) * 1999-05-10 2000-11-15 Toyoda Gosei Co., Ltd. A method for manufacturing group III nitride compound semiconductor and a light-emitting device using group III nitride compound semiconductor
EP1278233A1 (en) * 2000-04-28 2003-01-22 Toyoda Gosei Co., Ltd. Production method of iii nitride compound semiconductor substrate and semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
H.YIN ET AL: "Relaxed SiGe Layers with High Ge Content by Compliant Substrates", 《MAT.RES.SOC.SYMP.PROC.》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105051920A (zh) * 2013-03-15 2015-11-11 索泰克公司 具有包含InGaN的有源区的半导体发光结构体及其制造方法
CN110600436A (zh) * 2019-09-05 2019-12-20 方天琦 多层复合基板结构及其制备方法

Also Published As

Publication number Publication date
US8278193B2 (en) 2012-10-02
EP2345060A1 (en) 2011-07-20
US20100109126A1 (en) 2010-05-06
US20140312463A1 (en) 2014-10-23
JP2012507864A (ja) 2012-03-29
JP5907730B2 (ja) 2016-04-26
EP2345060B1 (en) 2013-12-04
KR101408475B1 (ko) 2014-06-19
WO2010056443A1 (en) 2010-05-20
US20120319128A1 (en) 2012-12-20
US9368344B2 (en) 2016-06-14
CN102203904B (zh) 2013-11-20
KR20110081236A (ko) 2011-07-13
US8836081B2 (en) 2014-09-16

Similar Documents

Publication Publication Date Title
CN102203904B (zh) 形成具有减小的晶格应变的半导体材料层、半导体结构、装置的方法及包含具有减小的晶格应变的半导体材料层、半导体结构、装置的工程衬底
CN102239538A (zh) 形成经松弛半导体材料层、半导体结构、装置的方法及包含经松弛半导体材料层、半导体结构、装置的工程衬底
KR101478977B1 (ko) 글라스 접합층을 이용한 반도체 구조들 및 디바이스들의 제조 방법들 및 이와 같은 방법들에 의해 형성되는 반도체 구조들 및 디바이스들
KR101233105B1 (ko) 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법
JP4845314B2 (ja) 脆弱なポスト上に窒化ガリウム半導体層を作製するペンデオエピタキシャル法及びそれによって作製した窒化ガリウム半導体構造
JP4975513B2 (ja) シリコン（Ｓｉ）ウェハ上に、熱軟化性絶縁体と共に化合物半導体を形成する方法、及びシリコンウェハ
EP2629320B1 (en) Mask structure and method for defect-free heteroepitaxial deposition
JPH0794429A (ja) ヘテロエピタキシャル成長法
JPWO2013121926A1 (ja) 半導体装置及びその製造方法
KR20060126968A (ko) 격자 조절 반도체 기판의 형성 방법
JP2007294898A (ja) 高配向性シリコン薄膜の形成方法、３次元半導体素子の製造方法及び３次元半導体素子
KR101473209B1 (ko) 단결정 ＳｉＣ 기판의 제조 방법 및 이것에 의해서 얻어진 단결정 ＳｉＣ 기판
KR101021775B1 (ko) 에피택셜 성장 방법 및 이를 이용한 에피택셜층 적층 구조
CN102439695A (zh) 应变材料层的松弛和转移

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: French Keluole

Patentee after: Soitec Silicon On Insulator

Address before: French Keluole

Patentee before: Soitec Silicon On Insulator